KR20130117698A - 반도체 장치 - Google Patents

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KR20130117698A
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impurity
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히로까즈 사야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

기생 바이폴라 트랜지스터의 동작을 억제하고, 또한, 소스 영역과 백 게이트 영역 사이에 전위차를 부여하는 것이 가능한 반도체 장치를 제공한다. 반도체 기판(SUB)에 형성되는 고내압 트랜지스터(NTR)는, 제1 도전형의 웰 영역(LPW)과, 소스 영역으로서의 제1 불순물 영역(SR)과, 드레인 영역으로서의 제2 불순물 영역(DR)을 구비하고 있다. 상기 반도체 장치는, 또한, 제3 불순물 영역(PR3)과, 분리용 게이트 전극(SG)을 구비하고 있다. 제3 불순물 영역(PR3)은, 평면에서 볼 때 1쌍의 제1 불순물 영역(SR)의 사이에 형성되어 있고, 웰 영역(LPW)의 전위를 취출하기 위한 영역이다. 분리용 게이트 전극(SG)은, 제1 불순물 영역(SR)과 제3 불순물 영역(PR3) 사이의 주표면 위에 형성되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이고, 예를 들어 고내압 트랜지스터를 내장한 반도체 장치에 적절하게 이용할 수 있는 것이다.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 갖는 반도체 장치에 있어서, 반도체 기판 또는 웰 영역의 전위를 취출하는 소위 백 게이트 영역이 형성되는 경우가 있다. 백 게이트 영역이 형성된 반도체 장치는, 예를 들어 일본 특허 출원 공개 제2002-43571호 공보(특허문헌 1) 및 일본 특허 출원 공개 제2011-204924호 공보(특허문헌 2)에 개시되어 있다.
일본 특허 출원 공개 제2002-43571호 공보 일본 특허 출원 공개 제2011-204924호 공보
특허문헌 1, 2에 개시되는 반도체 장치는, 백 게이트 영역과 트랜지스터 본체의 거리가 작으므로, 기생 바이폴라 트랜지스터의 동작을 억제하고, 트랜지스터의 온 내압의 저하를 억제할 수 있다고 생각된다. 그러나, 이 경우 트랜지스터의 소스 영역과 백 게이트 영역의 단락이 일어나기 쉬워진다. 특히 특허문헌 2에 개시되는 백 게이트 영역을 형성하는 백 콘택트 구조는, 소스 영역과 백 게이트 영역(백 콘택트 구조) 사이의 전위차를 부여할 수 없다. 이로 인해 반도체 장치의 정상인 동작을 방해할 가능성이 있다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
실시 형태에 따르면, 고내압 트랜지스터를 구비하는 반도체 장치는, 이하의 구성을 갖고 있다. 고내압 트랜지스터는, 제1 도전형의 웰 영역과, 소스 영역으로서의 제1 불순물 영역과, 드레인 영역으로서의 제2 불순물 영역을 구비하고 있다. 상기 반도체 장치는, 또한, 제3 불순물 영역과, 분리용 게이트 전극을 구비하고 있다. 제3 불순물 영역은, 평면에서 볼 때 1쌍의 제1 불순물 영역의 사이에 형성되어 있고, 웰 영역의 전위를 취출하기 위한 영역이다. 분리용 게이트 전극은, 제1 불순물 영역과 제3 불순물 영역 사이의 주표면 위에 형성되어 있다.
다른 실시 형태에 따르면, 고내압 트랜지스터를 구비하는 반도체 장치는, 이하의 구성을 갖고 있다. 고내압 트랜지스터는, 제1 도전형의 웰 영역과, 소스 영역으로서의 제1 불순물 영역과, 드레인 영역으로서의 제2 불순물 영역을 구비하고 있다. 상기 반도체 장치는, 또한, 제3 불순물 영역과, 분리용 절연막을 구비하고 있다. 제3 불순물 영역은, 평면에서 볼 때 1쌍의 제1 불순물 영역의 사이에 형성되어 있고, 웰 영역의 전위를 취출하기 위한 영역이다. 분리용 절연막은, 제1 불순물 영역과 제3 불순물 영역 사이의 주표면에 형성되어 있다. 분리용 절연막은, 평면에서 보아 제1 불순물 영역과 제2 불순물 영역을 연결하는 방향으로 교차하는 방향으로, 간격을 두고 복수 배치되어 있다.
실시 형태에 따르면, 고내압 트랜지스터로의 영향을 최소한으로 억제하면서, 기생 바이폴라 트랜지스터의 동작을 억제하고, 또한, 제1 불순물 영역과 제3 불순물 영역 사이에 전위차를 부여할 수 있다.
도 1은 실시 형태 1에 관한 반도체 장치의 개략 평면도이다.
도 2는 실시 형태 1에 관한 반도체 장치에 형성되는, 고내압 nMOSFET 및 고내압 pMOSFET의 구성을 도시하는 개략 평면도이다.
도 3은 실시 형태 1에 관한 반도체 장치에 형성되는, 고내압 nMOSFET 및 고내압 pMOSFET의 구성을 도시하는 개략 단면도이다.
도 4는 실시 형태 1에 관한 백 게이트 영역 및 분리용 게이트 영역의 구성의 제1 예를 나타내는 개략 확대 평면도이다.
도 5는 실시 형태 1에 관한 백 게이트 영역 및 분리용 게이트 영역의 구성의 제2 예를 나타내는 개략 확대 평면도이다.
도 6은 실시 형태 1의 제조 방법의 제1 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 7은 실시 형태 1의 제조 방법의 제2 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 8은 실시 형태 1의 제조 방법의 제3 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 9는 실시 형태 1의 제조 방법의 제4 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 10은 실시 형태 1의 제조 방법의 제5 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 11은 실시 형태 1의 제조 방법의 제6 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 12는 실시 형태 1의 제조 방법의 제7 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 13은 실시 형태 1의 제조 방법의 제8 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 14는 실시 형태 1의 제조 방법의 제9 공정에 있어서의, 도 3이 도시하는 영역을 나타내는 개략 단면도이다.
도 15는 실시 형태 1에 관한 관련 기술로서의, 고내압 nMOSFET 및 고내압 pMOSFET의 구성을 도시하는 개략 평면도이다.
도 16은 실시 형태 1에 관한 관련 기술로서의, 고내압 nMOSFET 및 고내압 pMOSFET의 구성을 도시하는 개략 단면도이다.
도 17은 실시 형태 1에 관한 관련 기술로서의, 백 콘택트 구조의 구성의 제1 예를 나타내는 개략 단면도이다.
도 18은 실시 형태 1에 관한 관련 기술로서의, 백 콘택트 구조의 구성의 제2 예를 나타내는 개략 단면도이다.
도 19는 실시 형태 2에 관한 반도체 장치에 형성되는, 고내압 nMOSFET 및 고내압 pMOSFET의 구성을 도시하는 개략 평면도이다.
도 20은 실시 형태 2에 관한 반도체 장치에 형성되는, 고내압 nMOSFET 및 고내압 pMOSFET의 구성을 도시하는 개략 단면도이다.
도 21은 실시 형태 2에 관한 백 게이트 영역 및 분리용 게이트 영역의 구성의 제1 예를 나타내는 개략 확대 평면도이다.
도 22는 실시 형태 3에 관한 반도체 장치에 형성되는, 고내압 nMOSFET의 구성을 도시하는 개략 평면도이다.
도 23은 실시 형태 4에 관한 반도체 장치에 형성되는, 고내압 nMOSFET의 구성을 도시하는 개략 평면도이다.
도 24는 일 실시 형태에 관한 반도체 장치의 요점을 추출한 개략 평면도이다.
도 25는 일 실시 형태에 관한 반도체 장치의 요점을 추출한 개략 단면도이다.
이하, 실시 형태에 대해서 도면에 기초하여 설명한다.
(실시 형태 1)
우선 실시 형태의 반도체 기판(SUB)의 주표면에 있어서의 각 소자 형성 영역의 배치에 대해서 도 1을 사용하여 설명한다.
도 1을 참조하여, 실시 형태의 반도체 장치(DEV)는, 반도체 기판(SUB)의 주표면에, 예를 들어 고내압 아날로그 I/O 회로의 형성 영역과, 저전압 로직 회로의 형성 영역과, 저전압 아날로그 회로의 형성 영역과, 소위 SRAM(Static Random Access Memory)의 형성 영역을 갖고 있다.
상기의 고내압 아날로그 I/O 회로는, 통상보다도 높은 구동 전압을 인가하여 사용하는 것이 가능한, 전원 회로와 저전압 로직 회로 등과의 사이에서 전기 신호를 입출력하는 회로이다. 저전압 로직 회로란, 예를 들어 복수의 MIS 트랜지스터 등에 의해 구성된 논리 회로 등의 제어 회로를 갖고 있고, 디지털 신호를 사용하여 연산하는 회로이다. 저전압 아날로그 회로란, 저전압 로직 회로와 마찬가지의 저전압으로 구동하지만, 아날로그 신호를 사용하여 연산하는 회로이다. SRAM에는 MIS 트랜지스터가 복수개 포함되어 있고, 당해 반도체 장치 내에서의 데이터의 기억 소자로서 사용된다. 이 밖에 도시되어 있지 않지만, 당해 반도체 장치에는, 예를 들어 전원 회로의 형성 영역 등도 갖고 있다. 당해 전원 회로는, 상기의 각 회로를 기동하기 위한 전원 전압을 공급하기 위한 것이다.
도 2는, 도 1의 점선으로 둘러싼 영역 「II」에 있어서의 고내압 아날로그 I/O 회로의 구성을 도시하는 개략 평면도이다. 도 2를 참조하여, 반도체 기판(SUB)에 형성된 반도체 장치(DEV) 중 도 1의 고내압 아날로그 I/O 회로에는, 예를 들어 고내압 pMOSFET가 형성된 영역(고내압 pMOSFET 영역)과 고내압 nMOSFET가 형성된 영역(고내압 nMOSFET 영역)이 교대로 인접하도록 배치되어 있다. 여기서 고내압 p(또는 n)MOSFET란, 예를 들어 10V 이상의 높은 드레인 전압의 내압을 갖는 p(또는 n)채널형의 MOS트랜지스터를 의미한다.
고내압 nMOSFET 영역에는, 고내압 nMOSFET로서의 n형 트랜지스터(NTR)가 형성되어 있다. n형 트랜지스터(NTR)는, 소스 영역(SR)과, 드레인 영역(DR)과, 게이트 전극(GT)을 갖고 있다. (n형 불순물 영역으로 이루어짐) 소스 영역(SR), [n형 불순물 영역(NR)으로 이루어짐] 드레인 영역(DR) 및 게이트 전극(GT)은 모두 반도체 기판(SUB)의 주표면을 따르는 일방향(도 2의 상하 방향)으로 연장되는 장척의 직사각형 형상을 갖고 있다. 소스 영역(SR), 드레인 영역(DR) 및 게이트 전극(GT)은, 이들 연장되는 방향으로 교차하는 방향(도 2의 좌우 방향)에 있어서 서로 간격을 두고 복수 배치되어 있다.
소스 영역(SR)은, 게이트 전극(GT) 및 드레인 영역(DR)과 대략 평행하게 연장된다. 바꿔 말하면, 소스 영역(SR)은, 드레인 영역(DR)이 연장되는 방향으로 교차하는 방향에 대해서 서로 대향하도록 배치된다. 그러나 소스 영역(SR)은 연장되는 길이가 드레인 영역(DR)에 비해 짧고, 드레인 영역(DR)과 대향하는 영역의 일부분에 있어서 분단되어 있고, 드레인 영역이 연장되는 방향에 관하여 복수(2개 이상)의 소스 영역(SR)이 서로 간격을 두고 드레인 영역(DR)이 연장되는 방향으로 거의 평행해지도록 배열되어 있다. 이와 같이 드레인 영역(DR)이 연장되는 방향으로 거의 평행해지도록 복수 배열된 소스 영역(SR)의 각각은, 동일한 게이트 전극(GT), 드레인 영역(DR)을 공유함으로써, 소스 영역(SR)이 배열되는 수와 동등한 수의 n형 트랜지스터(NTR)를 형성하고 있다.
당해 복수의 소스 영역(SR) 중, 평면에서 보아 서로 인접하는 1쌍의 소스 영역(SR)의 사이에는, 백 게이트 영역(BG)이 형성되어 있고, 여기의 백 게이트 영역(BG)은 p형 확산 영역(PR3)과, [특히 p형 확산 영역(PR3)의 근방의] p형 웰 콘택트 영역(PWR)에 의해 형성되어 있다.
그리고 소스 영역(SR)과, p형 확산 영역(PR3) 사이에, 분리용 게이트 전극(SG)이 배치되어 있다. 이 분리용 게이트 전극(SG)은 소스 영역(SR)과, [평면에서 보아 서로 인접하는 1쌍의 소스 영역(SR)의 사이에 배치되는 백 게이트 영역(BG)의] p형 확산 영역(PR3) 사이에 배치됨으로써, 소스 영역(SR)과 p형 확산 영역(PR3)[백 게이트 영역(BG)]을 전기적으로 절연(분리)하는 역할을 갖고 있다.
분리용 게이트 전극(SG)은, 1쌍이 인접하는 게이트 전극(GT)끼리를 접속(가교)하도록 형성되어 있다. 보다 구체적으로는, 분리용 게이트 전극(SG)은, 1쌍이 인접하는 게이트 전극(GT)의 각각이 연장되는 방향(도 2의 상하 방향)으로 교차하는 방향(도 2의 좌우 방향)으로 연장되고, 1쌍이 인접하는 게이트 전극(GT)의 각각과 접속하도록 형성되어 있다.
분리용 게이트 전극(SG)은, 드레인 영역이 연장되는 방향에 관하여 복수(2개 이상) 배열되는 소스 영역(SR)의 사이에 배치된다. 이 때문에 분리용 게이트 전극(SG)은, 드레인 영역(DR)이 연장되는 방향[즉 소스 영역(SR)과 드레인 영역(DR)을 연결하는 방향으로 교차하는, 도 2의 상하 방향]으로, 간격을 두고 복수 배치되어 있다.
복수의 n형 트랜지스터(NTR)가 배치된 영역을 평면에서 보아 예를 들어 직사각형 형상으로 둘러싸도록, p형 확산 영역(PR3)이 형성되어 있다. 이 p형 확산 영역(PR3)은, 상기 인접하는 1쌍의 소스 영역(SR)의 사이에 배치되는 백 게이트 영역(BG)의 p형 확산 영역(PR3)과 마찬가지로, p형 웰 영역(LPW) 내의 주표면 위에 형성되어 있다. 이 의미에서, 이 p형 확산 영역(PR3)[및 그 근방의 p형 웰 영역(LPW)]을 백 게이트 영역(BG)이라고 생각해도 좋다.
고내압 pMOSFET 영역에는, 고내압 pMOSFET로서의 p형 트랜지스터(PTR)가 형성되어 있다. p형 트랜지스터(PTR)는, (p형 불순물 영역으로 이루어짐) 소스 영역(SR), (p형 불순물 영역으로 이루어짐) 드레인 영역(DR) 및 게이트 전극(GT)으로 이루어지고, 이것이 n형 트랜지스터(NTR)와 마찬가지로 배치되어 있다. 또한 복수의 p형 트랜지스터(PTR)가 배치된 영역을 평면에서 보아 예를 들어 직사각형 형상으로 둘러싸도록, n형 확산 영역(NR3)이 형성되어 있다. 고내압 pMOSFET 영역의 상기의 n형 확산 영역(NR3)은 n형 웰 영역(LNW) 내의 주표면 위에 형성되어 있고, 이것을 [그 근방의 n형 웰 영역(LNW)도 포함시켜] 백 게이트 영역(BG)이라고 생각해도 좋다.
도 3의 (A)는 도 2의 IIIA-IIIA선을 따르는 부분에 있어서의 개략 단면도이고, 도 3의 (B)는 도 2의 IIIB-IIIB선을 따르는 부분에 있어서의 개략 단면도이다. 또한 도 4는 도 2의 직사각형 점선으로 둘러싼 영역 IV의 개략 확대 평면도이고, 구조의 설명을 쉽게 하기 위해 간략화된 도 2의 영역 IV에 있어서의 구조를 보다 정확하게, 확대해서 도시한 것이다.
도 3의 (A)를 참조하여, 고내압 nMOSFET 영역에 형성되는 n형 트랜지스터(NTR)는, 예를 들어 실리콘의 단결정으로 이루어지고 p형 불순물을 포함하는 p형 영역(PSR)을 갖는 반도체 기판(SUB)에 형성되어 있다. n형 트랜지스터(NTR)는, p형 웰 영역(LPW)(제1 도전형의 웰 영역)과, 소스 영역(SR)(제1 불순물 영역)과, 드레인 영역(DR)(제2 불순물 영역)과, 게이트 전극(GT)과, 소자 분리 절연막(LS)을 주로 갖고 있다.
p형 웰 영역(LPW)은, 반도체 기판(SUB)의 p형 영역(PSR)의 주표면(MS)에 형성되어 있는, p형 불순물을 포함하는 영역이다.
소스 영역(SR)은 소스 전극(S)을 취출하기 위해 형성된 불순물 영역이다. 소스 영역(SR)은, p형 웰 영역(LPW) 내의 반도체 기판(SUB)의 주표면(MS)에 형성되어 있고, n형 불순물 영역(NR)과 저농도 n형 영역(NNR)으로 구성된다. 즉 n형 불순물 영역(NR), 저농도 n형 영역(NNR)은 모두 n형 불순물을 포함하는 영역이며 반도체 기판(SUB)[p형 웰 영역(LPW)]의 주표면(MS)에 형성되어 있고, n형 불순물 영역(NR)은 저농도 n형 영역(NNR)의 내부에 형성되는 것이 바람직하다. 또한 저농도 n형 영역(NNR)은 n형 불순물 영역(NR)보다도 n형 불순물의 농도가 낮은 것이 바람직하다.
드레인 영역(DR)은, 드레인 전극(D)을 취출하기 위해 형성된 불순물 영역이다. 드레인 영역(DR)은 소스 영역(SR)과 인접하도록, 반도체 기판(SUB)의 주표면(MS)에 형성되어 있고, 소스 영역(SR)과 마찬가지로, n형 불순물 영역(NR)과 저농도 n형 영역(NNR)으로 구성된다.
드레인 영역(DR)은, n형 웰 영역(LNW) 내의 반도체 기판(SUB)의 주표면(MS)에 형성되어 있다. n형 웰 영역(LNW)은, 도 3의 (A)의 단면도에 있어서 p형 웰 영역(LPW)과 인접하도록, 반도체 기판(SUB)의 주표면(MS)에 형성되어 있다. 또한 여기서는 인접한다고 함은, 접하도록 배열되어 배치되는 것을 의미한다.
n형 웰 영역(LNW)에 의해, 고내압용의 n형 트랜지스터(NTR)의 드레인 영역(DR)의 근방에 있어서의 전계가 매우 높아지는 것에 수반하는 문제의 발생을 억제할 수 있다. 여기서는 드레인 영역(DR)을, n형 영역(NR, NNR) 및 n형 웰 영역(LNW)을 포함시킨 영역이라고 생각해도 좋고, n형 웰 영역(LNW)을 제외한 n형 영역(NR, NNR)이라고 생각해도 좋은 것으로 한다. 예를 들어 도 2의 개략 평면도에 있어서는, 드레인 영역(DR)으로서 n형 웰 영역(LNW)을 제외한 영역을 도시하고 있다.
n형 웰 영역(LNW)보다도 저농도 n형 영역(NNR)의 쪽이 불순물 농도가 높고, 저농도 n형 영역(NNR)보다도 n형 불순물 영역(NR)의 쪽이 불순물 농도가 높아져 있는 것이 바람직하다.
소스 영역(SR)과 드레인 영역(DR)을 걸치도록, 반도체 기판(SUB)의 주표면(MS) 위에 게이트 전극(GT)이 형성되어 있고, 게이트 전극(GT)은, 예를 들어 실리콘 산화막으로 이루어지는 게이트 절연막(GI1)과, 전압을 인가하는 게이트 전압 인가부(GE1)와, 예를 들어 실리콘 산화막으로 이루어지는 측벽 절연막(SW1)에 의해 구성된다.
도 3의 (B) 및 도 4를 참조하여, 평면에서 보아 드레인 영역(DR)이 연장되는 방향으로 복수 배열되는 소스 영역(SR) 중 1쌍의 소스 영역(SR)의 사이에는 백 게이트 영역(BG)이 형성되어 있다. 1쌍의 소스 영역(SR)의 사이의 백 게이트 영역(BG)은 p형 확산 영역(PR3)(제3 불순물 영역)과, p형 웰 콘택트 영역(PWR)을 갖고 있다.
또한 p형 확산 영역(PR3)은 p형 웰 영역(LPW)의 전위를 취출하기 위한 영역이고, p형 웰 영역(LPW) 내의 반도체 기판(SUB)의 주표면(MS)에 형성되어 있다. p형 확산 영역(PR3)은 p형 웰 영역(LPW)보다도 고농도의 p형 불순물에 의해 형성되는 것이 바람직하다.
고내압 nMOSFET의 외주부를 평면적으로 둘러싼[백 게이트 영역(BG)으로서의] p형 확산 영역(PR3)[도 2 및 도 3의 (A) 참조]도, 1쌍의 소스 영역(SR)의 사이의 p형 확산 영역(PR3)과 마찬가지로, p형 웰 영역(LPW)의 전위를 취출하기 위한 영역이다.
도 3의 (B)에 도시하는 바와 같이, 실시 형태에 있어서는, p형 웰 콘택트 영역(PWR)은 p형 웰 영역(LPW)의 일부이다. 1쌍의 소스 영역(SR)에 끼워진 구성의 백 게이트 영역(BG)은, 1쌍의 소스 영역(SR)의 각각에 접하도록, 1쌍의 소스 영역(SR)의 사이에 끼워진 구성을 갖고 있다. 이와 같이, 특히 1쌍의 소스 영역(SR)의 사이에 형성된 백 게이트 영역(BG)은, 백 게이트 영역(BG) 자신의 불순물의 극성(p형)과는 반대인 극성(n형)의 불순물을 갖는 불순물 영역[소스 영역(SR)]과 접하도록 형성되는 백 게이트 영역이며, 소위 백 콘택트 구조를 갖는다.
인접하는 1쌍의 소스 영역(SR)의 각각과, 그들 사이의 p형 확산 영역(PR3) 사이의, 반도체 기판(SUB)의 주표면(MS) 위에 분리용 게이트 전극(SG)이 형성되어 있다. 분리용 게이트 전극(SG)은, 예를 들어 실리콘 산화막으로 이루어지는 게이트 절연막(GI2)과, 전압을 인가하는 게이트 전압 인가부(GE2)와, 예를 들어 실리콘 산화막으로 이루어지는 측벽 절연막(SW2)에 의해 구성되어 있다. 따라서 분리용 게이트 전극(SG)은, 게이트 전극(GT)과 거의 마찬가지의 구성을 갖고 있다.
계속해서 도 3의 (B) 및 도 4를 참조하여, 분리용 게이트 전극(SG)은 소스 영역(SR)의 일부와, 백 게이트 영역(BG)의 일부를 평면에서 보아 걸치도록 형성되는 것이 바람직하다. 이와 같이 하면 소스 영역(SR)[n형 불순물 영역(NR)]으로부터 소스 전극을, 백 게이트 영역(BG)[p형 웰 콘택트 영역(PWR)]으로부터 p형 웰 영역(LPW)의 전극을, 효율적으로 취출할 수 있다. 일례로서 도 4의 평면도에 있어서는, 저농도 n형 영역(NNR)은 측벽 절연막(SW1, SW2)과 거의 겹쳐 있다.
또한 도 3의 (B)에 있어서는, 도 4에 비해 p형 확산 영역(PR3)의 주표면(MS)을 따르는 방향의 폭이 넓어져 있다. 이것은 도 4에 있어서는 p형 확산 영역(PR3)의 최상부만을 도시하고 있는 것에 반해서, 도 3의 (B)에 있어서는 열처리에 의해 최상부보다도 상기 폭이 넓어진 p형 확산 영역(PR3)의 하방의 영역의 폭에 따라서 묘사하고 있기 때문이다.
도 4에 있어서는 분리용 게이트 전극(SG)은, p형 확산 영역(PR3)의 최상면[주표면(MS)]에 있어서 소스 영역(SR)과 p형 웰 콘택트 영역(PWR)을 걸치도록 형성되어 있다. 그러나 분리용 게이트 전극(SG)은 소스 영역(SR)과 p형 확산 영역(PR3)의 일부를 걸치도록 형성되어도 좋다.
분리용 게이트 전극(SG)은 소스 영역(SR)이 연장되는 방향으로 교차하는 방향(도 4의 좌우 방향)으로 연장되고, 소스 영역(SR)의 좌우 양측에 배치되는 1쌍의 게이트 전극(GT)과 접속하도록 형성되는 것이 바람직하다. 따라서 분리용 게이트 전극(SG)은, 이것의 바로 아래에 배치되는 소스 영역(SR)의 좌우 양측에 배치되는 1쌍의 게이트 전극(GT)과 전기적으로 접속되는 것이 바람직하다.
도 4의 구성은, 분리용 게이트 전극(SG)[게이트 전압 인가부(GE2)]이, 그 연장되는 방향(도 4의 좌우 방향)의 양단부에 있어서 게이트 전극(GT)[게이트 전압 인가부(GE1)]과 평면적으로 겹치도록 배치되어 있다. 그러나 도 5를 참조하여, 분리용 게이트 전극(SG)[게이트 전압 인가부(GE2)]이 게이트 전극(GT)[게이트 전압 인가부(GE1)]과 평면적으로 겹치지 않고, 예를 들어 분리용 게이트 전극(SG)[게이트 전압 인가부(GE2)]과 게이트 전극(GT)[게이트 전압 인가부(GE1)]이 일체가 되도록(동일한 층으로서) 형성된 구성을 가져도 좋다. 도 4, 도 5의 어떠한 경우에 있어서도, 게이트 전압 인가부(GE2)와 게이트 전압 인가부(GE1)가 전기적으로 접속되는 구성으로 된다.
또한 도 4, 도 5의 어떠한 경우에 있어서도, p형 확산 영역(PR3)은, 평면에서 보아 분리용 게이트 전극(SG)[게이트 전압 인가부(GE2)]과 게이트 전극(GT)[게이트 전압 인가부(GE1)]에 의해 둘러싸여 있다.
또한 도 4, 도 5에 있어서의 「무효 영역」이란, 소스 영역(SR) 등이 연장되는 방향(각 도면의 상하 방향)에 있어서 인접하는 1쌍의 소스 영역(SR)에 끼워진, n형 트랜지스터(NTR)를 구성하지 않는[도면의 상하 방향에 관하여 n형 트랜지스터(NTR)로서 무효인] 영역을 의미한다.
다음에, 실시 형태의 반도체 장치의 제조 방법에 대해서, 도 6 내지 도 14를 사용하여 설명한다. 또한 도 6의 (A) 내지 도 14의 (A)의 각각은, 도 3의 (A)에 도시하는 고내압 nMOSFET[n형 트랜지스터(NTR)]의 제조 방법을 나타내고, 즉 고내압 nMOSFET가 형성되는 영역의 제조 프로세스를 나타낸다. 또한 도 6의 (B) 내지 도 14의 (B)의 각각은, 도 3의 (B)에 도시하는 영역의 제조 방법을 나타낸다.
도 6의 (A), (B)를 참조하여, 우선 내부에 예를 들어 p형의 불순물을 포함하는 p형 영역(PSR)을 갖는, 실리콘의 단결정으로 이루어지는 반도체 기판(SUB)이 준비된다. 반도체 기판(SUB)의 한쪽의 주표면(MS) 위에 실리콘 산화막으로 이루어지는 절연막(II)과, 실리콘 질화막으로 이루어지는 절연막(III)이 이 순서대로, 통상의 성막 방법에 의해 형성된다. 다음에 통상의 사진 제판 기술(노광 기술 및 현상 기술)에 의해, 평면에서 보아 소자 분리 절연막(LS)이 형성되는 영역이 개방된 포토레지스트(PHR)의 패턴이 형성된다.
도 7의 (A), (B)를 참조하여, 도 6의 포토레지스트(PHR)의 패턴을 사용한 통상의 에칭 기술에 의해 절연막(III)의 개구부가 형성된다. 포토레지스트(PHR)의 패턴이 제거된 후, 절연막(III)의 패턴을 포토마스크로서 그 개구부의 바로 아래인 절연막(II)이 통상의 소위 LOCOS(LOCal Oxidation of Silicon)법에 의해 산화됨으로써, 소자 분리 절연막(LS)이 형성된다.
다음에 도시되어 있지 않지만, 상기 절연막(II, III) 및 상기 포토레지스트(PHR)가 제거된 후, 주표면(MS)의 대략 전체면에, 두께가 예를 들어 10㎚ 이상 50㎚ 이하의 실리콘 산화막이 형성된다. 다시 도 7의 (A), (B)를 참조하여, 다음에 통상의 사진 제판 기술에 의해, 평면에서 보아 n형 웰 영역(LNW)이 형성되는 영역이 개방된 포토레지스트(PHR)의 패턴이 형성된다.
도 8의 (A), (B)를 참조하여, 도 7의 포토레지스트(PHR)가 형성된 상태에서, 통상의 이온 주입법에 의해, 예를 들어 인(P)의 불순물 이온이 50keV 이상 300keV 이하의 에너지로 주표면(MS)의 상방으로부터 복수회 주입된다. 그 결과, n형 웰 영역(LNW)이 형성된다.
다음에 상기 포토레지스트(PHR)가 제거된 후, 통상의 사진 제판 기술에 의해, 평면에서 보아 p형 웰 영역(LPW)이 형성되는 영역이 개방된 포토레지스트(PHR)의 패턴이 형성된다.
도 9의 (A), (B)를 참조하여, 도 8의 포토레지스트(PHR)가 형성된 상태에서, 통상의 이온 주입법에 의해, 예를 들어 붕소(B)의 불순물 이온이 20keV 이상 1000keV 이하의 에너지로 주표면(MS)의 상방으로부터 복수회 주입된다. 그 결과, p형 웰 영역(LPW)이 형성된다. 고내압 nMOSFET의 형성 영역에 있어서는, n형 웰 영역(LNW)에 인접하도록 p형 웰 영역(LPW)이 형성된다.
다음에 상기 포토레지스트(PHR)가 제거된 후, 앞서 주표면(MS)의 대략 전체면에 형성된 실리콘 산화막이 제거된다. 다음에 주표면(MS)의 대략 전체면에, 통상의 열산화법에 의해, 게이트 절연막(GI1, GI2)을 형성하기 위한 절연막(GI)(10㎚ 이상 50㎚ 이하의 실리콘 산화막)이 형성된다. 당해 절연막(GI)의 대략 전체면을 덮도록, 통상의 CVD(Chemical Vapor Deposition)법에 의해, 게이트 전압 인가부(GE1, GE2)를 형성하기 위한 다결정 실리콘막(GE)이 형성된다.
또한 다결정 실리콘막(GE) 위에, 통상의 사진 제판 기술에 의해, 평면에서 보아 절연막(GI) 및 다결정 실리콘막(GE)이 제거되는 영역이 개방된 포토레지스트(PHR)의 패턴이 형성된다.
도 10의 (A), (B)를 참조하여, 도 9의 포토레지스트(PHR)가 형성된 상태에서, 당해 포토레지스트(PHR)의 패턴을 포토마스크로서 상기의 절연막(GI) 및 다결정 실리콘막(GE)에 대해서 통상의 에칭이 이루어지고, 게이트 절연막(GI1, GI2) 및 게이트 전압 인가부(GE1, GE2)가 형성된다.
다음에 상기의 [게이트 절연막(GI1, GI2) 등을 형성하기 위해 사용한] 포토레지스트(PHR)가 제거된 후, 통상의 사진 제판 기술에 의해, 평면에서 보아 소스 영역(SR) 및 드레인 영역(DR)의 저농도 n형 영역(NNR)이 형성되는 영역 및 게이트 전압 인가부(GE)와 평면에서 보아 겹치는 영역이 개방된 포토레지스트(PHR)의 패턴이 형성된다.
도 11의 (A), (B)를 참조하여, 도 10의 포토레지스트(PHR)가 형성된 상태에서, 이온 주입법에 의해, 예를 들어 인(P)의 불순물 이온이 50keV 이상 200keV 이하의 에너지로, 주표면(MS)의 상방으로부터 주입된다. 그 결과, 저농도 n형 영역(NNR)이 형성된다.
다음에 상기의 [저농도 n형 영역(NNR)을 형성하기 위해 사용한] 포토레지스트(PHR)가 제거된 후, 주표면(MS)의 대략 전체면에, 게이트 전압 인가부(GE1, GE2) 등의 상측면을 덮도록 실리콘 산화막이 예를 들어 CVD법에 의해 퇴적된다. 이 실리콘 산화막의 두께는 30㎚ 이상 300㎚ 이하로 하는 것이 바람직하다.
도 12의 (A), (B)를 참조하여, 도 11의 공정에서 형성된 실리콘 산화막이 에치백됨으로써, 게이트 전압 인가부(GE1, GE2) 및 게이트 절연막(GI1, GI2)의 측면을 덮도록 측벽 절연막(SW1, SW2)이 형성된다. 이상에 의해 게이트 전극(GT) 및 분리용 게이트 전극(SG)이 형성된다.
여기서 도 12의 (B)에 도시하는 바와 같이, 분리용 게이트 전극(SG)은 소스 영역(SR)과, 이에 접하는 백 게이트 영역[p형 웰 영역(LPW)의 노출된 영역] 사이에 [예를 들어 소스 영역(SR)과 p형 웰 영역(LPW)을 걸치도록] 형성되는 것이 바람직하다.
도 13의 (A), (B)를 참조하여, 통상의 사진 제판 기술에 의해, 평면에서 보아 n형 불순물 영역(NR)이 형성되는 영역 및 게이트 전극(GT, SG)과 평면에서 보아 겹치는 영역이 개방된 포토레지스트(PHR)의 패턴이 형성된다.
도 14의 (A), (B)를 참조하여, 도 13의 포토레지스트(PHR)가 형성된 상태에서, 이온 주입법에 의해, 예를 들어 비소(As)의 불순물 이온이 30keV 이상 70keV 이하의 에너지로, 주표면(MS)의 상방으로부터 주입된다. 그 결과, n형 불순물 영역(NR)이 형성된다. 이상에 의해 고내압 nMOSFET의 드레인 영역(DR) 및 소스 영역(SR)이 형성된다.
다음에 상기의 [n형 불순물 영역(NR)을 형성하기 위해 사용한] 포토레지스트(PHR)가 제거된 후, 통상의 사진 제판 기술에 의해, 평면에서 보아 p형 확산 영역(PR3)이 형성되는 영역이 개방된 포토레지스트(PHR)의 패턴이 형성된다.
도 3의 (A), (B)를 참조하여, 도 14의 포토레지스트(PHR)가 형성된 상태에서, 이온 주입법에 의해, 예를 들어 불화 붕소(BF2)의 불순물 이온이 20keV 이상 60keV 이하의 에너지로, 주표면(MS)의 상방으로부터 주입된다. 그 결과, p형 웰 콘택트 영역(PWR)에 p형 확산 영역(PR3)이 형성되고, 백 게이트 영역(BG)이 형성된다. 이상에 의해 n형 트랜지스터(NTR) 및 p형 트랜지스터(PTR)가 형성된다.
또한 상기의 각 공정에 있어서의 이온 주입법에 의해 불순물이 주입되어 각 영역이 형성된 직후에는, 통상의 열처리가 이루어짐으로써, 형성된 각 영역의 불순물 분포를 조정하거나, 결정 결함이 적은 안정된 상태로 할 수 있다.
이 후, n형 불순물 영역(NR) 등의 각 불순물 영역의 표면에 실리사이드를 형성하는 실리사이드 공정, 형성된 트랜지스터의 상층(도통용의 콘택트 및 상층 배선 등)을 형성하는 상층 공정 등을 거침으로써, 반도체 장치(DEV)가 형성된다. 상기의 각 도면에 있어서는, 상기의 실리사이드, 콘택트, 상층 배선 등은 도시가 생략되어 있다. 예를 들어 소스 영역(SR) 및 드레인 영역(DR)의 상면에 접하는 콘택트는, 평면에서 보아 소스 영역(SR) 및 드레인 영역(DR)이 연장되는 방향에 관하여 서로 간격을 두고 복수 형성되는 것이 바람직하다.
또한 이상에 있어서는 고내압 n(p)MOSFET가 형성되는 영역[특히 n형 트랜지스터(NTR)가 형성되는 영역]에 대해서만 설명하였지만, 각 공정에 있어서는 그 이외의 영역, 예를 들어 저전압 n(p)MOSFET가 형성되는 영역(도 1의 저전압 로직 회로, 저전압 아날로그 회로 참조)에 대해서도 마찬가지의 가공이 이루어진다.
다음에, 실시 형태의 관련 기술로서의 도 15 내지 도 18을 참조하면서, 실시 형태의 작용 효과에 대해서 설명한다.
도 16은, 도 15의 XVI-XVI선을 따르는 부분에 있어서의 개략 단면도이며, 도 3의 (A)가 도시하는 고내압 nMOSFET 영역의 구성 외에, 고내압 pMOSFET 영역의 구성을 나타내고 있다. 도 15 및 도 16을 참조하여, 실시 형태의 관련 기술로서의 반도체 장치는, 기본적으로 도 2 및 도 3의 반도체 장치(DEV)와 마찬가지의 평면 구조를 갖는다. 그러나 도 15 및 도 16에 있어서는, 도 15의 상하 방향으로 연장되는 소스 영역(SR)은 그 연장 방향에 관하여 복수 배열되도록 분할되어 있지 않고, 단일의 소스 영역(SR)이 도 15의 상하 방향으로 연장되어 있다.
또한 고내압 pMOSFET p형 트랜지스터(PTR)의 드레인 영역(DR)은, p형 불순물 영역(PR) 및 고내압용 p형 드리프트층(HPDF)에 의해 형성되어 있다. p형 드리프트층(HPDF)은, n형 트랜지스터(NTR)의 n형 웰 영역(LNW)과 마찬가지로, 고내압용의 p형 트랜지스터(PTR)의 드레인 영역(DR)의 근방에 있어서의 전계가 매우 높아지는 것에 수반하는 문제의 발생을 억제하기 위해 형성된다. p형 드리프트층(HPDF)보다도 p형 불순물 영역(PR)의 쪽이 불순물 농도가 높아져 있는 것이 바람직하다. 이상의 점에 있어서, 도 15 및 도 16의 구성은 도 2 및 도 3의 구성과 다르다.
도 15 및 도 16에 있어서는 백 게이트 영역(BG)[p형 확산 영역(PR3), n형 확산 영역(NR3)]이 트랜지스터(NTR, PTR)로부터 이격된 영역에만 형성되어 있다. 바꿔 말하면 도 15 및 도 16의 백 게이트 영역(BG)은, 복수의 트랜지스터(NTR, PTR)가 배치된 영역을 평면에서 보아 직사각형 형상으로 둘러싸도록만 형성되어 있다.
고내압 nMOSFET가 형성되는 영역에 있어서, 백 게이트 영역(BG)이 n형 트랜지스터(NTR)로부터 이격된 영역에만 형성되어 있으면, n형 트랜지스터(NTR)의 소스 전극과, p형 웰 영역(LPW)의 전위를 취출하는 전극의 거리가 커진다. 이 상태에서 n형 트랜지스터(NTR)를 동작시키면, n형 트랜지스터(NTR)의 소스 전극과, p형 웰 영역(LPW)의 전위를 취출하는 전극 사이에 전류가 흐르므로, 양자간에 전위차가 발생한다. 이 전위차에 의해, 도 16 중에 회로도로 도시하는 기생 바이폴라 트랜지스터의 베이스-에미터간이 순 바이어스로 되므로, 당해 기생 바이폴라 트랜지스터가 동작하기 시작하여, 트랜지스터의 온 내압이 저하될 가능성이 있다.
이와 같은 문제는 n형 트랜지스터(NTR)에 있어서, p형 트랜지스터(PTR)보다도, 발생의 가능성이 커진다. 이것은 n형 트랜지스터(NTR)가 동작하기 위한 캐리어인 전자의 쪽이, p형 트랜지스터(PTR)가 동작하기 위한 캐리어인 정공보다도, 높은 전계가 작용하였을 때에 임펙트 이온화에 기인하는 온 내압의 저하가 발생하기 쉽기 때문이다.
상기의 문제의 가능성을 저감하기 위해서는, n형 트랜지스터(NTR)로부터 보다 가까운 영역에 백 게이트 영역(BG)을 형성하는 것이 바람직하다. 단 소스 영역(SR)과 백 게이트 영역(BG)이 서로 접하지 않는 경우에는, 소스 영역(SR)의 근방에 형성되는 백 게이트 영역(BG)에 의해, 반도체 장치(DEV) 전체(반도체 칩)의 평면에서 볼 때의 면적이 커질 가능성이 있다.
따라서 반도체 장치(DEV) 전체(반도체 칩)의 평면에서 볼 때의 면적을 작게 하는 목적으로, 소스 영역(SR)과 그 근방의 백 게이트 영역(BG)이 서로 접하는(인접하는) 구조로 한 것이 상기의 백 콘택트 구조이다.
도 17 및 도 18을 참조하여, 도 3의 (B)와 마찬가지로, 드레인 영역(도시 생략)이 연장되는 방향으로 서로 간격을 두고 복수(예를 들어 1쌍) 형성된 소스 영역(SR)과, 이들에 접하도록 형성된 백 게이트 영역(BG)에 의해 형성되는 백 콘택트 구조를 도시하고 있다. 백 콘택트 구조로 함으로써 소스 영역(SR)으로부터 백 게이트 영역(BG)까지의 거리가 보다 짧아지므로, 상기(도 15 및 도 16)와 같은 기생 바이폴라 트랜지스터의 동작을 억제할 수 있다. 또한 백 게이트 영역(BG)이 1쌍의 소스 영역(SR)에 끼워지도록[평면에서 보아 1쌍의 소스 영역(SR)의 일부에 인터럽트하도록] 형성되므로, 평면에서 볼 때의 반도체 장치(DEV) 전체의 면적을 축소할 수 있다.
그러나 도 17을 참조하여, 백 게이트 영역(BG)으로서의 p형 확산 영역(PR3)이 직접 소스 영역(SR)에 접하고 있고, 또한 p형 확산 영역(PR3) 및 소스 영역(SR)의 양쪽을 덮도록 예를 들어 코발트 실리콘으로 이루어지는 실리사이드층(CS)이 형성되면, 소스 영역(SR)과 백 게이트 영역(BG)[p형 확산 영역(PR3)]이 단락되기 때문에 동(同)전위가 된다. 이와 같이 이루어지면, 소스 영역(SR)과 백 게이트 영역(BG)을 독립적으로 제어하는 것이 불가능해져, 반도체 장치(DEV)의 정상인 동작이 방해될 가능성이 있다.
도 18을 참조하여, 여기서는 도 17에 있어서의 소스 영역(SR)과 백 게이트 영역(BG)[p형 확산 영역(PR3)]의 단락을 억제하기 위해, p형 확산 영역(PR3)을 축소시켜 소스 영역(SR)과 접하지 않도록 형성되고, 또한 소스 영역(SR)의 상면에 접하는 실리사이드층(CS)과 백 게이트 영역(BG)[p형 확산 영역(PR3)]의 상면에 접하는 실리사이드층(CS)이 분단되어 있다. 이와 같이 하면, 소스 영역(SR)과 백 게이트 영역(BG)[p형 확산 영역(PR3)]의 단락을 억제할 수 있다. 그러나 도 18의 구조에 있어서, 온 내압을 안정시키기 위해서는, 소스 영역(SR)의 n형 불순물 영역(NR)과 백 게이트 영역(BG)의 p형 확산 영역(PR)의 간격을 적어도 0.5㎛(바람직하게는 1㎛) 설정하는 것이 바람직하다. 따라서 도 18의 구조를 채용한 경우, 레이아웃이 확대되어 반도체 장치(DEV)(반도체 칩) 전체의 평면에서 볼 때의 면적이 확장될 가능성이 있다.
실시 형태에 있어서는, 고내압 n(p)MOSFET에 있어서, p형 확산 영역(PR3)을 1쌍의 소스 영역(SR)의 사이에 배치하고 있다. 그 결과, 소스 영역(SR)을 구성 요소로서 갖는 n형 트랜지스터(NTR)의 채널과 p형 확산 영역(PR3)의 거리가 짧아진다. 이와 같은 구성으로 함으로써, 반도체 장치(DEV) 전체의 면적을 작게 하고, 또한 기생 바이폴라 트랜지스터의 동작을 억제할 수 있다. 그 결과, 고내압 n(p)MOSFET의 오동작을 억제하거나, 고내압 n(p)MOSFET의 온 내압의 저하를 억제하거나 할 수 있다.
또한 1쌍의 소스 영역(SR)과 p형 확산 영역(PR3) 사이에 형성되는 분리용 게이트 전극(SG)이, 소스 영역(SR)과 p형 확산 영역(PR3)의 단락을 억제하고, 소스 영역(SR)과 p형 확산 영역(PR3)을 독립적으로 제어하는 것을 가능하게 한다. 이것은 분리용 게이트 전극(SG)은 기본적으로 n형 트랜지스터(NTR)의 게이트 전극(GT)과 마찬가지의 구성을 갖고, 게이트 전극(GT)과 마찬가지로 스위칭의 기능을 가짐으로써, 소스 영역(SR)과 p형 확산 영역(PR3) 사이에서의 도통을 억제하도록 제어하는 것이 가능해지기 때문이다.
또한, p형 웰 콘택트 영역(PWR)이 소스 영역(SR)과 접하는 백 콘택트 구조로 함으로써, 소스 영역(SR)과 이에 끼워지는 백 게이트 영역(BG)[p형 확산 영역(PR3)]의 거리를 짧게 하고, 소스 영역(SR)을 구성 요소로서 갖는 n형 트랜지스터(NTR)의 채널과 백 게이트 영역(BG)[p형 확산 영역(PR3)]의 거리를 보다 짧게 하고 있다. 이와 같은 구성으로 함으로써, 반도체 장치(DEV) 전체의 면적을 작게 하고, 또한 기생 바이폴라 트랜지스터의 동작을 억제할 수 있는 것과 함께, 평면에서 볼 때의 반도체 장치(DEV) 전체의 면적을 축소할 수 있다.
또한 예를 들어 도 5에 도시하는 바와 같이, 실시 형태에 있어서는, 분리용 게이트 전극(SG)이 게이트 전극(GT)과 일체가 되도록 형성됨으로써, 양자를 동시에(도 10 내지 도 12의 공정 참조) 형성할 수 있어, 양자를 합친 일체의 게이트 전극으로서 보다 단순한 구조로 할 수 있다.
또한 도 4 및 도 5에 도시하는 바와 같이, 실시 형태에 있어서는, 1쌍의 소스 영역(S)의 사이의 p형 확산 영역(PR3)이 평면에서 보아 분리용 게이트 전극(SG) 및 게이트 전극(GT)에 둘러싸여짐으로써, 반도체 장치(DEV) 전체의 면적을 축소할 수 있다.
또한 상기와 같이, n형 트랜지스터(NTR)의 쪽이 p형 트랜지스터(PTR)보다도 임펙트 이온화에 기인하는 동작시의 채널 영역의 온 내압의 저하를 초래하기 쉽다. 이로 인해 고내압 nMOSFET의 형성 영역에 대해서 분리용 게이트 전극(SG)을 형성함으로써 상기의 작용 효과를 보다 높일 수 있다. 그러나 고내압 pMOSFET의 형성 영역에 대해서 분리용 게이트 전극(SG)을 형성해도 좋고, 이 경우도 고내압 nMOSFET의 형성 영역과 마찬가지의 효과를 발휘할 수 있다.
또한 본 실시 형태와 같이 분리용 게이트 전극(SG)을 사용하면, 후술하는 분리용 절연막(SLS)을 사용하는 경우에 비해 무효 영역(도 4, 도 5 참조)의 폭을 작게 할 수 있어, 반도체 기판(SUB)의 주표면의 면적을 트랜지스터가 배치되는 영역으로서 보다 유효하게 이용할 수 있다.
또한 본 실시 형태와 같이 분리용 게이트 전극(SG)을 사용하면, 이온 주입법에 의해 형성되는 소스 영역(SR)[n형 불순물 영역(NR)]과 p형 확산 영역(PR3)의 위치 정밀도를 향상시킬 수 있다. 즉 소스 영역(SR)[n형 불순물 영역(NR)]과 p형 확산 영역(PR3) 사이에 분리용 게이트 전극(SG)이 형성됨으로써, 소스 영역(SR)[n형 불순물 영역(NR)]과 p형 확산 영역(PR3)의 형성되는 위치가 겹치는 등의 문제를 억제할 수 있다.
(실시 형태 2)
도 19는 실시 형태 1의 도 2에, 도 20은 실시 형태 1의 도 3에, 도 21은 실시 형태 1의 도 4에, 각각 대응하고 있다. 도 19, 도 20의 (A), (B) 및 도 21을 참조하여, 본 실시 형태에 있어서는, 실시 형태 1의 분리용 게이트 전극(SG) 대신에 분리용 절연막(SLS)이 형성되어 있는 점에 있어서, 실시 형태 1과 다르다. 구체적으로는, 반도체 기판(SUB)의 주표면 위의, 실시 형태 1의 분리용 게이트 전극(SG)이 형성되는 영역에, 분리용 게이트 전극(SG)과 마찬가지로, 소스 영역(SR)과 p형 확산 영역(PR3) 사이에, 반도체 기판(SUB)의 주표면에 분리용 절연막(SLS)이 형성되어 있다.
분리용 절연막(SLS)은 소자 분리 절연막(LS)과 마찬가지의, 예를 들어 실리콘 산화막에 의해 형성되어 있다. 분리용 절연막(SLS)은 소자 분리 절연막(LS)과 마찬가지의 처리에 의해, 예를 들어 도 6, 도 7의 공정과 동시에, 형성되는 것이 바람직하다.
이 분리용 절연막(SLS)은 드레인 영역이 연장되는 방향에 관하여 복수(2개 이상) 배열되는 소스 영역(SR)의 사이에 배치되고, 드레인 영역(DR)이 연장되는 방향[즉 소스 영역(SR)과 드레인 영역(DR)을 연결하는 방향으로 교차하는, 도 2의 상하 방향]으로, 간격을 두고 복수 배치되어 있다.
특히 도 21에 도시하는 바와 같이, p형 확산 영역(PR3)은, 평면에서 보아 분리용 절연막(SLS)과 게이트 전극(GT)에 의해 둘러싸여 있다. 이것은 실시 형태 1의 분리용 게이트 전극(SG) 대신에 분리용 절연막(SLS)이 배치되어 있기 때문이다.
본 실시 형태에 있어서의 「무효 영역」은 소스 영역(SR) 등이 연장되는 방향(각 도면의 상하 방향)에 있어서 인접하는 1쌍의 소스 영역(SR)에 끼워진, n형 트랜지스터(NTR)를 구성하지 않는[도면의 상하 방향에 관하여 n형 트랜지스터(NTR)로서 무효인] 영역 외에, 분리용 절연막(SLS)으로 덮여진 영역도 포함한다.
본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 이상의 점에 있어서 다르고, 다른 점에 있어서는 실시 형태 1의 구성과 마찬가지이므로, 동일한 요소에 대해서는 동일한 번호를 부여하고 그 설명을 반복하지 않는다.
본 실시 형태에 있어서도, 분리용 절연막(SLS)이 실시 형태 1의 분리용 게이트 전극(SG)과 마찬가지로, 소스 영역(SR)과 p형 확산 영역(PR3)의 단락을 억제하고, 소스 영역(SR)과 백 게이트 영역(BG)을 독립적으로 제어하는 것을 가능하게 한다. 이로 인해 분리용 절연막(SLS)은 실시 형태 1과 마찬가지의 효과를 발휘한다.
또한 분리용 절연막(SLS)과 게이트 전극(GT)에 의해 p형 확산 영역(PR3)이 둘러싸여지므로, 반도체 장치(DEV) 전체의 면적을 축소할 수 있다.
본 실시 형태는, 이상에 서술한 각 점에 대해서만, 실시 형태 1과 다르다. 즉, 본 실시 형태에 대해서, 상술하지 않았던 구성이나 조건, 수순이나 효과 등은, 모두 실시 형태 1에 준한다.
(실시 형태 3)
도 22는 실시 형태 1의 도 2의 고내압 nMOSFET의 형성 영역에 대응한다. 도 22를 참조하여, 도 22는 도 2와 기본적으로 마찬가지의 구성을 갖지만, 소스 영역(SR)이 연장되는 상하 방향에 관한 소스 영역(SR)의 폭 B가, 도 2에 있어서의 소스 영역(SR)의 폭 A보다도 넓어져 있다. 즉 도 22에 있어서는 서로 인접하는 1쌍의 소스 영역(SR)의 사이의 백 게이트 영역(BG)의 간격이 도 2에 비해 길어져 있다.
본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 이상의 점에 있어서 다르고, 다른 점에 있어서는 실시 형태 1의 구성과 마찬가지이므로, 동일한 요소에 대해서는 동일한 번호를 부여하고 그 설명을 반복하지 않는다.
본 실시 형태에 있어서는 실시 형태 1에 비해 소스 영역(SR)의 폭이 넓어지므로, 실시 형태 1에 비해 소스 영역(SR)의 면적이 커지고, n형 트랜지스터(NTR)로서 기능하는 영역이 넓어지고, 전류를 흘릴 수 있는 영역이 넓어진다. 그 결과적으로 온 저항을 저하하는 효과가 커진다.
(실시 형태 4)
도 23은 실시 형태 1의 도 2의 고내압 nMOSFET의 형성 영역에 대응한다. 도 23을 참조하여, 도 23은 도 2와 기본적으로 마찬가지의 구성을 갖지만, 소스 영역(SR)이 연장되는 상하 방향에 관한 소스 영역(SR)의 폭 C가, 도 2에 있어서의 소스 영역(SR)의 폭 A보다도 좁아져 있다. 즉 도 23에 있어서는 서로 인접하는 1쌍의 소스 영역(SR)의 사이의 백 게이트 영역(BG)의 간격이 도 2에 비해 짧아져 있다.
본 실시 형태의 구성은, 실시 형태 1의 구성과 비교하여, 이상의 점에 있어서 다르고, 다른 점에 있어서는 실시 형태 1의 구성과 마찬가지이므로, 동일한 요소에 대해서는 동일한 번호를 부여하고 그 설명을 반복하지 않는다.
본 실시 형태에 있어서는 실시 형태 1에 비해 소스 영역(SR)의 폭이 좁아지고, 백 게이트 영역(BG)의 사이의 거리가 짧아진다. 이로 인해, 실시 형태 1에 비해 백 게이트 영역(BG)[p형 확산 영역(PR3)]과 소스 영역(SR)[n형 불순물 영역(NR)]의 거리가 보다 작아진다. 따라서, 기생 바이폴라 트랜지스터의 동작하는 가능성을 보다 저감할 수 있다.
또한 본 실시 형태에 있어서는 실시 형태 1에 비해 소스 영역(SR)의 근방에 백 게이트 영역(BG)을 형성하는 수를 늘릴 수 있다고 하는 관점으로부터도, 기생 바이폴라 트랜지스터의 동작하는 가능성을 보다 저감할 수 있다고 할 수 있다.
또한 도 22, 도 23에 있어서는 분리용 게이트 전극(SG)이 형성되어 있지만, 분리용 게이트 전극(SG) 대신에 분리용 절연막(SLS)이 형성되어도, 분리용 게이트 전극(SG)이 형성된 경우와 마찬가지로 생각할 수 있다.
또한 실시 형태 1 내지 4에서 설명한 각 구성상의 특징을 적절하게 조합해도 좋다.
마지막으로, 도 24 내지 도 25를 참조하면서, 본 실시 형태의 요점에 대해서 설명한다. 또한 도 24 내지 도 25에 있어서의 각 구성 요소는, 상술의 동일한 부호로 나타낸 구성 요소와 마찬가지이다. 또한 도 25의 (A)는 도 24의 XXVA-XXVA선을 따르는 부분에 있어서의 개략 단면도이고, 도 25의 (B)는 도 24의 XXVB-XXVB선을 따르는 부분에 있어서의 개략 단면도이다.
도 24 및 도 25의 (A), (B)를 참조하여, 실시 형태의 트랜지스터는 소스 전극을 취출하기 위한 소스 영역(SR)과, 드레인 전극을 취출하기 위한 드레인 영역(DR)과, 게이트 전극(GT)을 갖고 있다. 소스 영역(SR)은 드레인 영역(DR), 게이트 전극(GT)이 연장되는 영역에 대향하도록, 간격을 두고 복수 배치되어 있다. 간격을 두고 복수 배치된 소스 영역(SR)의 사이에는, 소스 영역(SR)이 형성되는 웰 영역의 전위를 취출하기 위한 백 게이트 영역(BG)이 형성되어 있다. 소스 영역(SR)과 백 게이트 영역(BG)의 p형 확산 영역(PR3) 사이에, 분리용 게이트 전극(SG)이 형성되어 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
BG : 백 게이트 영역
CS : 실리사이드층
DEV : 반도체 장치
DR : 드레인 영역
GE : 다결정 실리콘막
GE1, GE2 : 게이트 전압 인가부
GI : 절연막
GI1, GI2 : 게이트 절연막
GT : 게이트 전극
HPDF : 고내압용 p형 드리프트층
II, III : 절연막
LPW : p형 웰 영역
LS : 소자 분리 절연막
NNR : 저농도 n형 영역
NR : n형 불순물 영역
NR3 : n형 확산 영역
NTR : n형 트랜지스터
PHR : 포토레지스트
PR : p형 불순물 영역
PR3 : p형 확산 영역
PSR : p형 영역
PWR : p형 웰 콘택트 영역
SG : 분리용 게이트 전극
SLS : 분리용 절연막
SR : 소스 영역
SUB : 반도체 기판
SW1, SW2 : 측벽 절연막

Claims (7)

  1. 고내압 트랜지스터를 구비하는 반도체 장치로서,
    상기 고내압 트랜지스터는,
    주표면을 갖는 반도체 기판과,
    상기 주표면에 형성된 제1 도전형의 웰 영역과,
    상기 웰 영역 내의 상기 주표면에 형성된, 소스 전극을 취출하기 위한 복수의 제2 도전형의 제1 불순물 영역과,
    상기 주표면에, 상기 제1 불순물 영역과 인접하도록 형성된, 드레인 전극을 취출하기 위한 제2 도전형의 제2 불순물 영역을 포함하고,
    상기 반도체 장치는,
    평면에서 볼 때 1쌍의 상기 제1 불순물 영역의 사이에 있고, 또한 상기 웰 영역 내의 상기 주표면에 형성된, 상기 웰 영역의 전위를 취출하기 위한 제1 도전형의 제3 불순물 영역과,
    상기 제1 불순물 영역과 상기 제3 불순물 영역 사이의 상기 주표면 위에 형성된 분리용 게이트 전극을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 불순물 영역과 상기 제2 불순물 영역을 걸치도록 상기 주표면 위에 형성되는 게이트 전극을 더 갖고,
    상기 분리용 게이트 전극은 상기 게이트 전극과 일체가 되도록 형성되는 반도체 장치.
  3. 제2항에 있어서,
    상기 제3 불순물 영역은, 상기 분리용 게이트 전극 및 상기 게이트 전극에 둘러싸인 반도체 장치.
  4. 고내압 트랜지스터를 구비하는 반도체 장치로서,
    상기 고내압 트랜지스터는,
    주표면을 갖는 반도체 기판과,
    상기 주표면에 형성된 제1 도전형의 웰 영역과,
    상기 웰 영역 내의 상기 주표면에 형성된, 소스 전극을 취출하기 위한 복수의 제2 도전형의 제1 불순물 영역과,
    상기 주표면에, 상기 제1 불순물 영역과 인접하도록 형성된, 드레인 전극을 취출하기 위한 제2 도전형의 제2 불순물 영역을 포함하고,
    상기 반도체 장치는,
    평면에서 볼 때 1쌍의 상기 제1 불순물 영역의 사이에 있고, 또한 상기 웰 영역 내의 상기 주표면에 형성된, 상기 웰 영역의 전위를 취출하기 위한 제1 도전형의 제3 불순물 영역과,
    상기 제1 불순물 영역과 상기 제3 불순물 영역 사이의 상기 주표면에 형성된 분리용 절연막을 갖고,
    상기 분리용 절연막은, 평면에서 보아 상기 제1 불순물 영역과 상기 제2 불순물 영역을 연결하는 방향에 교차하는 방향으로, 간격을 두고 복수 배치되는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 불순물 영역과 상기 제2 불순물 영역을 걸치도록 상기 주표면 위에 형성되는 게이트 전극을 더 갖고,
    상기 제3 불순물 영역은, 상기 분리용 절연막 및 상기 게이트 전극에 둘러싸인 반도체 장치.
  6. 제1항 또는 제4항에 있어서,
    상기 제1 및 제2 불순물 영역은 n형 불순물 영역인 반도체 장치.
  7. 제1항 또는 제4항에 있어서,
    평면에서 볼 때 1쌍의 상기 제1 불순물 영역의 사이에 있어서의 상기 웰 영역은, 상기 제1 불순물 영역과 접하고 있는 반도체 장치.
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* Cited by examiner, † Cited by third party
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Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3364559B2 (ja) * 1995-10-11 2003-01-08 三菱電機株式会社 半導体装置
JP3120389B2 (ja) * 1998-04-16 2000-12-25 日本電気株式会社 半導体装置
US6307237B1 (en) * 1999-12-28 2001-10-23 Honeywell International Inc. L-and U-gate devices for SOI/SOS applications
JP3716406B2 (ja) * 2000-02-08 2005-11-16 富士通株式会社 絶縁ゲート型半導体装置及びその製造方法
JP2002043571A (ja) 2000-07-28 2002-02-08 Nec Kansai Ltd 半導体装置
JP2002246600A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7005708B2 (en) * 2001-06-14 2006-02-28 Sarnoff Corporation Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling
US7132725B2 (en) * 2002-03-01 2006-11-07 Sanken Electric Co., Ltd. Semiconductor device
JP2004022736A (ja) * 2002-06-14 2004-01-22 Nec Electronics Corp 不揮発性ラッチ回路および半導体装置
JP4334395B2 (ja) * 2004-03-31 2009-09-30 株式会社東芝 半導体装置
US7511345B2 (en) * 2005-06-21 2009-03-31 Sarnoff Corporation Bulk resistance control technique
CN101506979A (zh) * 2005-06-21 2009-08-12 沙诺夫欧洲公司 体电阻控制技术
JP4904776B2 (ja) * 2005-11-01 2012-03-28 株式会社デンソー 半導体装置およびその製造方法
JP5151145B2 (ja) * 2006-12-26 2013-02-27 ソニー株式会社 スイッチ回路、可変コンデンサ回路およびそのｉｃ
US7851889B2 (en) * 2007-04-30 2010-12-14 Freescale Semiconductor, Inc. MOSFET device including a source with alternating P-type and N-type regions
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
US8053785B2 (en) * 2009-05-19 2011-11-08 Globalfoundries Inc. Tunneling field effect transistor switch device
JP4820899B2 (ja) * 2009-10-23 2011-11-24 株式会社東芝 半導体装置
JP5150675B2 (ja) 2010-03-25 2013-02-20 株式会社東芝 半導体装置

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