KR100518128B1 - 이중 게이트형 트랜지스터 및 그 제조 방법 - Google Patents

이중 게이트형 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 소자 성능 및 밀도의 개선을 가져오는 이중 게이트형 트랜지스터 및 그 제조 방법을 제공한다. 본 발명의 바람직한 실시예는 게이트 도핑이 비대칭인, 즉 한 쪽이 축퇴적으로(degenerately) n형 도핑되고 다른 쪽이 축퇴적으로 p형 도핑된 이중 게이트형 트랜지스터를 제공한다. 게이트 중 하나를 n형, 다른 쪽을 p형으로 도핑함으로써 소자의 문턱 전압이 개선된다. 특히 두 게이트를 비대칭 도핑함으로써, 바디를 적절히 도핑하면 트랜지스터의 문턱 전압이 저전압 CMOS 동작이 가능한 범위 내에 있게 할 수 있다. 예컨대 트랜지스터가 nFET인 경우 0 내지 0.5 볼트, pFET인 경우 0 내지 -0.5 볼트 사이의 문턱 전압을 갖게 할 수 있다.

Description

이중 게이트형 트랜지스터 및 그 제조 방법 {DOUBLE GATED TRANSISTOR AND METHOD OF FABRICATION}
본 발명은 일반적으로 반도체 제조 분야에 관한 것이며, 특히 이중 게이트형 전계 효과 트랜지스터(FET) 형성 방법에 관한 것이다.
반도체 소자의 생산에 있어서 비용 및 성능 면에서 경쟁력을 유지해야 할 필요에 따라, 집적 회로에서의 소자 밀도가 지속적으로 증가하게 되었다. 소자 밀도의 증가를 촉진시키기 위해, 이러한 반도체 소자의 배선폭(feature size)을 줄이도록 하는 새로운 기술이 지속적으로 요구되었다.
반도체 밀도를 지속적으로 증가시키려는 경향은 특히 CMOS 기술, 예컨대 FET 설계 및 제조에 있어서 강하게 나타났다. FET는 거의 모든 유형의 집적 회로 설계(즉 마이크로프로세서, 메모리 등)에 이용된다. 그러나 CMOS FET의 증가된 소자 밀도는 종종 성능 및/또는 신뢰도의 저하를 가져온다.
소자 밀도의 증가를 촉진시키도록 제안된 FET 중 한 가지 유형으로 이중 게이트형 FET가 있다. 이중 게이트형 FET는 2개의 게이트(바디의 양측에 하나씩 있음)를 이용하여, 만족할만한 성능을 유지하면서도 CMOS의 치수(dimension)를 조절할 수 있도록 한다. 특히, 2개의 게이트를 이용하여 게이트 면적을 넓힘으로써, 소자의 게이트 길이를 늘리지 않고서도 트랜지스터가 더 나은 전류 제어를 하게 된다. 이와 같이, 이중 게이트형 FET의 경우 더 큰 트랜지스터 소자 공간을 필요로 하지 않고서도 더 큰 트랜지스터의 전류 제어가 가능하다.
유감스럽게도, 이중 게이트형 CMOS 트랜지스터의 설계 및 제조에는 여러 가지 문제점이 있다. 첫째, 이중 게이트형 트랜지스터의 상대적 치수로 인해 신뢰할만한 성능 및 최소 배선폭을 갖도록 신뢰성 있게 제조하기가 어렵다는 것이다. 둘째, 이중 게이트형 트랜지스터의 문턱 전압(threshold voltage)이 두 게이트에 쓰이는 재료에 크게 좌우된다는 것이다. 특히, 현재의 조립 기술은 일반적으로 이중 게이트형 트랜지스터의 문턱 전압이 너무 높거나 또는 너무 낮게 되는 결과를 낳게 하였다. 예컨대 게이트가 소스(source)와 같은 극성으로 도핑되는 경우, 문턱 전압은 일반적으로 0에 가깝게 된다. 반대로, 게이트가 소스의 극성과 반대로 도핑되는 경우, 문턱 전압은 거의 1 볼트가 된다. 어느 결과도 대부분의 CMOS 응용례에 있어 바람직하지 못하다.
따라서, 이중 게이트형 CMOS 소자의 개선된 소자 구조 및 제조 방법이 필요하며, 이에 의해 제조시의 복잡함을 과도하게 증가시키지 않고 문턱 전압을 개선할 수 있다.
도 1은 제1 제조 방법을 나타낸 흐름도.
도 2 내지 도 10은 제조 중의 이중 게이트형 트랜지스터의 측단면도.
도 11 내지 도 15는 제조 중의 이중 게이트형 트랜지스터의 사시도.
도 16은 제2 제조 방법을 나타낸 흐름도.
도 17 내지 도 24는 제조 중의 또 다른 이중 게이트형 트랜지스터의 측단면도.
도 25는 문턱 전압 대 바디 두께의 그래프.
따라서, 본 발명은 소자 성능 및 밀도의 개선을 가져오는 이중 게이트형 트랜지스터 및 그 제조 방법을 제공한다. 본 발명의 바람직한 실시예는 게이트 도핑이 비대칭인, 즉 한 쪽이 축퇴적으로(degenerately) n형 도핑되고 다른 쪽이 축퇴적으로 p형 도핑된 이중 게이트형 트랜지스터를 제공한다. 게이트 중 하나를 n형, 다른 쪽을 p형으로 도핑함으로써 소자의 문턱 전압이 개선된다. 특히 두 게이트를 비대칭 도핑함으로써, 바디를 적절히 도핑하면 트랜지스터의 문턱 전압이 저전압 CMOS 동작이 가능한 범위 내에 있게 할 수 있다. 예컨대 트랜지스터가 nFET인 경우 0 내지 0.5 볼트, pFET인 경우 0 내지 -0.5 볼트 사이의 문턱 전압을 갖게 할 수 있다.
본 발명의 바람직한 실시예는 핀(fin) 형의 이중 게이트 구조를 이용하여 구현된다. 핀형 구조에 있어서, 이중 게이트는 바디의 각 면에 형성되고, 바디는 게이트 사이에 수평으로 배치된다. 이러한 이중 게이트형 트랜지스터를 제조하는 바람직한 방법에 의해, 바디의 두께가 게이트 길이보다 훨씬 작으면서도 소자의 게이트 길이가 최소 배선폭을 갖도록 할 수 있다. 이에 의해 소자의 문턱 전압 제어를 개선할 수 있는 것이다. 이중 게이트형 트랜지스터의 바람직한 제조 방법은 트랜지스터 바디의 두께를 형성하기 위한 이미지 향상(image enhancement) 기술, 측벽 이미지 전송을 이용하여 이루어지고, 이에 의해 최소 배선폭 이하에서 신뢰성 있게 제조할 수 있게 된다.
본 발명의 이상과 같은, 그리고 그 밖의 장점 및 특징은 첨부한 도면 및 본 발명의 바람직한 실시예로부터 더욱 자명해진다.
이하 본 발명의 바람직한 실시예를 첨부한 도면과 관련하여 이하 설명하기로 한다.
본 발명은 소자 성능 및 밀도의 개선을 가져오는 이중 게이트형 트랜지스터 및 그 제조 방법을 제공한다. 본 발명의 바람직한 실시예는 게이트 도핑이 비대칭인, 즉 한 쪽이 축퇴적으로(degenerately) n형 도핑되고 다른 쪽이 축퇴적으로 p형 도핑된 이중 게이트형 트랜지스터를 제공한다. 게이트 중 하나를 n형, 다른 쪽을 p형으로 도핑함으로써 소자의 문턱 전압이 개선된다. 특히 두 게이트를 비대칭 도핑함으로써, 바디를 적절히 도핑하면 트랜지스터의 문턱 전압이 저전압 CMOS 동작이 가능한 범위 내에 있게 할 수 있다. 예컨대 트랜지스터가 nFET인 경우 0 내지 0.5 볼트, pFET인 경우 0 내지 -0.5 볼트 사이의 문턱 전압을 갖게 할 수 있다.
본 발명의 바람직한 실시예는 핀(fin) 형의 이중 게이트 구조를 이용하여 구현된다. 핀형 구조에 있어서, 이중 게이트는 바디의 각 면에 형성되고, 바디는 게이트 사이에 수평으로 배치된다. 이러한 이중 게이트형 트랜지스터를 제조하는 바람직한 방법에 의해, 바디의 두께가 게이트 길이보다 훨씬 작으면서도 소자의 게이트 길이가 최소 배선폭을 갖도록 할 수 있다. 이에 의해 소자의 문턱 전압 제어를 개선할 수 있는 것이다. 이중 게이트형 트랜지스터의 바람직한 제조 방법은 트랜지스터 바디의 두께를 형성하기 위한 이미지 향상(image enhancement) 기술, 측벽 이미지 전송을 이용하여 이루어지고, 이에 의해 최소 배선폭 이하에서 신뢰성 있게 제조할 수 있게 된다.
각종 전기 전도성 재료는 고유한 전위(종종 페르미 레벨로 불림)와 관련되어 있으며, 이러한 전위는 외부에서 인가된 전압과 함께 전자(또는 홀)에 대한 전도체의 상대적 친화도를 결정한다. 금속의 경우 페르미 레벨은 그 재료마다 고유하지만, 실리콘과 같은 반도체의 경우 잉여 홀 또는 전자를 공급하는 불순물을 첨가함으로써 그 페르미 레벨을 가전자대(valence band)와 전도대(conduction band) 사이의 값으로 조정할 수 있다. 바람직한 실시예의 비대칭 이중 게이트형 FET의 경우, 한 쪽 게이트는 n형 도핑, 다른 쪽 게이트는 p형 도핑을 함으로써 두 게이트 전극이 반대 극성으로 도핑된다. 따라서 두 게이트 전극은 상이한 페르미 레벨을 갖게 되고, 한 쪽 게이트(강한 게이트, nFET의 경우 n형 게이트)가 반전 캐리어(inversion carrier)에 대한 더 큰 친화도를, 다른 쪽 게이트(약한 게이트, nFET의 경우 p형 게이트)가 반전 캐리어에 대한 그보다 적은 친화도를 갖게 된다. 결과적으로 반도체 바디에서 '강한' 게이트에 더 가까운 위치에 반전 채널이 형성되며, 따라서 두 게이트 전극이 반전 전위를 제공하게 되어 상대적으로 문턱 전압이 낮아진다(0 내지 0.5 볼트 사이).
도 1을 참조하면, 본 발명의 바람직한 실시예에 따라 이중 게이트형 트랜지스터를 제조하는 방법(100)이 도시되어 있다. 방법(100)에 의해 제조 신뢰성 및 편이성을 유지하면서도 트랜지스터의 문턱 전압을 개선하도록 이중 게이트형 트랜지스터를 제조하게 된다.
방법(100)의 제1 단계(101)는 적합한 웨이퍼(wafer)를 제공하고, 식각 방지층(etch stop layer)을 증착시키며, 맨드릴(mandrel) 층을 증착시킨다. 바람직한 실시예에서 쓰이는 웨이퍼는 SOI(Silicon On Insulator) 웨이퍼를 포함한다. 마찬가지로, 웨이퍼는 SOI층 바로 아래에 매몰 산화물 층을 포함한다. 이후 분명해질 것이지만, SOI 층을 이용하여 이중 게이트형 트랜지스터의 바디를 형성한다. 이와 마찬가지로, 3 x 1018 cm-3 내지 8 x 1018 cm-3 범위의 p형(nFET의 경우) 도핑 밀도를 갖는 SOI 층을 이용함으로써 트랜지스터의 문턱 전압을 적합하게 센터링(centering) 및 제어하는 것이 일반적으로 바람직하다. 그러나 나중에 설명할 또 다른 실시예에서는, 바디 전체에 걸쳐 균일한 농축 밀도를 달성하기 위해 경사 주입(angled implant)을 이용하여 SOI 층의 도핑이 이루어진다.
그러나 비 SOI 웨이퍼가 쓰일 수도 있다. 비 SOI 웨이퍼가 이용되는 경우, 앞서 언급한 SOI 웨이퍼의 경우에 해당하는 공정을 제외한 그 밖의 공정은 마찬가지이다.
SOI 웨이퍼 상에는 세 개의 식각 방지층이 형성되는 바, 여기에는 실리콘 산화물 층, 실리콘 질화물 층 및 제2 실리콘 산화물 층이 포함된다. 이들 식각 방지층은 제조 공정 전체에 있어 적합한 식각 방지가 필요한 경우에 이용된다.
다음으로, 맨드릴 층이 형성된다. 맨드릴 층은 산화물 층 또는 그 밖의 적합한 재료를 포함하는 것이 바람직하다. 이후 상세히 설명할 것이지만, 맨드릴 층은 이중 게이트형 트랜지스터의 바디를 형성하는 데 쓰이는 측벽 이미지 전송의 일부로서 쓰인다. 즉 맨드릴 층은 측벽 스페이서(spacer)를 형성하는 데 쓰이고, 이 측벽 스페이서는 트랜지스터 바디를 형성하는 데 쓰이게 된다. 바람직한 실시예에 있어, 맨드릴 층은 10 내지 100 ㎚ 사이의 두께를 갖지만, 이러한 두께는 원하는 바디 두께에 따라 달라질 수 있다.
이제 도 2를 참조하면, 식각 방지층 및 맨드릴 층이 형성되고 난 후의 웨이퍼 부분(200)이 도시되어 있다. 바람직한 실시예에 있어서 웨이퍼 부분(200)은 SOI 웨이퍼를 포함하고, 여기에는 SOI 층(202) 및 매몰 산화물 층(204)이 포함된다. SOI 층 위에 산화물 층(206), 질화물 층(208) 및 산화물 층(210)이 형성된다. 이들 층은 식각 방지층으로서 작용한다. 산화물 층(210)위에는 맨드릴 층(212)이 형성된다.
다시 도 1을 참조하자면, 다음 단계(102)는 맨드릴 층을 패터닝(patterning)하고, 측벽 스페이서를 형성하며, 식각 방지층을 패터닝하는 것이다. 맨드릴 층은 이중 게이트 중 하나가 형성되는 영역이 개방되도록 패터닝된다. 측벽 스페이서를 실리콘 질화물 층의 증착을 이용하여 형성한 후 적합한 방향성 식각을 하는 것이 바람직하다. 이후 설명할 것이지만, 측벽 이미지 전송을 이용하여 측벽 스페이서의 두께에 따라 이중 게이트형 트랜지스터의 바디 영역을 형성하게 된다.
도 3을 참조하면, 맨드릴 층(212)이 패터닝되고, 측벽 스페이서(214)가 형성되고, 식각 방지층의 노출부가 제거된 후의 웨이퍼 부분(200)이 도시되어 있다.
다시 도 1을 참조하면, 다음 단계(104)에서는 측벽 스페이서를 이용하여 SOI 층을 패터닝하여 맨드릴 재료를 마스크로서 남겨두고, SOI 층의 노출부 상에 게이트 산화물 층을 형성한다. 이는 적합한 반응 이온 식각(reactive ion etch)을 이용하여 이루어지는 것이 바람직하다. 게이트 산화물 층은 통상 750 내지 800℃에서 열산화(thermal oxidation)에 의해 형성되는 것이 바람직하다. 또한 이 단계 동안 트랜지스터의 바디로의 주입이 이루어질 수 있다. 이에 의해 트랜지스터의 바디를 적절히 도핑할 수 있다. 이후 상세히 설명할 것이지만, 이러한 경사 주입은 문턱 전압 변동의 보정을 돕도록 균일한 농축 밀도를 달성하는 방식으로 수행될 수 있다.
이제 도 4를 참조하면, SOI 층(202)이 패터닝되고 게이트 산화물 층(216)이 SOI 층(202) 상에 형성된 후의 웨이퍼 부분(200)이 도시되어 있다. 또한, 경사 바디 주입이 게이트 산화물 층 형성에 앞서 수행될 수 있다.
다시 도 1을 참조하면, 다음 단계(106)는 게이트 재료의 증착 및 평탄화 단계이다. 앞서 설명한 것처럼, 바람직한 실시예에 있어서 이중 게이트형 트랜지스터의 한 쪽 게이트는 n+로, 다른 쪽 게이트는 p+로 형성된다. 도시한 경우의 주입에 있어서는 n+ 게이트가 먼저 형성된다. 도 5를 참조하면, n+ 폴리실리콘(218)이 증착 및 평탄화된 후의 웨이퍼 부분(200)이 도시되어 있다. 이후에 더 분명해질 것이지만, n+ 폴리실리콘(218)은 바람직한 실시예의 이중 게이트형 트랜지스터의 게이트 중 하나를 형성하는 데 이용된다.
다음 단계(108)는 남아있는 맨드릴 층을 선택적으로 제거하는 단계이다. 이는 질화 측벽 스페이서, 질화 식각 방지층 및 게이트 폴리실리콘에 대해 선택적인 맨드릴 반응 이온 식각을 수행함으로써 이루어지는 것이 바람직하다. 그 후 중간 산화물 층이 폴리실리콘 게이트 재료 상에 형성되는 바, 이는 폴리실리콘 게이트 상에 열산화물 층을 성장(grow)시킴으로써 이루어지는 것이 바람직하다. 이제 도 6을 참조하면, 맨드릴 층(212)이 제거되고, 산화 식각 방지층(210)이 제거되고, 열산화물 층(220)이 게이트 폴리실리콘(218)상에 형성된 후의 웨이퍼 부분(200)이 도시되어 있다. 나머지 맨드릴 층 밑에 있던 질화물 층(208)은 산화물 층(220)에 대해 선택적으로 식각되고, 이후 나머지 맨드릴 층 밑에 있던 나머지 산화물 층(206)을 제거시키는 간략한 HF 식각이 이루어진다.
다음 단계(110)는 노출된 SOI 층을 식각하는 단계이다. 이는 SOI 층을 식각하는 반응 이온 식각을 이용하여 이루어지는 것이 바람직하며, 매몰 산화물 층 위에서 멈춘다. 이에 의해 SOI 층의 패터닝이 완료되어 이중 게이트형 트랜지스터의 바디 두께가 형성된다. 그리고 트랜지스터 바디의 노출면 상에 게이트 산화물 층이 형성된다.
또한 이 단계 동안에 트랜지스터로의 또 다른 주입이 수행될 수 있다. 이는 또한 게이트 산화물 층의 형성시에 이루어졌던 바와 마찬가지로, SOI 층의 노출 측벽으로의 경사 주입을 포함하는 것이 바람직하다.
이제 도 7을 참조하면, SOI 층(202)의 패터닝 후의 웨이퍼 부분(200)이 도시되어 있다. SOI 층(202)의 나머지 부분에는 이중 게이트형 트랜지스터의 바디가 포함된다. 게이트 산화물 층(221)은 노출된 SOI 층 위에 열산화 또는 유전체 막의 증착을 이용하여 형성된다.
비 SOI 웨이퍼가 이용되는 경우에는, 실리콘 핀이 원하는 깊이(통상 원래 실리콘 표면으로부터 100 내지 200 ㎚ 아래)까지 식각된 후에, 식각된 핀의 높이의 약 1/4 만큼의 두께를 갖는 식각된 실리콘의 아래쪽 수평면 상에만 실리콘 산화물 층을 증착시키는 데에 산화물 층 증착/식각 공정이 이용된다. 산화물 층은 nFET의 경우 붕소로, pFET의 경우 인으로 도핑될 수 있으며, 도펀트(dopant)의 일부는 도핑된 산화물 층에 바로 인접한 핀의 일부로 확산된다. 이는 핀의 표면 중 게이트가 되지 않는 부분에 있어서의 소스로부터 드레인으로의 누설 전류(leakage)를 억제하는 작용을 한다.
다시 SOI 실시예를 살펴보자면, SOI 층의 패터닝에 의해 이중 게이트형 트랜지스터의 바디를 형성했음에 주목한다. 바디 두께(TSI로 나타냄)는 게이트 길이에 비해 가는 것이 바람직하다. 통상적으로, 바디 두께는 문턱 전압 제어를 좋게 하도록 게이트 길이의 1/4 보다 작아야 한다. 또한 양자 감금(quantum confinement) 문제로 인한 이동성 저하를 피하기 위해 바디 두께는 2.5 ㎚ 보다 큰 것이 일반적으로 바람직하다. 게이트 길이는 일반적으로 최소 배선폭이 되도록 만들어지므로, 바디 두께를 최소 배선폭 미만으로 달성하기 위해 측벽 이미지 전송이 이용된다. 따라서 앞서 설명한 바처럼, 측벽 스페이서의 폭이 바디 두께를 결정하게 된다.
다음 단계(112)는 제2 게이트를 위한 게이트 재료의 증착 및 평탄화 단계이다. 앞서 설명한 바처럼, 바람직한 실시예에서는 두 게이트를 형성하는 데 있어 반대 극성으로 도핑된 게이트 재료를 이용한다. 따라서, 바람직한 실시예에서는 p+ 도핑된 폴리실리콘을 이용하여 두 게이트 중 두 번째 것을 형성한다. p+ 폴리실리콘 게이트 재료의 평탄화는 이전에 n+ 폴리실리콘 게이트 상에 형성된 열성장 산화물 층(thermally grown oxide) 위에서 멈춘다. p+ 폴리실리콘의 평탄화 후에는 열성장 산화물 층의 제2 층이 형성된다. 이제 도 8을 참조하면, 제2 게이트를 형성하도록 p+ 도핑된 폴리실리콘(226)을 증착 및 평탄화한 후의 웨이퍼 부분(202)이 도시되어 있다. 그 다음, 증착된 폴리실리콘(226) 상에 열성장 산화물 층(228)이 형성된다.
다음 단계(114)는 측벽 스페이서를 제거하고, 측벽 스페이서 개구부를 진성(intrinsic) 폴리실리콘으로 채우는 단계이며, 이는 이후 공정에 있어 이 영역에서의 실리사이드(silicide) 형성을 최대로 하기 위함이다. 선택적으로, 분리된 독립적인 게이트 접촉부를 원하는 경우 측벽 스페이서를 그냥 둘 수도 있다. 다음으로 진성 폴리실리콘을 CMP 공정을 이용하여 평탄화하고, 이는 2층의 열성장 산화물 층 위에서 멈춘다. 제거할 진성 폴리실리콘의 초과분이 매우 적기 때문에, 이러한 평탄화 공정에는 높은 선택도가 필요하지 않다. 다음으로, 유사한 평탄화 공정을 이용하여 두 게이트 상의 노출된 열산화물 층을 제거한다. 마찬가지로, 이러한 공정 단계에서는 높은 선택도가 필요하지 않다. 이제 도 9를 참조하자면, 측벽 스페이서(214)의 나머지 부분이 제거되고 그 공간이 진성 폴리실리콘(230)으로 채워진 후의 웨이퍼 부분(200)이 도시되어 있다. 도 10은 초과 폴리실리콘(230) 및 열성장 산화물 층(220 및 228)이 CMP 공정에 의해 제거된 후의 웨이퍼 부분(200)을 도시하고 있다. 원래 형성되어 있던 측벽 스페이서의 자리에는 진성 폴리실리콘(230)의 작은 부분만이 남아있게 된다. 진성 폴리실리콘(230)의 이러한 부분은 나중의 공정에 있어 p+ 및 n+ 폴리실리콘을 연결하는 실리사이드 브리지(bridge)의 형성에 이용된다.
다시 방법(100)을 살펴보자면, 다음 단계(116)는 게이트를 패터닝하는 단계이다. 여기에는 트랜지스터의 소스 및 드레인 영역의 인접부에 위치하는 게이트 재료의 일부를 선택적으로 제거하는 단계가 포함된다. 이는 표준 리소그래피(lithography) 기술, 즉 하드마스크(hardmask)를 증착 및 패터닝한 후 게이트 재료의 식각에 있어 그 패터닝된 하드마스크를 식각 블록으로 이용하는 것에 의해 이루어지는 것이 바람직하다. 하드마스크는 질화물인 것이 바람직하며, 바디 상에 이미 형성된 식각 방지층과 마찬가지이다.
이제 도 11을 참조하면, 웨이퍼 부분(200)의 사시도가 도시되어 있다. n+ 게이트 폴리실리콘(218) 및 p+ 게이트 폴리실리콘(226)을 포함하는 두 게이트를 가로질러 연장되도록 질화 하드마스크(232)가 형성되어 있다. 이제 도 12를 참조하면, 하드마스크에 대한 선택적인 식각을 이용하여 게이트 폴리실리콘(218 및 226)이 패터닝된 후의 웨이퍼 부분(200)을 나타내고 있다. 이러한 패터닝에 의해 모든 게이트 폴리실리콘을 매몰 산화물 층(204) 밑으로 제거시키는 것이 바람직하다. 게이트의 패터닝은 질화물에 대해 선택적인 방향성 식각을 이용하여 이루어지는 것이 바람직하다. 따라서, 이전에 형성된 질화 식각 방지층(208)에 의해 보호되는 SOI 바디(202) 부분은 이러한 패터닝에 의해 제거되지 않는다. 패터닝 후에는 n+ 폴리실리콘(218) 및 p+ 폴리실리콘(226)의 일부가 남게 되고, 이에 의해 이중 게이트형 트랜지스터의 두 게이트가 형성된다.
바람직한 실시예에 있어, 버퍼링된 HF 클린업(buffered HF clean up)이 수행된 후, 모든 노출된 실리콘 표면 상에 산화물 층을 성장시키도록 하는 열 재산화(thermal reoxidation)가 이루어진다. 이에 의해 얇은 50 Å의 산화막을 형성함으로써 게이트가 바디와 맞닿을 때 좋은 경계면을 제공하게 된다.
다음 단계(118)는 트랜지스터에 소스, 드레인 및 헤일로(halo) 주입물을 형성하는 단계이다. 이러한 주입물은 바디의 네 방향 모두에 있어서 만들어지는 것이 바람직한 바, 바디의 양측에 대해 균일한 주입물이 만들어지도록 하기 위함이다. 특히, 소스 및 드레인 주입물은 바디의 소스 및 드레인 부분의 양측으로부터 만들어지는 것이 바람직하다. 그 후 또 다른 주입물을 상이한 주입 에너지 및 각도로 만들어, 짧은 채널 효과를 개선시키는 헤일로 주입물을 형성한다. 헤일로 주입은 높은 에너지에서 핀과 더욱 예리한 각을 이루면서 수행되는 바, 이는 소스/드레인 주입물보다 게이트 전극의 더욱 아래에 헤일로 도펀트가 위치하도록 만들기 위함이다. nFET의 경우, 소스/드레인 주입물로 통상 비소(As)가 이용되며, 1 내지 5 keV에서 5 x 1014 내지 2 x 1015 cm-3의 농도로, 핀에 대해 75 내지 80°의 각도로 이루어진다. 헤일로 주입물로는 붕소가 이용되며, 5 내지 15 keV에서 1 x 1013 내지 8 x 1013 cm-3의 농도로, 핀에 대해 20 내지 30°의 각도로 이루어진다. 마찬가지로 pFET에 있어서는, 소스/드레인 주입물로 붕소가 이용되며, 0.5 내지 3 keV에서 5 x 1014 내지 2 x 1015 cm-3의 농도로, 핀에 대해 75 내지 80°의 각도로 이루어진다. 또한 헤일로 주입물로는 비소가 이용되며, 20 내지 45 keV에서 1 x 1013 내지 8 x 1013 cm-3의 농도로, 핀에 대해 20 내지 30°의 각도로 이루어진다. 또한, 이상의 모든 주입물은 웨이퍼와 적합한 수직 각도(azimuth)를 이루어야 하는 바, 통상 수직축에서 7 내지 30°사이이다.
다음 단계(120)는 매몰 산화물 층(BOX) 위의 게이트 전극 및 하드마스크를 합친 높이보다 큰 두께를 갖는 유전체(게이트 전극 전체와 노출된 핀을 덮음)를 증착시키고, 소스/드레인 핀 영역을 제외한 하드마스크 및 게이트 전극의 일부(통상 10 내지 50 ㎚)가 노출될 때까지 평탄화시키고 부분적으로 함몰(recess)되게 한다. 이후 자명해질 것이지만, 이 단계는 트랜지스터 게이트의 모서리에 측벽 스페이서를 형성하는 과정의 일부이다. 여기서 쓰이는 유전체는 산화물인 것이 바람직하며, 이미 형성된 질화 하드마스크에 대해 선택적으로 식각될 수 있다. 이제 도 13일 참조하면, 트랜지스터 게이트 전극을 둘러싸는 유전체(240)가 증착, 평탄화 및 함몰된 후의 웨이퍼 부분(200)이 도시되어 있다. 유전체는 이전에 제공된 질화 하드마스크(232)에 대해 선택적인 방향성 식각을 이용하여 함몰되는 것이 바람직하다.
다음 단계(!22)는 게이트의 모서리에 측벽 스페이서를 형성하고, 이전에 증착된 유전체를 식각하는 단계이다. 이는 유전체 재료의 등방 증착(conformal deposition) 후의 방향성 식각에 의해 이루어지는 것이 바람직하다. 측벽 스페이서는 질화물로 형성되는 것이 바람직하다. 질화 측벽 스페이서는 질화 하드마스크와 함께 방향성 식각의 마스크로 쓰일 수 있고, 이에 의해 게이트의 인접부를 제외하고 산화물 층을 제거할 수 있다.
이제 도 14를 참조하면, 측벽 스페이서(242)가 형성되고, 유전체(240)가 식각되어 오직 트랜지스터 게이트에 인접한 측벽 부분(244)만이 남은 후의 웨이퍼 부분(200)이 도시되어 있다. 하드마스크(232), 측벽 스페이서(242) 및 측벽 부분(244)은 이후 형성될 소스 및 드레인 접촉부로부터 게이트를 효율적으로 격리시키도록 결합된다.
다음 단계(124)는 소스 및 드레인 접촉부를 형성하는 것이다. 이는 이전에 제거된 부분을 접촉부 재료로 채움으로써 이루어지는 것이 바람직하다. 접촉부 재료는 실리콘, 텅스텐 또는 그밖에 n+ 및/또는 p+ 실리콘에 대한 낮은 저항을 갖는 접촉부로 될 수 있는 전도성 물질을 선택적으로 증착시킨 것일 수 있다. 실리콘이 쓰이는 경우, 이는 nFET 또는 pFET에 대하여 각각 축퇴적으로 n+ 또는 p+ 도핑된다. 상기 재료는 질화 하드마스크의 높이보다 높게 웨이퍼를 덮을 때까지 증착될 수 있으며, 그 다음 질화 하드마스크가 완전히 노출될 때까지 RIE 및/또는 화학적-기계적 연마에 의해 평탄화될 수 있다. 다음으로, 도 15에 나타낸 바와 같이, 소스/드레인 접촉부 재료의 원하지 않는 부분을 식각하는 데 쓰이는 마스크를 가지고 웨이퍼를 패터닝함으로써, 드레인으로부터 소스를 격리시키고 이러한 복수의 FET를 서로 격리시킨다. 마지막으로, 하드마스크는 RIE 또는 그 밖의 식각 기술(예컨대 뜨거운 인산)에 의해 선택적으로 제거될 수 있고, 코발트 또는 티타늄과 같은 금속을 약 700℃에서 증착 및 소결(sinter)시켜 게이트 상에 규화 금속(metal silicide)을 형성하며, 실리콘 접촉부의 경우에는 소스 및 드레인 접촉부 상에도 형성한다.
이제 도 16을 참조하면, 또 다른 바람직한 실시예의 방법(300)이 도시되어 있다. 이 방법은 측벽 스페이서를 반응 이온 식각에 오직 한 번만 노출시키므로, 트랜지스터 바디를 형성하는 데 쓰이는 측벽 스페이서의 침식(erosion)을 최소화할 수 있다는 장점을 갖는다. 결과적으로 본 실시예로 달성할 수 있는 실리콘 식각 특성이 매우 잘 제어된다. 단계(301)에서는 웨이퍼가 준비되고, 식각 방지층 및 맨드릴 층이 앞서 설명한 방법(100)의 단계(101)에서와 마찬가지로 형성된다. 그 후 단계(302)에서는 맨드릴 층이 패터닝되고 식각 방지층이 직접 식각된다. 여기서 식각 방지층의 패터닝에 앞서 측벽 스페이서가 맨드릴 층 위에 형성되지 않는다는 점이 방법(100)과 상이하다. 도 17을 참조하면, 식각 방지층 및 맨드릴 층의 형성과, 맨드릴 층의 식각 및 식각 방지층의 직접 식각 후의 웨이퍼 부분(200)이 도시되어 있다.
다음 단계(304)는 나머지 맨드릴 층을 마스크로서 이용하여 SOI 층을 패터닝하고, SOI 층의 노출면 상에 게이트 산화물 층을 형성하는 단계이다. 이는 적합한 반응 이온 식각을 이용하여 이루어지는 것이 바람직하고, 그 후 통상 750 내지 800 ℃ 사이에서의 열산화 또는 유전 상수가 큰 물질(예컨대 알루미늄 산화물)의 CVD 증착이 이루어진다. 또한, 이 단계에서 트랜지스터 바디로의 주입이 이루어질 수도 있다. 여기에는 SOI 층의 노출된 측벽으로의 경사 주입(게이트 산화물 층의 형성에 앞서 이루어짐)이 포함되는 것이 바람직하다. 이러한 주입에 의해 트랜지스터의 바디를 적절히 도핑하게 된다. 이후에 자세히 설명할 것이지만, 이러한 주입은 문턱 전압 변동(바디 두께의 변동으로부터 야기됨)의 보정을 돕도록 균일한 농축 밀도를 달성하는 방식으로 수행될 수 있다.
이제 도 18을 참조하면, SOI 층(202)이 패터닝되고 게이트 산화물 층(216)이 SOI 층(202)의 한 쪽 위에 형성된 후의 웨이퍼 부분(200)이 도시되어 있다. 마찬가지로 게이트 산화물 층의 형성에 앞서 경사 바디 주입이 수행될 수 있다.
도 16을 다시 참조하면, 다음 단계(306)는 게이트 재료의 증착 및 평탄화 단계이다. 앞서 설명한 것처럼, 바람직한 실시예에서 이중 게이트형 트랜지스터의 한 쪽 게이트는 n+로, 다른 쪽 게이트는 p+로 형성된다. 도시한 실시예에서는 n+ 게이트가 먼저 형성된다. 도 19를 참조하면, n+ 폴리실리콘(218)이 증착 및 평탄화된 후의 웨이퍼 부분(200)이 도시되어 있다. 이후 분명해질 것이지만, n+ 폴리실리콘은 바람직한 실시예의 이중 게이트형 트랜지스터의 게이트 중 하나를 형성하는 데 쓰인다.
다음 단계(308)는 나머지 맨드릴 재료를 제거하고, 나머지 제1 게이트 재료의 모서리를 따라 측벽 스페이서를 형성하며, 폴리실리콘 게이트 재료 상에 중간 산화물 층을 형성하는 단계이다. 중간 산화물 층은 폴리실리콘 상에 열산화물 층을 성장시킴으로써 형성된다. 이제 도 20을 참조하면, 맨드릴 층(212)이 제거되고, 측벽 스페이서가 제1 게이트 재료의 측벽 상에 형성되고, 게이트 폴리실리콘(218)상에 열산화물 층(220)이 형성된 후의 웨이퍼 부분(200)이 도시되어 있다. 나머지 맨드릴 층 밑에 있던 질화물 층(208)은 산화물 층(220)에 대해 선택적으로 식각되며, 이후 나머지 맨드릴 층 밑에 있던 나머지 산화물 층(206)을 제거시키는 간략한 HF 식각이 이루어진다.
다음 단계(310)는 노출된 SOI 층을 식각하는 단계이다. 이는 매몰 산화물 층 위의 SOI 층을 식각하는 반응 이온 식각을 이용하여 이루어지는 것이 바람직하다. 이에 의해 SOI 층의 패터닝이 완료되어 이중 게이트형 트랜지스터의 바디 두께가 형성된다. 그리고 트랜지스터 바디의 노출면 상에 게이트 산화물 층이 형성된다. 마찬가지로 이 단계 동안 트랜지스터 바디로의 주입이 수행될 수 있다. 마찬가지로 게이트 산화물 층의 형성에 앞서 SOI 층의 노출면으로의 경사 바디 주입이 수행되는 것이 바람직하다.
이제 도 21을 참조하면, SOI 층(202)을 패터닝한 후의 웨이퍼 부분(200)이 도시되어 있다. SOI 층(202)의 나머지 부분에는 이중 게이트형 트랜지스터의 바디가 포함된다. 게이트 산화물 층(221)은 노출된 SOI 층(202) 상에 열산화를 이용하여 또는 유전체 막을 증착함으로써 형성된다.
다음 단계(312)는 제2 게이트를 위한 게이트 재료의 증착 및 평탄화 단계이다. 앞서 설명한 바처럼, 바람직한 실시예에서는 두 게이트를 형성하는 데 있어 반대 극성으로 도핑된 게이트 재료를 이용한다. 따라서, 바람직한 실시예에서는 p+ 도핑된 폴리실리콘을 이용하여 두 게이트 중 두 번째 것을 형성한다. p+ 폴리실리콘 게이트 재료의 평탄화는 이전에 n+ 폴리실리콘 게이트 상에 형성된 열성장 산화물 층(thermally grown oxide) 위에서 멈춘다. p+ 폴리실리콘의 평탄화 후에는 열성장 산화물 층의 제2 층이 형성된다. 이제 도 22를 참조하면, 제2 게이트를 형성하도록 p+ 도핑된 폴리실리콘(226)을 증착 및 평탄화한 후의 웨이퍼 부분(202)이 도시되어 있다. 그 다음, 증착된 폴리실리콘(226) 상에 열성장 산화물 층(228)이 형성된다.
다음 단계(114)는 측벽 스페이서를 제거하고, 측벽 스페이서 개구부를 진성 폴리실리콘으로 채우는 단계이며, 이는 이후 공정에 있어 이 영역에서의 실리사이드 형성을 최대로 하기 위함이다. 선택적으로, 분리된 독립적인 게이트 접촉부를 원하는 경우 측벽 스페이서를 그냥 둘 수도 있다. 다음으로 진성 폴리실리콘을 CMP 공정을 이용하여 평탄화하고, 이는 2층의 열성장 산화물 층 위에서 멈춘다. 제거할 진성 폴리실리콘의 초과분이 매우 적기 때문에, 이러한 평탄화 공정에는 높은 선택도가 필요하지 않다. 다음으로, 유사한 평탄화 공정을 이용하여 두 게이트 상의 노출된 열산화물 층을 제거한다. 마찬가지로, 이러한 공정 단계에서는 높은 선택도가 필요하지 않다. 이제 도 23을 참조하자면, 측벽 스페이서(302)의 나머지 부분이 제거되고 그 공간이 진성 폴리실리콘(230)으로 채워진 후의 웨이퍼 부분(200)이 도시되어 있다. 도 24는 초과 폴리실리콘(230) 및 열성장 산화물 층(220 및 228)이 CMP 공정에 의해 제거된 후의 웨이퍼 부분(200)을 도시하고 있다. 원래 형성되어 있던 측벽 스페이서의 자리에는 진성 폴리실리콘(230)의 작은 부분만이 남아있게 된다. 진성 폴리실리콘(230)의 이러한 부분은 나중의 공정에 있어 p+ 및 n+ 폴리실리콘을 연결하는 실리사이드 브리지의 형성에 이용된다.
다시 방법(300)을 살펴보자면, 나머지 단계(316 내지 326)는 앞서 방법(100)에서 설명한 단계(116 내지 126)와 동일하다. 마찬가지로 방법(300)은 측벽 스페이서를 반응 이온 식각에 오직 한 번만 노출시키므로, 트랜지스터 바디를 형성하는 데 쓰이는 측벽 스페이서의 침식을 최소화할 수 있다는 장점을 갖는다. 결과적으로 본 실시예로 달성할 수 있는 실리콘 식각 특성이 매우 잘 제어된다.
본 발명의 그 밖의 실시예에 있어서, 보통 바디 두께의 변동으로 인해 발생하는 문턱 전압 변동을 보정하기 위한 단계를 취하게 된다. 특히, 문턱 전압은 적어도 부분적으로 바디의 두께에 종속적이다. 앞서 설명한 바처럼, 바디의 두께는 측벽 이미지 전송 중에 바디를 형성하는 데 쓰이는 측벽 스페이서의 두께에 의해 주로 결정된다. 일반적으로, 측벽 스페이서를 형성하는 공정은 측벽 스페이스의 두께에 있어 어떠한 변동을 가져올 수 있다. 따라서 완성된 소자의 문턱 전압에 있어 어떠한 변동이 있을 수 있다. 많은 경우에 있어, 이러한 문턱 전압 변동은 허용 가능한 한계치 내에 있게 된다. 그러나 어떤 경우에는 이러한 변동을 보정하는 것이 바람직할 수 있다.
본 실시예에 있어서, 두께 차이를 보정하도록 균일한 바디 도핑이 수행된다. 균일한 도펀트 양을 갖지만 바디 두께에 따라 밀도가 변하는 도핑 방식과는 달리, 본 실시예에서는 3차원적인 의미에서 도핑이 균일하게 되는 것이 바람직하다. 이는 주입에 의해 바디의 도펀트 농축 밀도가 일정하고 균일하게 되도록 함으로써 이루어진다. 이는 바디의 한 쪽이 노출되었을 때 바디로의 경사 주입을 수 차례 함으로써 이루어진다. 예컨대 한 쪽이 노출되었을 때(예컨대 도 4) 주입을 하고, 다른 쪽이 노출되었을 때(예컨대 도 7) 제2의 주입을 할 수 있다. 예컨대 게이트 산화물 층의 형성에 앞서, 웨이퍼 표면에 대해 45°, 즉 수직 핀에 대해 40°만큼 기울여서 도 4의 노출된 실리콘 측벽으로 이온 주입을 행함으로써 균일한 핀 도핑이 이루어질 수 있다. 여러 가지 분량에 대하여 일련의 에너지가 이용되는 바, 이들은 도펀트 원자를 핀 영역에 걸쳐 균일하게 분포시킬 수 있도록 조합된다(도 25 참조). 즉 2.1, 4.4, 9.3, 19.5 및 40.8 x 1012 /cm2의 분량일 경우에 각각 0.6, 1.2, 2.4 및 9.6 keV의 에너지를 갖는 붕소가 실리콘 측벽으로 주입된다.
또 다른 방법에 있어서, 이러한 균일한 농도는 식각 방지층 및 맨드릴 층의 형성에 앞서 수직 주입을 수행함으로써 달성될 수 있다. 이러한 주입이 이루어진 후에 광범위한 어닐링(anneal)이 이루어지고 나면, 실질적으로 균일한 도핑 농도가 달성된다. 또한 복수 회의 수직 주입을 이용하여 이러한 균일함을 달성할 수 있다.
이러한 모든 실시예에 있어서, pFET 및 nFET은 별개로 마스킹 및 주입될 필요가 있는 바, pFET에 대해서는 인 또는 비소, nFET에 대해서는 붕소를 이용한다.
바디 도핑 농도가 NA인 비대칭 이중 게이트형 FET의 문턱 전압(Vt)은 다음과 같이 근사될 수 있다.
여기서 εsi는 실리콘의 유전율, Eg는 실리콘의 밴드 갭(band-gap) 에너지(≒1.1 eV), Tsi는 바디 두께, λ는 강한 게이트에 인접한 표면 밑의 실리콘 바디에 있는 반전층의 전하 중심까지의 깊이, Qe는 전자의 전하량, NA는 바디(또는 핀)의 도핑 밀도, φms는 반전층(형성된 경우)의 페르미 레벨에 대한 게이트 전극의 상대적인 페르미 레벨, εox는 게이트 유전체의 유전율, Toxs는 반전 채널 캐리어에 대한 인력이 더 큰 페르미 레벨을 갖는 게이트 전극(nFET에서의 n+ 전극, pFET에서의 p+ 전극)이 있는 절연체의 두께, Toxw는 반전 채널 캐리어에 대한 인력이 더 작은 페르미 레벨을 갖는 게이트 전극(nFET에서의 p+ 전극, pFET에서의 n+ 전극)이 있는 절연체의 두께이다. 상기 식을 도핑 밀도 NA에 대하여 미분하여, 그 도함수가 사라지게 되는 조건에 대하여 해를 구하게 되면, 상대적으로 도핑에 대해 둔감한 Vt를 구할 수 있음을 수학적으로 보일 수 있다. 이를 명시적으로 나타내면, NA는 대략 수학식 2에서와 같이 선택된다.
이에 Vt는 실리콘 바디 두께의 변동에 대해 상대적으로 둔감하게 된다.
바디에 대해 수 차례의 경사 주입을 수행하거나, 수 차례의 수직 주입을 수행하거나, 도는 광범위한 어닐링(annealing)을 이용함으로써, 더욱 균일한 도펀트 농축 밀도가 달성된다. 바디 두께에 무관하게 일정한 밀도를 가짐으로써 상이한 두께에 대해 상이한 전체 도핑량을 갖게 된다. 예컨대 균일한 도핑 농도를 달성한 경우, 더 두꺼운 바디는 더 얇은 바디보다 더 큰 전체 도핑량을 갖게 된다. 도핑량의 이러한 변화는 상이한 바디 두께를 보정해 주며, 따라서 바디 두께 변화의 결과로 통상 발생하는 문턱 전압 변동을 줄여준다. 도 25를 참조하면, 보정되지 않은 통상의 이중 게이트형 트랜지스터의 경우와, 더욱 균일한 도핑 농축 밀도를 제공함으로써 문턱 전압 변동을 보정한 이중 게이트형 트랜지스터의 경우에 대한 바디 두께(TSI) 대 문턱 전압(VT)의 그래프가 도시되어 있다.
도시한 바처럼, 바디가 균일하게 도핑된 이중 게이트형 트랜지스터의 문턱 전압은 바디 두께의 함수로서 그 변동이 적음을 알 수 있다. 따라서 바디 도핑의 균일한 농축 밀도는 문턱 전압에 보통 크게 영향을 미치는 바디 두께의 변동을 보정해 주는 역할을 한다.
따라서 본 발명은 소자 성능 및 밀도가 개선된 이중 게이트형 트랜지스터 및 그 제조 방법을 제공한다. 본 발명의 바람직한 실시예는 게이트 도핑이 비대칭인, 즉 한 쪽이 축퇴적으로 n형 도핑되고 다른 쪽이 축퇴적으로 p형 도핑된 이중 게이트형 트랜지스터를 제공한다. 게이트 중 하나를 n형, 다른 쪽을 p형으로 도핑함으로써 소자의 문턱 전압이 개선된다. 특히 두 게이트를 비대칭 도핑함으로써, 바디를 적절히 도핑하면 트랜지스터의 문턱 전압이 저전압 CMOS 동작이 가능한 범위 내에 있게 할 수 있다.
본 발명을 특히 핀형 이중 게이트형 FET를 이용한 실시예를 참조하여 설명하였지만, 본 기술 분야의 당업자는 바람직한 실시예가 다른 유형의 이중 게이트형 트랜지스터에도 적용될 수 있고, 본 발명의 취지 및 범주를 벗어나지 않고 세부 사항의 변경을 가할 수 있음을 알 수 있을 것이다. 예컨대, 본 기술 분야의 당업자는 본 발명이 상이한 격리 기술(예컨대 LOCOS, ROX 등), 기판 기술, 도펀트 유형, 에너지 및 종류 등에도 적용될 수 있음을 알 수 있을 것이다. 또한 본 발명의 취지는 그 밖의 반도체 기술(예컨대 BiCMOS, 바이폴라, SOI, SiGe)에도 적용될 수 있음을 알 수 있을 것이다.

Claims (50)

  1. 전계 효과 트랜지스터(FET) 제조 방법에 있어서,
    a) 매몰 유전층 상의 실리콘 층을 포함하는 SOI 기판을 제공하는 단계(101)와,
    b) 상기 실리콘 층 상에 맨드릴 층(212)을 형성하고, 상기 맨드릴 층을 패터닝하여 맨드릴 층 모서리를 형성하는 단계(102)와,
    c) 상기 맨드릴 층 모서리로 상기 실리콘 층을 패터닝하여 제1 바디 모서리를 제공하는 단계(104)와,
    d) 상기 제1 바디 모서리 상에 제1 게이트 유전체를 형성하는 단계(104)와,
    e) 상기 제1 게이트 유전체 상의 상기 제1 바디 모서리에 인접하고 제1 페르미 레벨을 갖는 제1 게이트 구조(216)를 제공하는 단계와,
    f) 상기 맨드릴 층을 패터닝하여 상기 제1 게이트 구조의 제1 모서리를 노출시키는 단계(108)와,
    g) 상기 제1 게이트 구조의 상기 제1 모서리에 인접하고, 제1 모서리 및 제2 모서리가 있는 측벽 스페이서(214)를 형성하는 단계와,
    h) 상기 측벽 스페이서의 제2 모서리로 상기 실리콘 층을 패터닝하여 제2 바디 모서리를 제공하는 단계(114)(패터닝된 상기 실리콘 층의 제1 및 제2 바디 모서리는 트랜지스터 바디를 형성함)와,
    i) 상기 제2 바디 모서리 상에 제2 게이트 유전체를 제공하는 단계(116)와,
    j) 상기 제2 게이트 유전체 상의 상기 제2 바디 모서리에 인접하고 제2 페르미 레벨을 갖는 제2 게이트 구조를 제공하는 단계(112)
    를 포함하는 FET 제조 방법.
  2. 제1항에 있어서, 제1 페르미 레벨을 갖는 상기 제1 게이트 구조는 p형 폴리실리콘 재료를 포함하고, 제2 페르미 레벨을 갖는 상기 제2 게이트 구조는 n형 폴리실리콘 재료를 포함하는 것인 FET 제조 방법.
  3. 제1항에 있어서, 제1 페르미 레벨을 갖는 상기 제1 게이트 구조는 n형 폴리실리콘 재료를 포함하고, 제2 페르미 레벨을 갖는 상기 제2 게이트 구조는 p형 폴리실리콘 재료를 포함하는 것인 FET 제조 방법.
  4. 제1항에 있어서, 상기 트랜지스터 바디로의 경사 주입을 수행함으로써 상기 트랜지스터 바디로의 소스/드레인 주입물을 형성하는 단계를 더 포함하는 FET 제조 방법.
  5. 제1항에 있어서, 측벽 스페이서 홈(trough)에 측벽 스페이서 재료를 증착시키는 단계는 상기 홈에 측벽 산화물 층을 형성하는 단계와, 상기 측벽 산화물 층 상에 질화물 층을 형성하는 단계와, 상기 측벽 스페이서 홈을 산화물의 증착물로 채우는 단계를 포함하는 것인 FET 제조 방법.
  6. 제1항에 있어서, 상기 트랜지스터 바디에 실질적으로 균일한 도펀트 농축 밀도를 형성하는 단계를 더 포함하는 FET 제조 방법.
  7. 제6항에 있어서, 상기 트랜지스터 바디에 실질적으로 균일한 도펀트 농축 밀도를 형성하는 상기 단계는, 상기 바디로의 복수 회의 경사 주입을 수행하는 단계를 포함하는 것인 FET 제조 방법.
  8. 제6항에 있어서, 상기 트랜지스터 바디에 실질적으로 균일한 도펀트 농축 밀도를 형성하는 상기 단계는, 상기 제1 바디 모서리가 노출되는 경우에 제1 경사 주입을 수행하는 단계와, 상기 제2 바디 모서리가 노출되는 경우에 제2 경사 주입을 수행하는 단계를 포함하는 것인 FET 제조 방법.
  9. 제8항에 있어서, 상기 제1 경사 주입은 상기 SOI 기판에 대하여 약 45°를 이루는 주입을 포함하고, 상기 제2 경사 주입은 상기 SOI 기판에 대하여 약 45°를 이루는 주입을 포함하는 것인 FET 제조 방법.
  10. FET 제조 방법에 있어서,
    a) 매몰 유전층 상의 실리콘 층을 포함하는 SOI 기판을 제공하는 단계(101)와,
    b) 상기 실리콘 층 상에 맨드릴 층(212)을 형성하고, 상기 맨드릴 층을 패터닝하여 맨드릴 층 모서리를 형성하는 단계(102)와,
    c) 상기 맨드릴 층 모서리로 상기 실리콘 층을 패터닝하여 제1 바디 모서리를 제공하는 단계(104)와,
    d) 상기 제1 바디 모서리 상에 제1 게이트 유전체를 형성하는 단계(104)와,
    e) 상기 제1 게이트 유전체 상의 상기 제1 바디 모서리에 인접하고 제1 페르미 레벨을 갖는 제1 게이트 구조(216)를 제공하는 단계와,
    f) 상기 맨드릴 층을 패터닝하여 상기 제1 게이트 구조의 제1 모서리를 노출시키는 단계(302)와,
    h) 상기 실리콘 층을 패터닝하여 제2 바디 모서리를 제공하는 단계(패터닝된 상기 실리콘 층의 제1 및 제2 바디 모서리는 트랜지스터 바디를 형성함)와,
    i) 상기 제2 바디 모서리 상에 제2 게이트 유전체를 제공하는 단계(116)와,
    j) 상기 제2 게이트 유전체 상의 상기 제2 바디 모서리에 인접하고 제2 페르미 레벨을 갖는 제2 게이트 구조를 제공하는 단계(112)
    를 포함하는 FET 제조 방법.
  11. 제1항 내지 제10항 중 어느 하나에 따른 방법을 이용하여 제조되는 FET.
  12. 제1항 내지 제10항 중 어느 하나에 따른 방법을 이용하여 제조되는 이중 게이트형 FET.
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