JPH0756892B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0756892B2 JPH0756892B2 JP1158973A JP15897389A JPH0756892B2 JP H0756892 B2 JPH0756892 B2 JP H0756892B2 JP 1158973 A JP1158973 A JP 1158973A JP 15897389 A JP15897389 A JP 15897389A JP H0756892 B2 JPH0756892 B2 JP H0756892B2
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- JP
- Japan
- Prior art keywords
- phosphorus
- polycrystalline silicon
- doped
- concentration
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置のデバイス構造、特にトランジ
スタ構造に関するものである。
スタ構造に関するものである。
第２図（ａ）〜（ｄ）は従来のMOSトランジスタの形成
工程を示す断面図である。
工程を示す断面図である。
この図において、１はシリコン基板、２はシリコン酸化
膜、３は多結晶シリコン、４は拡散によりドープされる
リン、５は前記リン４がドープされた多結晶シリコン、
６は高融点金属、７はレジスト、８はこのレジスト７を
マスクにして選択的にエッチングされた金属電極であ
る。
膜、３は多結晶シリコン、４は拡散によりドープされる
リン、５は前記リン４がドープされた多結晶シリコン、
６は高融点金属、７はレジスト、８はこのレジスト７を
マスクにして選択的にエッチングされた金属電極であ
る。
次に製造方法について説明する。
シリコン基板１上に、シリコン酸化膜２、多結晶シリコ
ン３を形成する〔第２図（ａ）〕。次に多結晶シリコン
３中に、拡散によりリン４をドープし、多結晶シリコン
３を金属材料として用いられるように低抵抗化する〔第
２図（ｂ）〕。次に高融点金属６をリンドープされた多
結晶シリコン５上にデポジションすることにより、さら
に配線抵抗を減少させる。次にこの高融点金属６上に選
択的にレジスト７を形成する〔第２図（ｃ）〕。最後
に、レジスト７をマスクとして、フレオン系ガスを用い
たRIE（Reactive Ion Etching）等のエッチング方法に
より、金属電極８を形成する。
ン３を形成する〔第２図（ａ）〕。次に多結晶シリコン
３中に、拡散によりリン４をドープし、多結晶シリコン
３を金属材料として用いられるように低抵抗化する〔第
２図（ｂ）〕。次に高融点金属６をリンドープされた多
結晶シリコン５上にデポジションすることにより、さら
に配線抵抗を減少させる。次にこの高融点金属６上に選
択的にレジスト７を形成する〔第２図（ｃ）〕。最後
に、レジスト７をマスクとして、フレオン系ガスを用い
たRIE（Reactive Ion Etching）等のエッチング方法に
より、金属電極８を形成する。
従来の半導体装置の金属電極８は、以上のように構成さ
れているので、MOSトランジスタの電極として用いる部
分も、配線部分等のより抵抗の低い方が望ましい部分も
同一の断面形状であるため、それぞれの特性のすぐれた
半導体装置を得るのが困難であった。
れているので、MOSトランジスタの電極として用いる部
分も、配線部分等のより抵抗の低い方が望ましい部分も
同一の断面形状であるため、それぞれの特性のすぐれた
半導体装置を得るのが困難であった。
この発明は、上記のような問題点を解消するためになさ
れたもので、同一基板上に断面形状の異なる金属電極を
複数形成することにより、MOSトランジスタの電気的特
性を重視する部分と、MOSトランジスタの信頼性を重視
する部分、さらに配線として低抵抗化を重視する部分に
対して最適の断面形状の金属電極を得ることを目的とす
る。
れたもので、同一基板上に断面形状の異なる金属電極を
複数形成することにより、MOSトランジスタの電気的特
性を重視する部分と、MOSトランジスタの信頼性を重視
する部分、さらに配線として低抵抗化を重視する部分に
対して最適の断面形状の金属電極を得ることを目的とす
る。
この発明に掛かる半導体装置は、金属電極の下層にリン
の濃度を選択的に変化させてドープした多結晶シリコン
を有し、この多結晶シリコンにドープされたリンの濃度
の違いによってアンダカット量の異なるMOSトランジス
タを有するものである。
の濃度を選択的に変化させてドープした多結晶シリコン
を有し、この多結晶シリコンにドープされたリンの濃度
の違いによってアンダカット量の異なるMOSトランジス
タを有するものである。
この発明におけるアンダカット量の少ない断面形状をも
つ金属電極は、ソース・ドレイン耐圧もあり、かつソー
ス・ドレインとのオフセットによる電気特性の異常等も
発生せず、信頼性上有利である。また、アンダカット量
の多い断面形状をもつ金属電極は、ゲート・ドレイン間
およびゲート・ソース間容量（ミラー容量）の低減がは
かられ、高速性を重視するトランジスタに有利である。
つ金属電極は、ソース・ドレイン耐圧もあり、かつソー
ス・ドレインとのオフセットによる電気特性の異常等も
発生せず、信頼性上有利である。また、アンダカット量
の多い断面形状をもつ金属電極は、ゲート・ドレイン間
およびゲート・ソース間容量（ミラー容量）の低減がは
かられ、高速性を重視するトランジスタに有利である。
以下、この発明の一実施例を図面について説明する。
第１図（ａ）〜（ｅ）はこの発明の一実施例による断面
図で、各工程を示すものである。第１図において、第２
図と同一符号は同一のものを示し、９は前記多結晶シリ
コン５上にパターニングされたシリコン酸化膜、10は前
記リン４がドープされた多結晶シリコン５に、その濃度
を選択的に変化させてドープするリン、11は前記リン10
が選択的にドープされたリン濃度の高いリンドープ領
域、12は下層のリンドープ領域11がアンダカットされた
金属電極であり、13はそのアンダカット部分を示す。
図で、各工程を示すものである。第１図において、第２
図と同一符号は同一のものを示し、９は前記多結晶シリ
コン５上にパターニングされたシリコン酸化膜、10は前
記リン４がドープされた多結晶シリコン５に、その濃度
を選択的に変化させてドープするリン、11は前記リン10
が選択的にドープされたリン濃度の高いリンドープ領
域、12は下層のリンドープ領域11がアンダカットされた
金属電極であり、13はそのアンダカット部分を示す。
次に製造方法について説明する。
まず、第１図（ａ），（ｂ）に示すように、従来技術と
同様にリン４をドープした多結晶シリコン（リン濃度の
低いリンドープ領域ともいう）５を形成する。次に、シ
リコン酸化膜９を選択的に形成し、さらにリン10をドー
プすることにより、シリコン酸化膜９が除去された部分
にのみリン10がドープされる。こうして同一の多結晶シ
リコン５上に高濃度のリンドープ領域11と、低濃度のリ
ンドープ領域５が形成される（第１図（ｃ）〕。その
後、従来技術と同様にして高融点金属６をデポジション
し、レジスト７を形成する〔第１図（ｄ）〕。最後に、
フレオン系ガスを用いたRIE等により、レジスト７をマ
スクにしてエッチングを行う。この時、リン濃度の高い
リンドープ領域11では、多結晶シリコンのエッチングレ
ートが速くなるため、アンダカット部分13の多い金属電
極12が形成できる。逆に、リン濃度の低いリンドープ領
域５では、多結晶シリコンのエッングレートがより遅く
なるため、アンダカットの少ない金属電極８が形成され
る。
同様にリン４をドープした多結晶シリコン（リン濃度の
低いリンドープ領域ともいう）５を形成する。次に、シ
リコン酸化膜９を選択的に形成し、さらにリン10をドー
プすることにより、シリコン酸化膜９が除去された部分
にのみリン10がドープされる。こうして同一の多結晶シ
リコン５上に高濃度のリンドープ領域11と、低濃度のリ
ンドープ領域５が形成される（第１図（ｃ）〕。その
後、従来技術と同様にして高融点金属６をデポジション
し、レジスト７を形成する〔第１図（ｄ）〕。最後に、
フレオン系ガスを用いたRIE等により、レジスト７をマ
スクにしてエッチングを行う。この時、リン濃度の高い
リンドープ領域11では、多結晶シリコンのエッチングレ
ートが速くなるため、アンダカット部分13の多い金属電
極12が形成できる。逆に、リン濃度の低いリンドープ領
域５では、多結晶シリコンのエッングレートがより遅く
なるため、アンダカットの少ない金属電極８が形成され
る。
以上説明したように、この発明は、金属電極の下層にリ
ンの濃度を選択的に変化させてドープした多結晶シリコ
ンを有し、この多結晶シリコンにドープされたリンの濃
度の違いによってアンダカット量の異なるMOSトランジ
スタを有するので、多結晶シリコン中にドープするリン
の濃度を変化させることによってアンダカット量の異な
る金属電極を容易に製造できる。また、金属電極のうち
アンダカットの少ないものは、ソース・ドレイン耐圧も
あり、かつソース・ドレインとのオフセットによる
VTH，βの変動も少ない信頼性の高いトランジスタに使
用できる。また、アンダカットの多いものは、ゲートミ
ラー容量が少なく、高速動作にすぐれ、高速性の要求さ
れるトランジスタに使用できる等の効果が得られる。
ンの濃度を選択的に変化させてドープした多結晶シリコ
ンを有し、この多結晶シリコンにドープされたリンの濃
度の違いによってアンダカット量の異なるMOSトランジ
スタを有するので、多結晶シリコン中にドープするリン
の濃度を変化させることによってアンダカット量の異な
る金属電極を容易に製造できる。また、金属電極のうち
アンダカットの少ないものは、ソース・ドレイン耐圧も
あり、かつソース・ドレインとのオフセットによる
VTH，βの変動も少ない信頼性の高いトランジスタに使
用できる。また、アンダカットの多いものは、ゲートミ
ラー容量が少なく、高速動作にすぐれ、高速性の要求さ
れるトランジスタに使用できる等の効果が得られる。
第１図はこの発明の一実施例による半導体装置の製造工
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、１はシリコン基板、２はシリコン酸化膜、
３は多結晶シリコン、４はリン、５はリンドープされた
多結晶シリコン、６は高融点金属、７はレジスト、８は
金属電極、９はシリコン酸化膜、10はリン、11はリン濃
度の高いリンドープ領域、12はアンダカットの多い金属
電極、13はアンダカット部分である。 なお、各図中の同一符号は同一または相当部分を示す。
程を示す断面図、第２図は従来の半導体装置の製造工程
を示す断面図である。 図において、１はシリコン基板、２はシリコン酸化膜、
３は多結晶シリコン、４はリン、５はリンドープされた
多結晶シリコン、６は高融点金属、７はレジスト、８は
金属電極、９はシリコン酸化膜、10はリン、11はリン濃
度の高いリンドープ領域、12はアンダカットの多い金属
電極、13はアンダカット部分である。 なお、各図中の同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｃ
Claims (1)
- 【請求項１】半導体基板上に、高融点金属と多結晶シリ
コンからなる二層構造の複数の金属電極を備えたMOSト
ランジスタにおいて、前記金属電極の下層にリンの濃度
を選択的に変化させてドープした多結晶シリコンを有
し、この多結晶シリコンにドープされたリンの濃度の違
いによってアンダカット量の異なるMOSトランジスタを
有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158973A JPH0756892B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158973A JPH0756892B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322565A JPH0322565A (ja) | 1991-01-30 |
| JPH0756892B2 true JPH0756892B2 (ja) | 1995-06-14 |
Family
ID=15683421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158973A Expired - Lifetime JPH0756892B2 (ja) | 1989-06-20 | 1989-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756892B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50118676A (ja) * | 1974-03-01 | 1975-09-17 | ||
| US4430791A (en) * | 1981-12-30 | 1984-02-14 | International Business Machines Corporation | Sub-micrometer channel length field effect transistor process |
| JPS6235667A (ja) * | 1985-08-09 | 1987-02-16 | Sony Corp | 半導体装置の製造方法 |
| JPS6267870A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH01138762A (ja) * | 1987-11-26 | 1989-05-31 | Nec Corp | 電極形成方法 |
-
1989
- 1989-06-20 JP JP1158973A patent/JPH0756892B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322565A (ja) | 1991-01-30 |
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