JPS59138350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59138350A JPS59138350A JP1345983A JP1345983A JPS59138350A JP S59138350 A JPS59138350 A JP S59138350A JP 1345983 A JP1345983 A JP 1345983A JP 1345983 A JP1345983 A JP 1345983A JP S59138350 A JPS59138350 A JP S59138350A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置特に高密度・高速化を図った半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
従来例の構成とその問題点
近年、半導体装置は捷すまず高密度化・高速化の要求が
高まり、サブミクロン以下の加工精度を実現するためセ
ルフ７ライン（自己−整合）技術の研究が活発に行なわ
れている。通常、半導体プロセスでは数回のフォトエッ
チによるマスク合せ工程を経て、集積回路が完成される
。しかしながら、現状のフォトエッチ技術では１μｍ以
下の微細パターンが形成しにくいこと、またマスク合せ
工程で必ず合せずれが生じるため、１μｍ以下の微細パ
ターンの加工は不可能であった。そこで、マスク合せを
しないで加工する技術（セルフ７ライン技術）を用いて
サブミクロン加工を実現するようになってきた。
高まり、サブミクロン以下の加工精度を実現するためセ
ルフ７ライン（自己−整合）技術の研究が活発に行なわ
れている。通常、半導体プロセスでは数回のフォトエッ
チによるマスク合せ工程を経て、集積回路が完成される
。しかしながら、現状のフォトエッチ技術では１μｍ以
下の微細パターンが形成しにくいこと、またマスク合せ
工程で必ず合せずれが生じるため、１μｍ以下の微細パ
ターンの加工は不可能であった。そこで、マスク合せを
しないで加工する技術（セルフ７ライン技術）を用いて
サブミクロン加工を実現するようになってきた。
第１図に一般的なバイポーラトランジスタ（以下Ｔｒ
と略す）の要部構造を示す。１は、たとえばｎ型半導
体領域でコレクタを形成している。２はベース、３はエ
ミッタ、４は酸化膜、５はＡ℃電極配線である。第１図
において、Ｔｒのベース面積はへ℃電極配線によって決
められている。つまり、Ａｆｉ電極電極配量隔（図中ａ
で示す部分）はフォトエッチ及びＡｆｉ の加工精度に
よって決められ、ＬＳ Ｉ （Ｌａｒｇｅ ５ｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ）レベルにおいても３〜４μｍ
離さなければならない。また、Ａ℃電極配線とコンタク
開口部との合せ余裕（図中すで示す部分）は、Ａ℃の加
工精度及びマスク合せによるずれを考慮して１〜２μｍ
大きくしておかねばならない。しだがって、ベース面積
もへμ電極配線、マスク合せずれを考慮して大きくしな
ければならなくなってし捷う。そのため、不活性ベース
領域（図中Ｃで示す部分）が長くなってしまうだめ、ベ
ース抵抗ｒｂｂ’が大きくなる。
と略す）の要部構造を示す。１は、たとえばｎ型半導
体領域でコレクタを形成している。２はベース、３はエ
ミッタ、４は酸化膜、５はＡ℃電極配線である。第１図
において、Ｔｒのベース面積はへ℃電極配線によって決
められている。つまり、Ａｆｉ電極電極配量隔（図中ａ
で示す部分）はフォトエッチ及びＡｆｉ の加工精度に
よって決められ、ＬＳ Ｉ （Ｌａｒｇｅ ５ｃａｌｅ
Ｉｎｔｅｇｒａｔｅｄ）レベルにおいても３〜４μｍ
離さなければならない。また、Ａ℃電極配線とコンタク
開口部との合せ余裕（図中すで示す部分）は、Ａ℃の加
工精度及びマスク合せによるずれを考慮して１〜２μｍ
大きくしておかねばならない。しだがって、ベース面積
もへμ電極配線、マスク合せずれを考慮して大きくしな
ければならなくなってし捷う。そのため、不活性ベース
領域（図中Ｃで示す部分）が長くなってしまうだめ、ベ
ース抵抗ｒｂｂ’が大きくなる。
また、ベース面積が大きいため寄生容量が大きくなり、
従来のバイポーラＴｒ の構造では十分な高密度化・高
速化が図らｈでいないのが現状である。
従来のバイポーラＴｒ の構造では十分な高密度化・高
速化が図らｈでいないのが現状である。
発明の目的
本発明はこのような従来の問題に鑑み、Ａｊ２電極配線
の加工精度によらず、ｐｏｌｙ Ｓｉを電極取出しに用
いることにより、面積を小さく、かつ自己整合的にコン
タクト間距離を１μｍ以下のザブミクロンにして、高密
度・高速化を図った半導体装置の製造方法を提供するこ
とを目的とする。
の加工精度によらず、ｐｏｌｙ Ｓｉを電極取出しに用
いることにより、面積を小さく、かつ自己整合的にコン
タクト間距離を１μｍ以下のザブミクロンにして、高密
度・高速化を図った半導体装置の製造方法を提供するこ
とを目的とする。
発明の構成
本発明は半導体基板上にｐｏｌｙ Ｓｉを形成し、この
ｐｏｌｙ Ｓｉの所定領域が微細な溝により他のｐｏｌ
ｙ Ｓｉ領域と分離され、この溝から所定領域以外のｐ
ｏｌｙ Ｓｉ上に絶縁膜を形成するという構造により、
Ａμ電極配線によらず、この微細な溝上に形成された絶
縁膜によってコンタクトを分離することにより、実質の
Ｔｒ 面積を小さくし、高密度・高速化を実現し、１回
のマスク合せて自己整合的にサブミクロン加工を可能に
し、簡略にＴｒ を製造可能とするものである。
ｐｏｌｙ Ｓｉの所定領域が微細な溝により他のｐｏｌ
ｙ Ｓｉ領域と分離され、この溝から所定領域以外のｐ
ｏｌｙ Ｓｉ上に絶縁膜を形成するという構造により、
Ａμ電極配線によらず、この微細な溝上に形成された絶
縁膜によってコンタクトを分離することにより、実質の
Ｔｒ 面積を小さくし、高密度・高速化を実現し、１回
のマスク合せて自己整合的にサブミクロン加工を可能に
し、簡略にＴｒ を製造可能とするものである。
実施例の説明
第２図は本発明の一実施例におけるバイポーラＴｒ の
構造を示している。１１はたとえばｎ型半導体基板でコ
レクタを形成している。１２はベース、１３はエミッタ
、１４は酸化膜、１５ 、１５’はｐｏｌｙ Ｓｉで１
６はエミッタ電極、１５′はベース電極を取出している
。１６は酸化膜、１７はＡ℃電極配線である。本発明の
特長はエミッタ電極取出し用のｐｏｌｙ ５ｉ１５とベ
ース電極取出し用のｐｏｌｙ Ｓｉ １５’とが１μｍ
以下のサブミクロンで離れており、酸化膜１６はエミッ
タ電極取出し用ｐｏｌｙ Ｓｉ １５とベース電極取出
し用ｐｏｌｙ ５ｉ１６’との間及びベース電極取出し
用ｐｏｌｙ ５ｉ１５’上にのみ形成されており、エミ
ッタ電極取出し用ｐｏｌｙ ５ｉ１５上には形成されて
いないことである。
構造を示している。１１はたとえばｎ型半導体基板でコ
レクタを形成している。１２はベース、１３はエミッタ
、１４は酸化膜、１５ 、１５’はｐｏｌｙ Ｓｉで１
６はエミッタ電極、１５′はベース電極を取出している
。１６は酸化膜、１７はＡ℃電極配線である。本発明の
特長はエミッタ電極取出し用のｐｏｌｙ ５ｉ１５とベ
ース電極取出し用のｐｏｌｙ Ｓｉ １５’とが１μｍ
以下のサブミクロンで離れており、酸化膜１６はエミッ
タ電極取出し用ｐｏｌｙ Ｓｉ １５とベース電極取出
し用ｐｏｌｙ ５ｉ１６’との間及びベース電極取出し
用ｐｏｌｙ ５ｉ１５’上にのみ形成されており、エミ
ッタ電極取出し用ｐｏｌｙ ５ｉ１５上には形成されて
いないことである。
それ故、ＡＩ！、電極配線１７はこのｐｏｌｙ Ｓｉ上
で従来のＡｊ２加工精度、マスク合せ精度で決められる
が、実際のＴｒ形成領域はこのＡ、ｉＪ電極配線によら
ないので従来のＴｒ に比べて、ベース面積を大幅に小
さくすることができる。すなわち、エミッタ領域とベー
ス・コンタクトが１μｍ以下の酸化膜で分離されている
ので不活性ベース領域が従来に比べてほとんどないめで
、その亦だけ大幅にベース面積を小さくすることができ
るのである。そのため寄生容量も大幅に減少し、Ｔｒの
高密度・高速化を図ることができる。また、エミッタ領
域とベース・コンタクト−１での距離が１μｍ以下なの
でベース抵抗ｒｂｂ′が非常に小さくなり、高速化を大
幅に改善することになる。
で従来のＡｊ２加工精度、マスク合せ精度で決められる
が、実際のＴｒ形成領域はこのＡ、ｉＪ電極配線によら
ないので従来のＴｒ に比べて、ベース面積を大幅に小
さくすることができる。すなわち、エミッタ領域とベー
ス・コンタクトが１μｍ以下の酸化膜で分離されている
ので不活性ベース領域が従来に比べてほとんどないめで
、その亦だけ大幅にベース面積を小さくすることができ
るのである。そのため寄生容量も大幅に減少し、Ｔｒの
高密度・高速化を図ることができる。また、エミッタ領
域とベース・コンタクト−１での距離が１μｍ以下なの
でベース抵抗ｒｂｂ′が非常に小さくなり、高速化を大
幅に改善することになる。
以下、第３図ａ−ｈとともに本発明の一実施例にかかる
バイポーラＴｒ製造方法を示す。第３図ａにおいて２１
はｎ型半導体基板でコレクタを形成している。２２は酸
化膜、２３はベースでここまでは従来の製造方法と同じ
である。２４はｐｏｌｙ Ｓｉ ｆ５０００ Ａ形成し
ている。２５は窒化ケイ素膜で８０ｏ八、２６はｐｏｌ
ｙ Ｓｉ テ２０００人形成している。２７はレジスト
膜でエミッタ形成領域にパターニングしている。その後
、レジスト膜２７をマスクとしてｐｏｌｙ ５ｉ２６
、窒化ケイ素膜２６をそれぞれエツチングする。この時
のエツチングはレジスト膜２７に対して、サイドエッテ
ングを生じるよう、ケミカルエツチングあるいは等方的
なドライエツチングによって行なう。すなわち、レジス
ト膜２了のパターンよＩｐ ｐｏｌｙ Ｓｉ ２６ 。
バイポーラＴｒ製造方法を示す。第３図ａにおいて２１
はｎ型半導体基板でコレクタを形成している。２２は酸
化膜、２３はベースでここまでは従来の製造方法と同じ
である。２４はｐｏｌｙ Ｓｉ ｆ５０００ Ａ形成し
ている。２５は窒化ケイ素膜で８０ｏ八、２６はｐｏｌ
ｙ Ｓｉ テ２０００人形成している。２７はレジスト
膜でエミッタ形成領域にパターニングしている。その後
、レジスト膜２７をマスクとしてｐｏｌｙ ５ｉ２６
、窒化ケイ素膜２６をそれぞれエツチングする。この時
のエツチングはレジスト膜２７に対して、サイドエッテ
ングを生じるよう、ケミカルエツチングあるいは等方的
なドライエツチングによって行なう。すなわち、レジス
ト膜２了のパターンよＩｐ ｐｏｌｙ Ｓｉ ２６ 。
窒化ケイ素膜２５のパターンが小さくなるようにしてお
くことが必要である。それから、このレジスト膜２ ’
７をマスクとしてｐｏｌｙ ５ｉ２４上にＢ＋をイオン
注入する。レジスト膜２７で覆われたｐｏｌｙ ５ｉ２
４上はノンドープｐｏｌｙ Ｓｉであるが、Ｂ＋がイオ
ン注入されたｐｏｌｙ ５ｉ２４’上は虻 ドープドｐ
ｏｌｙ Ｓｉになる（第３図ｂ）。第３図Ｃにおいては
、Ａ℃２８．２８’を５ｏｏｏ人蒸着している。この蒸
着の時、レジスト膜２７上に形成されたＡＩ！、２８と
ｐｏｌｙ ５ｉ２４’上に形成されたＡ℃２８′とはレ
ジスト膜２７の膜厚が約１μｍはどあるので完全に切り
離れている。その後、レジスト膜２７を除去する。この
時、リフトオフによってレジスト膜２７上に形成された
Ａβ２８も同時に除去される。
くことが必要である。それから、このレジスト膜２ ’
７をマスクとしてｐｏｌｙ ５ｉ２４上にＢ＋をイオン
注入する。レジスト膜２７で覆われたｐｏｌｙ ５ｉ２
４上はノンドープｐｏｌｙ Ｓｉであるが、Ｂ＋がイオ
ン注入されたｐｏｌｙ ５ｉ２４’上は虻 ドープドｐ
ｏｌｙ Ｓｉになる（第３図ｂ）。第３図Ｃにおいては
、Ａ℃２８．２８’を５ｏｏｏ人蒸着している。この蒸
着の時、レジスト膜２７上に形成されたＡＩ！、２８と
ｐｏｌｙ ５ｉ２４’上に形成されたＡ℃２８′とはレ
ジスト膜２７の膜厚が約１μｍはどあるので完全に切り
離れている。その後、レジスト膜２７を除去する。この
時、リフトオフによってレジスト膜２７上に形成された
Ａβ２８も同時に除去される。
窒化ケイ素膜２５ 、 ｐｏｌｙ ５ｉ２６はレジスト
パターンに対して少しサイドエツチングしているので、
窒化ケイ素膜２５ 、 ｐｏｌｙ ５ｉ２６とＡＲ２８
’の間隔はこのサイドエツチングした量だけ離れている
（第３図ｄ）。
パターンに対して少しサイドエツチングしているので、
窒化ケイ素膜２５ 、 ｐｏｌｙ ５ｉ２６とＡＲ２８
’の間隔はこのサイドエツチングした量だけ離れている
（第３図ｄ）。
第３図ｅにおいては、窒化ケイ素膜２ ｅｓ 、 Ａｉ
ｓ’をマスクとしてｐｏｌｙ ５ｉ２４を５０００人エ
ツチングする。このとき窒化ケイ素膜２５上のｐｏｌｙ
５ｉ２６も同時にエツチングされる。その後、ｐｏｌ
ｙｓｉ２４゛′上のＡｆｉ２８’を除去する。これでｐ
ｏｌｙ ５ｉ２４とｐｏｌｙ ５ｉ２４’とは窒化ケイ
素膜２５がサンドエッチされた量だけ、すなわち１μｍ
以下のサブミクロンの距離で離れたことになる（第３図
ｆ）。
ｓ’をマスクとしてｐｏｌｙ ５ｉ２４を５０００人エ
ツチングする。このとき窒化ケイ素膜２５上のｐｏｌｙ
５ｉ２６も同時にエツチングされる。その後、ｐｏｌ
ｙｓｉ２４゛′上のＡｆｉ２８’を除去する。これでｐ
ｏｌｙ ５ｉ２４とｐｏｌｙ ５ｉ２４’とは窒化ケイ
素膜２５がサンドエッチされた量だけ、すなわち１μｍ
以下のサブミクロンの距離で離れたことになる（第３図
ｆ）。
第３図ｑにおいては、窒化ケイ素膜２５をマスクとして
酸化膜２９を４００ＯＡ形成する。酸化膜２９はｐｏｌ
ｙ ５ｉ２４とｐｏｌｙ ５ｉ２４’の間及びｐｏｌｙ
５ｉ２４’上に形成され、ｐｏｌｙ Ｓｉ ２４とｐ
ｏｌｙ Ｓｉ ２４’はこの酸化膜の膜厚４０００Ａで
完全に分離されることになる。また、ｐｏｌｙ Ｓｔ
２４’はＢ＋のイオン注入でＢ＋ドープドｐｏｌｙ Ｓ
ｔになっているので、ｐｏｌｙ ５ｉ２４′の抵抗は小
さくなり、しかも酸化と同時にＢが拡散されて高濃度不
活性ベース３０を形成する。
酸化膜２９を４００ＯＡ形成する。酸化膜２９はｐｏｌ
ｙ ５ｉ２４とｐｏｌｙ ５ｉ２４’の間及びｐｏｌｙ
５ｉ２４’上に形成され、ｐｏｌｙ Ｓｉ ２４とｐ
ｏｌｙ Ｓｉ ２４’はこの酸化膜の膜厚４０００Ａで
完全に分離されることになる。また、ｐｏｌｙ Ｓｔ
２４’はＢ＋のイオン注入でＢ＋ドープドｐｏｌｙ Ｓ
ｔになっているので、ｐｏｌｙ ５ｉ２４′の抵抗は小
さくなり、しかも酸化と同時にＢが拡散されて高濃度不
活性ベース３０を形成する。
その後、窒化ケイ素膜２６を除去、酸化膜２９をマスク
としてＡｓ を全面にイオン注入、拡散することにより
エミッタ３１を形成する。これでＴｒが完成する（第３
図ｈ）。
としてＡｓ を全面にイオン注入、拡散することにより
エミッタ３１を形成する。これでＴｒが完成する（第３
図ｈ）。
以上述べてきたように、本発明をバイポーラＴｒに適用
しｐｏｌｙ Ｓｉ をエミッタ及びベース電極取出し
に用いることによＩｐ、Ｍ電極配線の加工精度、マスク
合せズレにかかわらず、実質的なベース面積を大幅に小
さくすることができる。しかもベース形成後は１回のマ
スク合せにより、ｐｏｌｙＳｔを１μｍ以下のサブミク
ロンで加工することができ、エミッタとベース・コンタ
クトまでの距離を１μｍ以下にできるので、ベース抵抗
を非常に小さくすることができる。また、自己整合的に
高濃度不活性ベース、エミッタを形成することができ、
工程的にも簡略化することができる。
しｐｏｌｙ Ｓｉ をエミッタ及びベース電極取出し
に用いることによＩｐ、Ｍ電極配線の加工精度、マスク
合せズレにかかわらず、実質的なベース面積を大幅に小
さくすることができる。しかもベース形成後は１回のマ
スク合せにより、ｐｏｌｙＳｔを１μｍ以下のサブミク
ロンで加工することができ、エミッタとベース・コンタ
クトまでの距離を１μｍ以下にできるので、ベース抵抗
を非常に小さくすることができる。また、自己整合的に
高濃度不活性ベース、エミッタを形成することができ、
工程的にも簡略化することができる。
なお、実施例においてはバイポーラＴｒ に適用した場
合について説明したが、本発明はＭＯＳ Ｔｒのソース
、ゲート、ドレインの分離においても適用することがで
きる。
合について説明したが、本発明はＭＯＳ Ｔｒのソース
、ゲート、ドレインの分離においても適用することがで
きる。
発明の効果
以上のように、本発明はｐｏｌｙ Ｓｉを電極取出しに
用いることにより、１回のマスク合せて自己整合的に１
μｍ以下の加工を実現することができ、実質的なＴｒ
面積゛を小さくシ、工程を非常に簡略化するとともに高
密度・高速化を図った半導体装置の製造方法に大きく寄
与し、まだ工業的にも非常に価値の高いものである。
用いることにより、１回のマスク合せて自己整合的に１
μｍ以下の加工を実現することができ、実質的なＴｒ
面積゛を小さくシ、工程を非常に簡略化するとともに高
密度・高速化を図った半導体装置の製造方法に大きく寄
与し、まだ工業的にも非常に価値の高いものである。
第１図は従来のバイポーラＴｒ の要部構造断面図、第
２図は本発明を適用しだノくイポーラＴｒの要部構造断
面図、第３図ａ ＝ ｈは本発明の一実施例にかかる半
導体装置の要部製造工程図である。 １５．１５’、２４．２４’・・・・・ｐｏｌｙ Ｓｔ
、 １６ 。 ２９・・・・・・選択酸化により形成された酸化膜、２
５・・・・・・窒化ケイ素膜、２γ・・・・・・レジス
ト膜、２８゜２８′・・・・・・ＡＥ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＷＪ
１図 第３図 ２４ ぴ
２図は本発明を適用しだノくイポーラＴｒの要部構造断
面図、第３図ａ ＝ ｈは本発明の一実施例にかかる半
導体装置の要部製造工程図である。 １５．１５’、２４．２４’・・・・・ｐｏｌｙ Ｓｔ
、 １６ 。 ２９・・・・・・選択酸化により形成された酸化膜、２
５・・・・・・窒化ケイ素膜、２γ・・・・・・レジス
ト膜、２８゜２８′・・・・・・ＡＥ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＷＪ
１図 第３図 ２４ ぴ
Claims (3)
- （１）半導体基板上に第１の導電性物質を形成し、その
後この上に第１の耐酸化性膜及び第１の被膜からなる所
定パターンを、第１の被膜のパターンよシ第１の耐酸化
性膜のパターンを小さく形成する工程と、全面に第２の
被膜を形成し、前記第１の被膜及び第１被膜上の前記第
２の被膜を除去する工程と、前記第１の耐酸化性膜及び
残余前記第２の被膜をマスクに前記第１の導電性物質を
エツチングする工程と、前記第１の耐酸化性膜をマスク
に前記第１の導電性物質を酸化して、エツチング部を酸
化膜で充てんする工程とを備えたことを特徴とする半導
体装置の製造方法。 - （２）第１の被膜がレジスト膜であることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 - （３） 第２の被膜が第２の導電性物質であることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1345983A JPS59138350A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1345983A JPS59138350A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59138350A true JPS59138350A (ja) | 1984-08-08 |
Family
ID=11833726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1345983A Pending JPS59138350A (ja) | 1983-01-28 | 1983-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59138350A (ja) |
-
1983
- 1983-01-28 JP JP1345983A patent/JPS59138350A/ja active Pending
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