JPH01173754A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特にバイポーラトランジスタにお
いて高密度・高速化を図った半導体装置の製造方法に関
するものである。

従来の技術 近年、半導体装置はますます高密度化・高速化の要求が
高ま）、サブミクロンの加工精度を実現するためセルフ
ァライン（自己整合）技術の研究が活発に行なわれてい
る。通常の半導体プロセスでは数回のフォトリソグラフ
ィによるマスク合せ工程を経て、半導体装置が完成する
。しかしながら、現状のフォトリソグラフィ技術では１
μｍ以下の微細パターンが形成しにくいこと、またマス
ク合せ工程で・らず合せずれが生じるため、１μｍ以下
の微細パターンの加工は不可能であった。そこで、マス
ク合せをしないで加工する技術（セルファライン技術）
を用いてサブミクロン加工を実現するようになってきた
。

従来のペイポーラトランジスタ（以下Ｔｒと略す）の要
部断面構造は１例えば、小田用嘉一部「集積回路（設計
原理と製造）」（昭４２．５゜１０）近代科学社、Ｐ、
１６９に示されている。

それを第、２図に示す。１は例えばｎ型半導体領域でコ
レクタを形成している。２・ハペース、３はエミッタ、
４は酸化膜、５は五ｌ電翫配線である。

発明が解決しようとする問題点 第２図ておいて、　Ｔｒのベース面積はムｌ電極配線に
よって決められている。ムｌ電甑配線の間隔（図中ａで
示す部分）はフォトリソグラフィ及びムＥの加工精度に
よって決められ、ＬＳＩ（Ｌａｒｇｅ　５ｃａｌｅ　Ｉ
ｎｔｅｇｒａｔｅｄ　）レベルにお込ても２〜３μｍ離
さなければならない。また、ムｌ電原配線とコンタクト
開口部との合せ余裕（図中すで示す部分）は、ムｌの加
工精度及びマスク合せによるずれを考慮して１〜２μ欽
きくしておかねばならない。したがって、ペース面積も
ムｌ電車配線、マスク合せずれを考慮して大きくしなけ
ればならなくなってしまう。そのため、外部ペース領域
　（図中Ｃで示す部分）が長くなってしまい、ペース抵
抗ｒｂｂ’が犬きぐなる。また、ペース面積が大きいた
めペース・コレクタ間容量が大きくなり、従来のバイポ
ーラＴｒの構造では十分な高密度化・高速化が図られて
いないのが現状である。

そこで１本発明はかかる点て鑑みてなされたものでセル
ファライン技術を用いて、ペース抵抗及びペース・コレ
クタ間容量を共に小さくして、高密度・高速化を図った
半導体装置の製造方法を提供することを目的とするもの
である。

問題点を解決するための手段 この問題点を解決するために本発明は、半導体基板上の
所定領域に第１の導電性物質、耐酸化性被膜を形成し、
前記耐酸化性被膜及び第１の導電性物質の側面に第１の
絶縁模を形成する工程と、前記第１の絶縁摸に接して、
前記所定領域以外に第２の導電性物質を形成する工程と
、前記硼酸化性被膜をマスクとして前記第２の導電性物
質の表面を酸化する工程とを備えたものである。

すなわち１本発明は半導体領域上の所定領域にＰｏ１ｙ
Ｓｉ　、窒化ケイ素膜を形成し、この窒化ケイ素膜Ｐｏ
／ｙｓｉ　　の側面にサイドウオールとしてＣＶ　Ｄ　
−５ｉｎ２膜を形成する。そして、エッチバック法を用
いて、ＯＶ　Ｄ　−５ｉｎ２膜に接して所定領域以外の
部分に再びポリシリコン（Ｐｏ１ｙＳｉ　）を形成する
。窒化ケイ素膜をマスクとして、このＰｏ１ｙ８ｉの表
面を酸化することによりサブミクロン加工を実現するも
のである。

作用 本発明はバイポーラＴｒにおいて、コレクタ領域形成後
、サイドウオール、エッチバック法等のセルファライン
技術を用いてサブミクロンの距離で、ベース領域、エミ
ッタ領域を形成することにより、ペース抵抗及びペース
・コレクタ間容量の小さいバイポーラＴｒを作ることを
可能にし、高密度で高速のデバイスを実現できるもので
ある。

実施例 以下、第１図（ム）〜（Ｇ）とともに本発明の一実施列
にかかるバイポーラＴｒの製造方法を示す。

第１図（ム）において、１１は例えばｎ型半導体基板で
コレクタを形成している。１２は酸化膜であり、ここま
では従来の製造方法と同じである。

１３は多結晶シリコン（以下ＰｏｄｙＳｉと略す）で３
３０ｎｍ、１４は窒化ケイ素膜で６０ｎｍ、１５はＣＶ
　Ｄ　（ＣｈｅｍｉｃａｌＹａｐｏｎ　Ｄｅｐｏｓｉｔ
ｉｏｎ　）法で形成された５１０２膜で１５０ｎｍ形成
されている。このＣＶ　Ｄ　−５ｉｎ２膜１６は後の工
種テおけるドライエツチング時のエツチング暢ストッパ
ーとして用いるためのもので１本発明においては必ずし
も必要ではない。１６はフォトレジスト膜でエミッタ形
成領域にパターニングしている。その後、フォトレジス
トａ１６をマスクとしてｃｖｎ−３ｉ０２膜１６、窒化
ケイ素膜１４、ＰｏＣｙ　Ｓｉ　ｉ　３を順次ドライエ
ツチングする。このドライエツチングはＲＸ　Ｈ（Ｒｅ
ａｃｔｉｖｅ　Ｉｏｎ　ＩＣｔｃｇｉｎｇ　）　（Ｄよ
うな異方性の強いドライエツチング法を用いて、フォト
レジスト膜１６と同一パターンで垂直にエツチングして
おくことが望ましい。そして、フォトレジスト膜１６を
除去した後、全面１ＣＶＤ−８ｉＯ２膜１７を１００〜
４ＱＱ　ｎｍ形成する。このＣＶ　Ｄ　−５ｉｎ２膜１
７を形成する前に熱酸化によりＰｏ５ｙＳｉ　１ａの側
面及びｎ型半導体基板１１の表面を少しく３０〜５０ｎ
ｍ）酸化しておく方が望ましい（実施例では省略してお
く）。

次に、ＲＩＥのような異方性の強いドライエツチング法
でＯＶ　Ｄ　−ＳｉＯ□膜１７全１７エツチングする。

異方ヰの強いエツチングなので垂直方向てのみエツチン
グされ、ｎ型半導体基板１１及びＧ　Ｖ　Ｄ　−５ｉｎ
２膜１５上＋７）ＣＶＤ−３ｉｎ□膜１７はエツチング
されるが、ｃ　Ｖ　Ｄ　−ｓｉｏ□膜１６膜室６ケイ素
膜１４及びＰｏ７ｙＳｉ　１３の側面にのみＣＶ　Ｄ　
−５ｉｎ２膜１７がサイドウオールとして自己整合的に
残る（第１図（Ｂ））。

第１図（（ｊ）においては、全面にＰｏ１ｙＳｉ　１ａ
を４００ｎｍ形成し、フォトリソグラフィによりフォト
レジスト膜１９をパターニングする。このフォトレジス
ト膜１９はＰｏ１ｙｓｉ　１３のパターンから約１μｍ
離して形成しているので、−ｐｏ６ｙｓｉ　１Ｂとフォ
トレジスト膜１９の間ては狭い溝２ｏが形成される。そ
して、全面に再びフォトレジスト１摸２１を形成する。

フォトレジスト膜２１は粘性があって流動しやすく、狭
い溝２ｏにも充分流九込んで満たされるので、フォトレ
ジスト膜２１の表面は平坦になる。その後、エッチバッ
ク法を用いることにより、まず、第１ステツプとしてフ
ォトレジスト膜２１　ヲ０　”ｉ　Ｄ　−５ｉｎ２膜１
６上のＰｏ１ｙＳｉ　１８が露出するまでエツチングす
る。この状態で、　Ｐｏ１ｙＳｉ　１ａと７オトレジス
ト膜１９の間の狭い、ｉＩ２０にのみフォトレジスト膜
２１が残存する。Ｐｏ１ｙＳｉ　１ａ、フォトレジスト
膜１９及び狭い溝２０中に残存しているフォトレジスト
膜２１の表面はほぼ平坦になっている。次に、第２ステ
ツプとしてフォトレジストとＰｏ１ｙＳｉのエツチング
速度が等しい条件、あるいはフォトレジストがＰｏ４ｙ
Ｓｉよりエツチング速度が遅い条件でＰｏ１ｙＳｉ　１
ａ及びフォトレジスト膜１９．２１をエツチングする。

この時のエツチングはｎ型半導体基板１１上のＰｏ、５
ｙＳ工１８の表面までエツチングする。そして、フォト
レジスト！１９．２１を除去する。このようにして、Ｐ
ｏｄｙＳｉｌ　ＢはＣＶ　Ｄ　−５ｉｎ２膜１７に接し
て自こ整合的に形成することができる（第１図（Ｄ））
。

第１図（ＩＣ）におｔ、ｎテは、　ＣＶＤ−３ｉＯ□＠
１ｔｓ。

１７をマスクとしてＰｏｄｙＳｉ　１ａ中にＢ＋を１例
、１ば、６０ＫＩＬＳｖ、６×１ｏ１５／ｃｒＩの条件
でイオン注入する。そして、ＣＶ　Ｄ　−ＳｉＯ□＠１
６を除去する。次に窒化ケイ素膜１４をマスクとしてＰ
ｏ１ｙＳｉ　Ｉ　Ｂの表面を２５０〜３５０ｎｍ３５０
ｎて酸化膜２２を形成する。この時、同時にＰｏ１ｙＳ
ｉ　１　Ｂ中からＢがｎ型半導体基板１１に拡散されて
高濃度の外部ペース２３が形成される。

その後、窒化ケイ素膜１４を除去した後、酸化膜２２を
マスクとしてＰｏｇｙＳ工１３中ＫＢ　　をイオン注入
し、熱処理により低濃度の内部ペース２４を形成する。

次に、再び酸化膜２２をマスクとしてＰｏ１ｙＳｉ　１
ａにムＳ　をイオン注入し、熱処理によりエミッタ２６
を形成する。このようにセルファライン技術を用いるこ
とにより、　ＣＶＤ−８ｉｎ２膜１７の厚さだけ離して
高濃度外部ベース２３と低濃度内部ペース２４をサブミ
クロンの距離で形成できる。従って、ペース抵抗及びペ
ース・コレクタ間容量を小さくすることができ、非常に
高密度・高速なバイポーラＴｒを作製することが可能と
なる（第１図（Ｆ））。

第１図（Ｇ）におＡては、酸化膜２２の一部にベース電
１開口部を開け、ムｌ電極配７腺２６を形成して素子が
完成する。　　　　　　　　　　　　　　イ発明の効果 以上述べてきたように本発明はサイドウオール形成、エ
ッチバック法等のドライエツチング技術を用いることに
より、簡便な方法でエミッタ電極用のＰｏ１ｙＳｉとベ
ース電属引出し用のＰｏ１ｙＳｉをＣＶ　Ｄ　−３ｉ０
２膜の厚さ分、すなわちサブミクロンの距離で形成する
ことが可能である。したがって、従来のような外部ベー
ス領域がほとんどなく、ペース抵抗ｒｂｂ’　　を非膚
に小さくすることができる。

またＰｏ　ｌｙ　Ｓｉをベース重亜引出しに用いている
ので、ムｌ電極配線の加工精度、マスク合せずれを考慮
してベース面積を犬きくする必要もなく、ベース面積を
小さくすることができる。よって、ベース・コレクタ間
容量も小さくすることができる。

このように、本発明はペース抵抗及びベース・コレクタ
間容量を非常に小さくできるので、高密度・高速化を４
図った半導体装置の製造方法に大きく寄与し、また工業
的にも非常テ価値の高いものである。

【図面の簡単な説明】

第１図は本発明の一実捲例洗かかる半導体装置の製造方
法を示す工程図、第２図は従来のバイポーラトランジス
タの要部構造を示す断面図である。 １３・・・・・・Ｐｏ４ｙＳｉ、　　１４・・・・・・
窒化ケイ素膜、１６−・−・・ＯＶ　Ｄ　−５ｉｎ２膜
、　１ｒ−＝−ＯＶＤ−８ｉｎ□膜、１８・・・・・・
Ｐｏ４ｙＳｉ、　　１９・・・・・・フォトレジスト膜
、２０・・・・・・狭いＩ＃、２１・・・・・フォトレ
ジスト膜。 ２２・・・・・・酸化膜、２３・・・・・高濃度外部ベ
ース、２４・・・・・低ａ度内部ベース、２６・・・・
・・エミッタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ト〈
　ｉく

Claims (1)

【特許請求の範囲】
1. 　半導体基板上の所定領域に第１の導電性物質、耐酸化
   性被膜を形成し、前記耐酸化性被膜及び第１の導電性物
   質の側面に第１の絶縁膜を形成する工程と、前記第１の
   絶縁膜に接して、前記所定領域以外に第２の導電性物質
   を形成する工程と、前記耐酸化性被膜をマスクとして前
   記第２の導電性物質の表面を酸化する工程とを備えてな
   る半導体装置の製造方法。