JPH0452615B2 - - Google Patents
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- JPH0452615B2 JPH0452615B2 JP59149818A JP14981884A JPH0452615B2 JP H0452615 B2 JPH0452615 B2 JP H0452615B2 JP 59149818 A JP59149818 A JP 59149818A JP 14981884 A JP14981884 A JP 14981884A JP H0452615 B2 JPH0452615 B2 JP H0452615B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、自己整合されたFET構造体の製造
方法に係る。
方法に係る。
［従来技術］
近年、集積回路は著しく複雑になり、益々小型
化した素子構造体を求めている。電子ビーム、紫
外線又はＸ線によるリソグラフイの如き従来のフ
オトリソグラフイ技術を発展させることにより、
1μｍ又はそれ以下の範囲の狭い線幅を得るため
の技術は、より難しく、より高価になつて来てい
る。
化した素子構造体を求めている。電子ビーム、紫
外線又はＸ線によるリソグラフイの如き従来のフ
オトリソグラフイ技術を発展させることにより、
1μｍ又はそれ以下の範囲の狭い線幅を得るため
の技術は、より難しく、より高価になつて来てい
る。
上記問題を解決するために幅の狭い素子構造体
を形成する他の技術が開発されている。そのよう
な１つの技術が、IBM Technical Disclosure
Bulletin、第19巻、第６号、1976年11月、第2057
頁乃至第2058頁における、H.B.Poggeによる、
“Narrow Line Widths Masking Methods”と
題する論文に記載されている。その方法は、多孔
性シリコンを用い、多孔性シリコンを酸化するこ
とを含んでいる。もう１つの技術は、IBM
Technical Disclosure Bulletin、第20巻、第４
号、1977年９月、第1376頁乃至第1378頁におけ
る、S.A.Abbas等による論文に記載されている。
その方法は、多結晶シリコンのマスク層を用いて
おり、それらの多結晶シリコン・マスク層はそれ
らの形成において窒化シリコンの如き酸化遮蔽材
料の中間マスクを初めに用いることによりマスク
するために形成されている。その技術によつて、
約2μｍ以下の線の寸法が得られる。
を形成する他の技術が開発されている。そのよう
な１つの技術が、IBM Technical Disclosure
Bulletin、第19巻、第６号、1976年11月、第2057
頁乃至第2058頁における、H.B.Poggeによる、
“Narrow Line Widths Masking Methods”と
題する論文に記載されている。その方法は、多孔
性シリコンを用い、多孔性シリコンを酸化するこ
とを含んでいる。もう１つの技術は、IBM
Technical Disclosure Bulletin、第20巻、第４
号、1977年９月、第1376頁乃至第1378頁におけ
る、S.A.Abbas等による論文に記載されている。
その方法は、多結晶シリコンのマスク層を用いて
おり、それらの多結晶シリコン・マスク層はそれ
らの形成において窒化シリコンの如き酸化遮蔽材
料の中間マスクを初めに用いることによりマスク
するために形成されている。その技術によつて、
約2μｍ以下の線の寸法が得られる。
シリコン基板上に例えばサブミクロン幅の狭い
寸法を有する領域を形成する方法は、例えば、米
国特許第4209349号、第4209350号及び第4234362
号の明細書に開示されている。それらの米国特許
明細書は、シリコン基板上に実質的水平面及び実
質的垂直面を形成してから、その実質的垂直面上
に極めて幅の狭い寸法の垂直な層を形成すること
を記載している。その層は、初めに実質的水平面
及び実質的垂直面の両方の上に極めて幅の狭い寸
法の層を付着してから、異方性の反応性イオン・
エツチング方法を用いて、垂直な層を実質的に完
全に残して、水平な層を除去することによつて形
成される。垂直な層の寸法は、付着された初めの
層の厚さに依存して調節される。又は、垂直な層
は、IBM Technical Disclosure Bulletin、第25
巻、第3B号、1982年８月19日、第1448頁乃至第
1449頁におけるS.B.Barbee等による論文、又は
米国特許第4256514号明細書に記載されている如
く、上面が窒化シリコンの如き耐酸化膜によりマ
スクされている多結晶シリコン層の側方側縁部を
酸化することによつて形成される。これらの方法
においては、1μｍ又はそれ以下の程度の幅の狭
い寸法の領域が得られる。
寸法を有する領域を形成する方法は、例えば、米
国特許第4209349号、第4209350号及び第4234362
号の明細書に開示されている。それらの米国特許
明細書は、シリコン基板上に実質的水平面及び実
質的垂直面を形成してから、その実質的垂直面上
に極めて幅の狭い寸法の垂直な層を形成すること
を記載している。その層は、初めに実質的水平面
及び実質的垂直面の両方の上に極めて幅の狭い寸
法の層を付着してから、異方性の反応性イオン・
エツチング方法を用いて、垂直な層を実質的に完
全に残して、水平な層を除去することによつて形
成される。垂直な層の寸法は、付着された初めの
層の厚さに依存して調節される。又は、垂直な層
は、IBM Technical Disclosure Bulletin、第25
巻、第3B号、1982年８月19日、第1448頁乃至第
1449頁におけるS.B.Barbee等による論文、又は
米国特許第4256514号明細書に記載されている如
く、上面が窒化シリコンの如き耐酸化膜によりマ
スクされている多結晶シリコン層の側方側縁部を
酸化することによつて形成される。これらの方法
においては、1μｍ又はそれ以下の程度の幅の狭
い寸法の領域が得られる。
高密度集積回路技術におけるもう１つの重要な
問題は、集積回路におけるそのような幅の狭い寸
法の種々の素子及びデバイスに如何にして電気接
点を形成するかということである。PN接合を形
成するために、単結晶シリコンの領域のためのド
ーパントの源として、高濃度にドープされた多結
晶シリコンを用いることが知られている。その多
結晶シリコンは、除くこともでき、又はその多結
晶シリコンからの外方拡散により形成された領域
のための電気接点としてデバイスの一部に残すこ
ともできる。そのような方法は、例えば、米国特
許第3978515号、第3460007号、第3664896号、第
3484313号及び第4209350号の明細書に開示されて
いる。しかしながら、それらの従来技術は、その
電気接点の次のレベルの金属のための方法につい
ては何ら示しておらず、又はPN接合への多結晶
シリコンの電気接点の上に直接第２レベルの金属
を有するものである。
問題は、集積回路におけるそのような幅の狭い寸
法の種々の素子及びデバイスに如何にして電気接
点を形成するかということである。PN接合を形
成するために、単結晶シリコンの領域のためのド
ーパントの源として、高濃度にドープされた多結
晶シリコンを用いることが知られている。その多
結晶シリコンは、除くこともでき、又はその多結
晶シリコンからの外方拡散により形成された領域
のための電気接点としてデバイスの一部に残すこ
ともできる。そのような方法は、例えば、米国特
許第3978515号、第3460007号、第3664896号、第
3484313号及び第4209350号の明細書に開示されて
いる。しかしながら、それらの従来技術は、その
電気接点の次のレベルの金属のための方法につい
ては何ら示しておらず、又はPN接合への多結晶
シリコンの電気接点の上に直接第２レベルの金属
を有するものである。
米国特許第3600651号明細書等に記載されてい
る他の方法による電気接点においては、単結晶シ
リコンの能動領域に横方向の多結晶シリコン接点
が設けられている。その多結晶シリコン層は上記
能動領域から横方向に離れた、より便利な位置に
おいて接触されている。米国特許第4236294号明
細書においても、PN接合への多結晶シリコン接
点の技術が用いられており、その多結晶シリコン
層は上記PN接合から横方向に或る便利な距離だ
け離れた位置において接触されている。日本特願
昭58−109464号明細書は、水平な導電層に或る便
利な位置において電気的に接触させることによ
り、幅の狭いPN接合領域に接点を形成する方法
について記載している。水平な導電層は、集積回
路の素子に接触している垂直な導電層に接触して
いる。
る他の方法による電気接点においては、単結晶シ
リコンの能動領域に横方向の多結晶シリコン接点
が設けられている。その多結晶シリコン層は上記
能動領域から横方向に離れた、より便利な位置に
おいて接触されている。米国特許第4236294号明
細書においても、PN接合への多結晶シリコン接
点の技術が用いられており、その多結晶シリコン
層は上記PN接合から横方向に或る便利な距離だ
け離れた位置において接触されている。日本特願
昭58−109464号明細書は、水平な導電層に或る便
利な位置において電気的に接触させることによ
り、幅の狭いPN接合領域に接点を形成する方法
について記載している。水平な導電層は、集積回
路の素子に接触している垂直な導電層に接触して
いる。
従来、集積回路の分野においては、チヤネル長
が高度に制御された、サブミクロンのチヤネル長
を有するFETの形成方法を開発するために大き
な努力が払われている。その成果の幾つかの例
が、IEEE Electron Device Letters、第EDL−
２巻、第１号、1981年１月、第４頁乃至第６頁に
おける、W.R.Hunter等による、“Ａ New
Edge−defined Approach for Sub−
micrometer MOS FET Fabrication”と題する
論文；IEEE Transactions on Electron
Devices、第ED−27巻、第７号、1980年７月、
第1275頁乃至第1279頁における、A.C.Ipri等によ
る、“Sub−micrometer Polysilicon Gate
CMOS／SOS Technology”と題する論文；及
びIEDM 1979 Confence Volume、第58頁乃至
第61頁における、T.N.Jackson等による、“Ａ
Novel Sub−micron Fabrication Technique”
と題する論文に記載されている。上記の第１の論
文は、二酸化シリコン側壁層を形成するために反
応性イオン・エツチング技術を用いている。第２
の論文は硼素の横方向拡散を含む技術を用いてい
る。第３の論文における方法は、従来の如くパタ
ーン化された金属層の絶縁端上に金属をめつきす
ることを用いている。他には、チヤネルの短い
FETデバイスが、従来の多くの技術文献に示さ
れている。
が高度に制御された、サブミクロンのチヤネル長
を有するFETの形成方法を開発するために大き
な努力が払われている。その成果の幾つかの例
が、IEEE Electron Device Letters、第EDL−
２巻、第１号、1981年１月、第４頁乃至第６頁に
おける、W.R.Hunter等による、“Ａ New
Edge−defined Approach for Sub−
micrometer MOS FET Fabrication”と題する
論文；IEEE Transactions on Electron
Devices、第ED−27巻、第７号、1980年７月、
第1275頁乃至第1279頁における、A.C.Ipri等によ
る、“Sub−micrometer Polysilicon Gate
CMOS／SOS Technology”と題する論文；及
びIEDM 1979 Confence Volume、第58頁乃至
第61頁における、T.N.Jackson等による、“Ａ
Novel Sub−micron Fabrication Technique”
と題する論文に記載されている。上記の第１の論
文は、二酸化シリコン側壁層を形成するために反
応性イオン・エツチング技術を用いている。第２
の論文は硼素の横方向拡散を含む技術を用いてい
る。第３の論文における方法は、従来の如くパタ
ーン化された金属層の絶縁端上に金属をめつきす
ることを用いている。他には、チヤネルの短い
FETデバイスが、従来の多くの技術文献に示さ
れている。
従来よりも多い密度及び性能を可能にする、特
に効果的なMOSFET構造体が、Denshi Tsushin
Rengo Taikai、1978年４月、第２頁乃至第20頁
における、Saito等による、“Ａ New Short
Channel MOS・FET with Lightly Doped
Drain”と題する論文に記載されている。その低
濃度にドープされたドレイン（LDD）を有する
Ｎチヤネル型MOSFETは、イオン注入されたN+
型のソース及びドレイン領域を離隔させているチ
ヤネルに加えて、サブミクロンの拡散されたN-
型領域を有しており、それらのN-型領域は、チ
ヤネルの破壊電圧又はスナツプ・バツク電圧を増
加させ、ドレインのピンチオフ領域における高電
界を上記N-型領域中に拡張することにより、デ
バイスのドレイン接合における電子衝撃によるイ
オン化（従つて、熱い電子の放出）を減少させ
る。その結果、電源電圧が増加され又は所与の電
圧におけるチヤネル長が減少されて、性能が改善
される。そのようなデバイスを形成するための改
良された方法が米国特許第4366613号明細書に開
示されており、その方法においては、デバイスの
N-型LDD領域が、制御されたN-型イオン注入及
びゲートに接するサブミクロン幅のSiO2側壁ス
ペーサの形成によつて形成される。他のLDD方
法については、前述の米国特許第4209349号、第
4209350号等の明細書に示されている。それらの
米国特許明細書は又、半導体基板の表面上に形成
された層から該基板中に外方拡散することにより
形成された、自己整合された拡散領域を示してい
る。前述の米国特許第4366613号明細書において
は、LDD・FETの多結晶シリコン・ゲートのプ
レートが従来のリソグラフイ方法により形成され
ている。その達成可能な最小の長さは、用いられ
るリソグラフイ装置の能力によつて制限される。
更に、FETデバイスの各素子に電気接点を高密
度に設ける方法が存在していない。本発明におい
ては、達成可能なデバイスのゲートの最小の長さ
がリソグラフイ装置によつて制限されず、設計条
件によつて設定することができる。1μｍよりも
小さいチヤネル長を有するデバイスを、従来のフ
オトリソグラフイ装置を用いて容易に形成するこ
とができる。
に効果的なMOSFET構造体が、Denshi Tsushin
Rengo Taikai、1978年４月、第２頁乃至第20頁
における、Saito等による、“Ａ New Short
Channel MOS・FET with Lightly Doped
Drain”と題する論文に記載されている。その低
濃度にドープされたドレイン（LDD）を有する
Ｎチヤネル型MOSFETは、イオン注入されたN+
型のソース及びドレイン領域を離隔させているチ
ヤネルに加えて、サブミクロンの拡散されたN-
型領域を有しており、それらのN-型領域は、チ
ヤネルの破壊電圧又はスナツプ・バツク電圧を増
加させ、ドレインのピンチオフ領域における高電
界を上記N-型領域中に拡張することにより、デ
バイスのドレイン接合における電子衝撃によるイ
オン化（従つて、熱い電子の放出）を減少させ
る。その結果、電源電圧が増加され又は所与の電
圧におけるチヤネル長が減少されて、性能が改善
される。そのようなデバイスを形成するための改
良された方法が米国特許第4366613号明細書に開
示されており、その方法においては、デバイスの
N-型LDD領域が、制御されたN-型イオン注入及
びゲートに接するサブミクロン幅のSiO2側壁ス
ペーサの形成によつて形成される。他のLDD方
法については、前述の米国特許第4209349号、第
4209350号等の明細書に示されている。それらの
米国特許明細書は又、半導体基板の表面上に形成
された層から該基板中に外方拡散することにより
形成された、自己整合された拡散領域を示してい
る。前述の米国特許第4366613号明細書において
は、LDD・FETの多結晶シリコン・ゲートのプ
レートが従来のリソグラフイ方法により形成され
ている。その達成可能な最小の長さは、用いられ
るリソグラフイ装置の能力によつて制限される。
更に、FETデバイスの各素子に電気接点を高密
度に設ける方法が存在していない。本発明におい
ては、達成可能なデバイスのゲートの最小の長さ
がリソグラフイ装置によつて制限されず、設計条
件によつて設定することができる。1μｍよりも
小さいチヤネル長を有するデバイスを、従来のフ
オトリソグラフイ装置を用いて容易に形成するこ
とができる。
［発明が解決しようとする問題点］
本発明の目的は、サブミクロンの短いチヤネル
長を有し、電気接点が効果的に形成される、高密
度のFET構造体の製造方法を提供することであ
る。
長を有し、電気接点が効果的に形成される、高密
度のFET構造体の製造方法を提供することであ
る。
［問題点を解決するための手段］
本発明は、サブミクロンのチヤネル長を有す
る、集積回路FET構造体を提供する。分離パタ
ーンにより相互に分離された表面領域を有する半
導体基板が設けられる。幅の狭いPN接合のソー
ス及びドレイン領域が、少なくとも１つの上記表
面領域内に、相互に離隔して配置されている。各
PN接合は、電気接点領域の幅と実質的に同一の
幅を有している。実質的に垂直なコンフオーマル
（conformal）導電層が各PN接合領域に電気的に
オーム接触している。実質的に水平な導電層は
各々の垂直な導電層の側縁部と電気的にオーム接
触しており、第１絶縁層により上記表面領域から
分離されている。第２絶縁層が上記の垂直なコン
フオーマル導電層を被覆している。上記水平な導
電層は、ソース及びドレイン領域に接触する、相
互に電気的に分離された導電路が形成されるよう
に、パタン化されている。それらのパターン化さ
れた水平な導電層上に、第３絶縁層が配置されて
いる。ソース及びドレイン領域間のチヤネル上
に、ゲート誘電体層が形成されている。上記ゲー
ト誘電体層上に、ゲート電極が配置されている。
上記ゲート電極は、第２絶縁層により垂直なコン
フオーマル導電層から分離されている。第３絶縁
層中の開孔を経て、パターン化された水平な導電
層の各部分に、電気的オーム接点が形成されてい
る。この接点は、パターン化された水平な導電層
及び垂直なコンフオーマル導電層を経て、幅の狭
いPN接合のソース及びドレイン領域に効果的な
電気接点を形成する。
る、集積回路FET構造体を提供する。分離パタ
ーンにより相互に分離された表面領域を有する半
導体基板が設けられる。幅の狭いPN接合のソー
ス及びドレイン領域が、少なくとも１つの上記表
面領域内に、相互に離隔して配置されている。各
PN接合は、電気接点領域の幅と実質的に同一の
幅を有している。実質的に垂直なコンフオーマル
（conformal）導電層が各PN接合領域に電気的に
オーム接触している。実質的に水平な導電層は
各々の垂直な導電層の側縁部と電気的にオーム接
触しており、第１絶縁層により上記表面領域から
分離されている。第２絶縁層が上記の垂直なコン
フオーマル導電層を被覆している。上記水平な導
電層は、ソース及びドレイン領域に接触する、相
互に電気的に分離された導電路が形成されるよう
に、パタン化されている。それらのパターン化さ
れた水平な導電層上に、第３絶縁層が配置されて
いる。ソース及びドレイン領域間のチヤネル上
に、ゲート誘電体層が形成されている。上記ゲー
ト誘電体層上に、ゲート電極が配置されている。
上記ゲート電極は、第２絶縁層により垂直なコン
フオーマル導電層から分離されている。第３絶縁
層中の開孔を経て、パターン化された水平な導電
層の各部分に、電気的オーム接点が形成されてい
る。この接点は、パターン化された水平な導電層
及び垂直なコンフオーマル導電層を経て、幅の狭
いPN接合のソース及びドレイン領域に効果的な
電気接点を形成する。
次に、小さな領域のFETデバイスに接点を形
成する方法について説明する。少なくとも１つの
第１導電型の表面領域を有する単結晶半導体基板
が設けられ、絶縁層が上記表面領域上に設けられ
る。実質的に水平な第１導電層が上記絶縁層上に
形成される。上記絶縁層及び上記第１導電層がマ
スク及びエツチングされて、デバイスのソース、
ドレイン及びゲート領域を形成したい領域の半導
体基板に達する開孔がそれらの層中に形成され
る。それらの開孔は、上記多層構造体に実質的に
垂直な表面を形成する。第２導電型に高濃度にド
ープされたコンフオーマル導電層が、上記の実質
的に垂直な表面を有する開孔上並びに上記絶縁層
及び第１導電層上に形成される。上記コンフオー
マル導電層は、該コンフオーマル導電層の水平部
分が実質的に除去されて、側面上に実質的に垂直
なコンフオーマル導電層を有する開孔が残される
ように、異方性エツチングされる。表面上に多層
構造体を有する半導体基板が適当な温度で加熱さ
れ、垂直なコンフオーマル導電層から第２導電型
のドーパントが半導体基板中に拡散されてソース
及びドレイン領域が形成され、第１導電層の表面
上に第３絶縁層そして垂直なコンフオーマル導電
層上に第２絶縁層が形成される。次に、ゲート誘
電体が、ソース及びドレイン領域間の半導体基板
の表面上に形成される。電気接点が、第３絶縁層
を経て第１導電層に形成され、それらの接点は、
水平な導電層及び垂直なコンフオーマル導電層を
経て、ソース及びドレイン領域に効果的な電気接
点を形成する。
成する方法について説明する。少なくとも１つの
第１導電型の表面領域を有する単結晶半導体基板
が設けられ、絶縁層が上記表面領域上に設けられ
る。実質的に水平な第１導電層が上記絶縁層上に
形成される。上記絶縁層及び上記第１導電層がマ
スク及びエツチングされて、デバイスのソース、
ドレイン及びゲート領域を形成したい領域の半導
体基板に達する開孔がそれらの層中に形成され
る。それらの開孔は、上記多層構造体に実質的に
垂直な表面を形成する。第２導電型に高濃度にド
ープされたコンフオーマル導電層が、上記の実質
的に垂直な表面を有する開孔上並びに上記絶縁層
及び第１導電層上に形成される。上記コンフオー
マル導電層は、該コンフオーマル導電層の水平部
分が実質的に除去されて、側面上に実質的に垂直
なコンフオーマル導電層を有する開孔が残される
ように、異方性エツチングされる。表面上に多層
構造体を有する半導体基板が適当な温度で加熱さ
れ、垂直なコンフオーマル導電層から第２導電型
のドーパントが半導体基板中に拡散されてソース
及びドレイン領域が形成され、第１導電層の表面
上に第３絶縁層そして垂直なコンフオーマル導電
層上に第２絶縁層が形成される。次に、ゲート誘
電体が、ソース及びドレイン領域間の半導体基板
の表面上に形成される。電気接点が、第３絶縁層
を経て第１導電層に形成され、それらの接点は、
水平な導電層及び垂直なコンフオーマル導電層を
経て、ソース及びドレイン領域に効果的な電気接
点を形成する。
［実施例］
第２図乃至第５図は、高密度の回路構造体にお
いて本発明によるサブミクロンのチヤネル長を有
するFETを形成するための方法の一例を示して
いる。この例においては、Ｎチヤネル型
MOSFET集積回路が形成されているが、単にト
ランジスタ及び関連する領域の種々の素子の極性
を反対にすることにより、Ｐチヤネル型のFET
を形成することもできることは明らかである。
いて本発明によるサブミクロンのチヤネル長を有
するFETを形成するための方法の一例を示して
いる。この例においては、Ｎチヤネル型
MOSFET集積回路が形成されているが、単にト
ランジスタ及び関連する領域の種々の素子の極性
を反対にすることにより、Ｐチヤネル型のFET
を形成することもできることは明らかである。
第２図は初めての一連の工程を示しており、半
導体基板として、結晶方向＜100＞を有するP-型
単結晶シリコン基板１０が用いられている。970
℃の温度において湿つた酸素を用いる如き、熱酸
化方法によつて、二酸化シリコン層１２が形成さ
れる。次に、硼素イオンが、約15乃至40KeVの
原子エネルギ及び約１乃至３×1016原子／cm3の注
入量で、二酸化シリコン層１２中に全面的に注入
される。二酸化シリコン層１２の厚さは約100乃
至200nｍである。それから、化学的に気相付着
された二酸化シリコン層１４が二酸化シリコン層
１２上に付着される。二酸化シリコン層１４は、
例えば、大気圧又は低圧条件の下で約800℃又は
それ以下の温度においてSin4Cl2及びN2Ｏを用い
て、或は約400℃においてSiH4＋O2を用いて、又
はプラズマ・エンハンスされたSiH4を用いた化
学的気相付着を用いて付着することができる。二
酸化シリコン層１４の厚さは典型的には約400乃
至700nｍである。
導体基板として、結晶方向＜100＞を有するP-型
単結晶シリコン基板１０が用いられている。970
℃の温度において湿つた酸素を用いる如き、熱酸
化方法によつて、二酸化シリコン層１２が形成さ
れる。次に、硼素イオンが、約15乃至40KeVの
原子エネルギ及び約１乃至３×1016原子／cm3の注
入量で、二酸化シリコン層１２中に全面的に注入
される。二酸化シリコン層１２の厚さは約100乃
至200nｍである。それから、化学的に気相付着
された二酸化シリコン層１４が二酸化シリコン層
１２上に付着される。二酸化シリコン層１４は、
例えば、大気圧又は低圧条件の下で約800℃又は
それ以下の温度においてSin4Cl2及びN2Ｏを用い
て、或は約400℃においてSiH4＋O2を用いて、又
はプラズマ・エンハンスされたSiH4を用いた化
学的気相付着を用いて付着することができる。二
酸化シリコン層１４の厚さは典型的には約400乃
至700nｍである。
実質的に水平な第１導電層１６が二酸化シリコ
ン層１４上に形成される。この導電層１６は、高
濃度にドープされた多結晶シリコン材料、タング
ステン又はモリブデンの如き耐熱金属材料、
WSi2或はTaSi2の如き耐熱金属珪化物、又は単
一又は複数の多結晶シリコン層と組合わされた金
属珪化物層から成るいわゆるポリサイド層より成
ることができる。上記のドープされた多結晶シリ
コンの厚さは200乃至400nｍのオーダーである。
上記の耐熱金属層の厚さは200乃至300nｍのオー
ダーである。上記の耐熱金属珪化物層の厚さは、
例えば約200乃至300nｍの範囲である。上記のポ
リサイド層の厚さは、約200乃至400nｍの多結晶
シリコン層と、200乃至300nｍの金属珪化物層と
より成る。上記の水平な導電層はポリサイドより
成ることが好ましい。ポリサイドは、多結晶シリ
コンを単独で用いた場合よりも低いシート抵抗を
有し、必要であれば熱酸化することができるが、
耐熱金属はそのように容易に酸化することができ
ない。
ン層１４上に形成される。この導電層１６は、高
濃度にドープされた多結晶シリコン材料、タング
ステン又はモリブデンの如き耐熱金属材料、
WSi2或はTaSi2の如き耐熱金属珪化物、又は単
一又は複数の多結晶シリコン層と組合わされた金
属珪化物層から成るいわゆるポリサイド層より成
ることができる。上記のドープされた多結晶シリ
コンの厚さは200乃至400nｍのオーダーである。
上記の耐熱金属層の厚さは200乃至300nｍのオー
ダーである。上記の耐熱金属珪化物層の厚さは、
例えば約200乃至300nｍの範囲である。上記のポ
リサイド層の厚さは、約200乃至400nｍの多結晶
シリコン層と、200乃至300nｍの金属珪化物層と
より成る。上記の水平な導電層はポリサイドより
成ることが好ましい。ポリサイドは、多結晶シリ
コンを単独で用いた場合よりも低いシート抵抗を
有し、必要であれば熱酸化することができるが、
耐熱金属はそのように容易に酸化することができ
ない。
標準的リソグラフイ及び反応性イオン・エツチ
ング技術を用いて、第２図の多層構造体中に、所
望のFET構造体の位置に開孔が形成される。
FETのソース及びドレイン領域は、エツチング
された開孔の側面の範囲内に配置されることにな
る。開孔の側面は実質的に垂直でなければならな
い。エツチングされた領域において実質的に垂直
な側壁を得るためには、各々の層１２，１４及び
１６に異方性エツチングを用いる必要がある。シ
リコン又は珪化物のエツチング方法において用い
られる雰囲気はDF4／O2、CCl2F2／O2又はSF6／
Cl2である。SiO2金属をエツチングするために用
いられる雰囲気は、CF4／H2又はCHF3／Arであ
る。そのエツチングされた構造体上に、N+型多
結晶シリコンよりなるコンフオーマルな導電層、
即ち、構造体の表面形状に沿つて付着され、構造
体表面の水平部分及び垂直部分を含む全表面にお
いてほぼ一様な厚さを有する導電層、が付着され
る。その多結晶シリコン層は、その場でドープさ
れてもよく、又は実質的にドープされずに付着さ
れてから、イオン注入及び熱処理を施されても或
は熱拡散されてもよい。付着後にドーピングが行
なわれる場合には、典型的には、単結晶層上に約
15Ω／口を得るために、870℃においてPOCl3を
用いてから、925乃至970℃においてドライブ・イ
ンが施される。多結晶シリコンのドーピング・レ
ベルは、約５乃至10×1019／cm3である。イオン注
入方法は、約１×1015乃至１×1016イオン／cm2及
び30乃至100KeVで行なわれる。その導電型を与
える好ましいイオンは砒素である。それから、
N+型多結晶シリコンのコンフオーマル導電層に、
例えば600ワツト及び20ミリトルの圧力において
CCl2F2＋O2を用いて、異方性エツチングが施さ
れる。その結果、第３図に示されている如く、
N+型コンフオーマル導電層の水平部分が実質的
に除去されて、実質的に垂直なコンフオーマル導
電層２０及び２２が残される。この時点におい
て、垂直なコンフオーマル導電層２０及び２２
は、第４図に示されている如く、不用な側壁部分
２１に接続している。それらの側壁部分２１は、
リソグラフイ及びエツチング技術を用いて容易に
除去される。第４図は、層２０及び２２を湿式の
化学的又はプラズマ・エツチング剤から保護する
レジスト・マスク２３を示している。
ング技術を用いて、第２図の多層構造体中に、所
望のFET構造体の位置に開孔が形成される。
FETのソース及びドレイン領域は、エツチング
された開孔の側面の範囲内に配置されることにな
る。開孔の側面は実質的に垂直でなければならな
い。エツチングされた領域において実質的に垂直
な側壁を得るためには、各々の層１２，１４及び
１６に異方性エツチングを用いる必要がある。シ
リコン又は珪化物のエツチング方法において用い
られる雰囲気はDF4／O2、CCl2F2／O2又はSF6／
Cl2である。SiO2金属をエツチングするために用
いられる雰囲気は、CF4／H2又はCHF3／Arであ
る。そのエツチングされた構造体上に、N+型多
結晶シリコンよりなるコンフオーマルな導電層、
即ち、構造体の表面形状に沿つて付着され、構造
体表面の水平部分及び垂直部分を含む全表面にお
いてほぼ一様な厚さを有する導電層、が付着され
る。その多結晶シリコン層は、その場でドープさ
れてもよく、又は実質的にドープされずに付着さ
れてから、イオン注入及び熱処理を施されても或
は熱拡散されてもよい。付着後にドーピングが行
なわれる場合には、典型的には、単結晶層上に約
15Ω／口を得るために、870℃においてPOCl3を
用いてから、925乃至970℃においてドライブ・イ
ンが施される。多結晶シリコンのドーピング・レ
ベルは、約５乃至10×1019／cm3である。イオン注
入方法は、約１×1015乃至１×1016イオン／cm2及
び30乃至100KeVで行なわれる。その導電型を与
える好ましいイオンは砒素である。それから、
N+型多結晶シリコンのコンフオーマル導電層に、
例えば600ワツト及び20ミリトルの圧力において
CCl2F2＋O2を用いて、異方性エツチングが施さ
れる。その結果、第３図に示されている如く、
N+型コンフオーマル導電層の水平部分が実質的
に除去されて、実質的に垂直なコンフオーマル導
電層２０及び２２が残される。この時点におい
て、垂直なコンフオーマル導電層２０及び２２
は、第４図に示されている如く、不用な側壁部分
２１に接続している。それらの側壁部分２１は、
リソグラフイ及びエツチング技術を用いて容易に
除去される。第４図は、層２０及び２２を湿式の
化学的又はプラズマ・エツチング剤から保護する
レジスト・マスク２３を示している。
不要な側壁部分２１が除かれた後に、レジス
ト・マスク２３が除かれる。単結晶シリコンと多
結晶シリコンの垂直なコンフオーマル導電層２０
及び２２との間に３：１乃至４：１の酸化速度の
差が得られるように、上記構造体が800℃の温度
における湿つた酸素の熱酸化雰囲気に対してさら
される。その結果、二酸化シリコン層２４が形成
される。単結晶シリコン領域上に約50乃至100n
ｍの二酸化シリコンが成長され、多結晶シリコン
層上に約300乃至400nｍの二酸化シリコンが成長
される。この間に、多結晶シリコン層２０及び２
２から或る程度のソース及びドレイン拡散が生じ
るが、最終的には、ソース及びドレイン領域２６
及び２８並びにＰ型にドープされたフイールド分
離領域３０は後の工程における熱処理を経て最終
状態に形成される。
ト・マスク２３が除かれる。単結晶シリコンと多
結晶シリコンの垂直なコンフオーマル導電層２０
及び２２との間に３：１乃至４：１の酸化速度の
差が得られるように、上記構造体が800℃の温度
における湿つた酸素の熱酸化雰囲気に対してさら
される。その結果、二酸化シリコン層２４が形成
される。単結晶シリコン領域上に約50乃至100n
ｍの二酸化シリコンが成長され、多結晶シリコン
層上に約300乃至400nｍの二酸化シリコンが成長
される。この間に、多結晶シリコン層２０及び２
２から或る程度のソース及びドレイン拡散が生じ
るが、最終的には、ソース及びドレイン領域２６
及び２８並びにＰ型にドープされたフイールド分
離領域３０は後の工程における熱処理を経て最終
状態に形成される。
次に、第５図の構造体がイオン注入装置内に配
置され、例えば砒素イオンを用いたＮ型イオン注
入が約50乃至120KeVのエネルギ及び約５×1013
乃至５×1014イオン／cm2の注入量を用いて施され
る。上記イオン注入方法の結果が第５図に示され
ており、負イオンの存在が点線３２により示され
ている。Ｎ型イオンは、方向性を有するイオン注
入方法を用いることによつて、二酸化シリコン層
２４の水平部分のみに注入されている。二酸化シ
リコン層２４におけるそれらのイオンの濃度は、
５×1017乃至５×1018原子／c.c.のオーダーであ
る。
置され、例えば砒素イオンを用いたＮ型イオン注
入が約50乃至120KeVのエネルギ及び約５×1013
乃至５×1014イオン／cm2の注入量を用いて施され
る。上記イオン注入方法の結果が第５図に示され
ており、負イオンの存在が点線３２により示され
ている。Ｎ型イオンは、方向性を有するイオン注
入方法を用いることによつて、二酸化シリコン層
２４の水平部分のみに注入されている。二酸化シ
リコン層２４におけるそれらのイオンの濃度は、
５×1017乃至５×1018原子／c.c.のオーダーであ
る。
コンフオーマルな二酸化シリコンの化学的気相
付着により、第５図の構造体上に二酸化シリコン
層３６が形成される。その付着には、厚さ約200
乃至400nｍの二酸化シリコン層３６を得るたに、
約800℃においてテトラエチル・オルトシリケー
トを用いる低圧の化学的気相付着方法、又は400
℃においてSiH4＋O2を用いる低圧の化学的気相
付着方法が用いられる。それから、CHF3／Ar又
はCF4／H2のいずれかの雰囲気を用いた異方性の
反応性イオン・エツチング方法を用いて、層３６
の水平部分が除去されて、第１図に示されている
如く、二酸化シリコン層３６の実質的に垂直な部
分が残される。FETデバイスの所望のチヤネル
幅が得られるように、第５図の開孔は充分な幅を
有している。単結晶シリコン基板１０上の二酸化
シリコン層２４の露出された部分が、反応性イオ
ン・エツチングにより、シリコン基板１０に達す
るまで除去される。水平な第１導電層１６上の二
酸化シリコン層２４の露出された部分も、その処
理中に除去されるが、その部分はより厚いので、
エツチング処理後も充分な二酸化シリコン層が水
平な第１導電層１６上に残されている。
付着により、第５図の構造体上に二酸化シリコン
層３６が形成される。その付着には、厚さ約200
乃至400nｍの二酸化シリコン層３６を得るたに、
約800℃においてテトラエチル・オルトシリケー
トを用いる低圧の化学的気相付着方法、又は400
℃においてSiH4＋O2を用いる低圧の化学的気相
付着方法が用いられる。それから、CHF3／Ar又
はCF4／H2のいずれかの雰囲気を用いた異方性の
反応性イオン・エツチング方法を用いて、層３６
の水平部分が除去されて、第１図に示されている
如く、二酸化シリコン層３６の実質的に垂直な部
分が残される。FETデバイスの所望のチヤネル
幅が得られるように、第５図の開孔は充分な幅を
有している。単結晶シリコン基板１０上の二酸化
シリコン層２４の露出された部分が、反応性イオ
ン・エツチングにより、シリコン基板１０に達す
るまで除去される。水平な第１導電層１６上の二
酸化シリコン層２４の露出された部分も、その処
理中に除去されるが、その部分はより厚いので、
エツチング処理後も充分な二酸化シリコン層が水
平な第１導電層１６上に残されている。
水平な第１導電層１６は、その導体レベルに所
望の配線パターンが得られるように、リソグラフ
イ及び反応性イオン・エツチング技術によりパタ
ーン化されている。その配線パターンは、そのエ
ツチング工程により、示されているデバイスのソ
ース及びドレイン領域の電気的接続体（図示せ
ず）を分離させている。
望の配線パターンが得られるように、リソグラフ
イ及び反応性イオン・エツチング技術によりパタ
ーン化されている。その配線パターンは、そのエ
ツチング工程により、示されているデバイスのソ
ース及びドレイン領域の電気的接続体（図示せ
ず）を分離させている。
VTを調節するために、チヤネルのイオン注入
が用いられる。そのイオン注入は、典型的には、
約２乃至６×1011原子／cm2の注入量及び45乃至
65KeVのエネルギにおいて硼素を用いて行なわ
れる。
が用いられる。そのイオン注入は、典型的には、
約２乃至６×1011原子／cm2の注入量及び45乃至
65KeVのエネルギにおいて硼素を用いて行なわ
れる。
薄い二酸化シリコンのゲート誘電体層４０が、
970℃の温度において湿つた酸素を用いて、露出
された単結晶シリコン基板１０上に成長される。
そのゲート誘電体層の好ましい厚さは、約10乃至
50nｍである。その酸化工程中に、負イオン３２
を有している二酸化シリコン層２４から外方拡散
が生じることにより、低濃度にドープされたN-
型領域４６及び４８が形成される。そのN-型の
外方拡散は、酸化物成長工程中に開始されてか
ら、後の熱処理においても続いて生じることは勿
論である。
970℃の温度において湿つた酸素を用いて、露出
された単結晶シリコン基板１０上に成長される。
そのゲート誘電体層の好ましい厚さは、約10乃至
50nｍである。その酸化工程中に、負イオン３２
を有している二酸化シリコン層２４から外方拡散
が生じることにより、低濃度にドープされたN-
型領域４６及び４８が形成される。そのN-型の
外方拡散は、酸化物成長工程中に開始されてか
ら、後の熱処理においても続いて生じることは勿
論である。
それから、P+型又はN+型の多結晶シリコン層
５０が表面上に均一に付着されて、第１図に示さ
れている如く、初めにエツチングされた開孔の残
されている部分を充填する。この多結晶シリコン
層５０は、FETデバイスのゲート電極として接
続されることになる。リソグラフイ及びエツチン
グ技術を用いて、多結晶シリコン層５０が、所望
のゲート電極領域のみに配置されるように画成さ
れる。リソグラフイ及びエツチング技術を用い
て、水平な導電層１６に達する接点開孔が二酸化
シリコン層２４中に形成される。構造体の表面上
に、例えば、遷移金属、アルミニウム、アルミニ
ウム−銅又は同種のものの如き適当な金属が全面
的に付着される。パラジウム又は同種のものを付
着し、シリコンと反応させて、金属珪化物接点を
形成することにより、他の金属接点を形成するこ
とができる。ソース電極５２、ゲート電極５４及
びドレイン電極５６の所望の接点構造体が得られ
るように上記金属層を画成するために、リソグラ
フイ及びエツチング技術が用いられる。水平な導
電層１６が既にパターン化されているので、ソー
ス電極５２は、水平な導電層１６及び垂直なコン
フオーマル導電層２０を経て、ソース領域２６に
接続される。同様に、ドレイン電極５６は、水平
な導電層１６及び垂直なコンフオーマル導電層２
２を経て、ドレイン領域２８に接続される。第６
図は、第１図の線６−６から見た上面図である。
５０が表面上に均一に付着されて、第１図に示さ
れている如く、初めにエツチングされた開孔の残
されている部分を充填する。この多結晶シリコン
層５０は、FETデバイスのゲート電極として接
続されることになる。リソグラフイ及びエツチン
グ技術を用いて、多結晶シリコン層５０が、所望
のゲート電極領域のみに配置されるように画成さ
れる。リソグラフイ及びエツチング技術を用い
て、水平な導電層１６に達する接点開孔が二酸化
シリコン層２４中に形成される。構造体の表面上
に、例えば、遷移金属、アルミニウム、アルミニ
ウム−銅又は同種のものの如き適当な金属が全面
的に付着される。パラジウム又は同種のものを付
着し、シリコンと反応させて、金属珪化物接点を
形成することにより、他の金属接点を形成するこ
とができる。ソース電極５２、ゲート電極５４及
びドレイン電極５６の所望の接点構造体が得られ
るように上記金属層を画成するために、リソグラ
フイ及びエツチング技術が用いられる。水平な導
電層１６が既にパターン化されているので、ソー
ス電極５２は、水平な導電層１６及び垂直なコン
フオーマル導電層２０を経て、ソース領域２６に
接続される。同様に、ドレイン電極５６は、水平
な導電層１６及び垂直なコンフオーマル導電層２
２を経て、ドレイン領域２８に接続される。第６
図は、第１図の線６−６から見た上面図である。
［発明の効果］
本発明によれば、自己整合された、サブミクロ
ンのチヤネル長を有する、集積回路FET構造体
が得られる。
ンのチヤネル長を有する、集積回路FET構造体
が得られる。
第１図は本発明による自己整合された、サブミ
クロンのチヤネル長を有するFET構造体を示す
図、第２図乃至第５図は本発明によるFET構造
体を形成するための方法の一例を示す図、第６図
は第１図の線６−６から見た上面図である。 １０……単結晶シリコン基板、１２，２４……
熱酸化二酸化シリコン層、１４，３６……化学的
気相付着二酸化シリコン層、１６……水平な第１
導電層、２０，２２……垂直なコンフオーマル導
電層、２１……不要な側壁部分、２３……レジス
ト・マスク、２６，２８……ソース及びドレイン
領域、３０……フイールド分離領域、３２……負
イオンの存在を示す点線、４０……ゲート誘電体
層、４６，４８……低濃度にドープされたN-型
領域、５０……P+型又はN+型の多結晶シリコン
層、５２，５６……ソース及びドレイン電極、５
４……ゲート電極。
クロンのチヤネル長を有するFET構造体を示す
図、第２図乃至第５図は本発明によるFET構造
体を形成するための方法の一例を示す図、第６図
は第１図の線６−６から見た上面図である。 １０……単結晶シリコン基板、１２，２４……
熱酸化二酸化シリコン層、１４，３６……化学的
気相付着二酸化シリコン層、１６……水平な第１
導電層、２０，２２……垂直なコンフオーマル導
電層、２１……不要な側壁部分、２３……レジス
ト・マスク、２６，２８……ソース及びドレイン
領域、３０……フイールド分離領域、３２……負
イオンの存在を示す点線、４０……ゲート誘電体
層、４６，４８……低濃度にドープされたN-型
領域、５０……P+型又はN+型の多結晶シリコン
層、５２，５６……ソース及びドレイン電極、５
４……ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも表面領域が第１導電型の半導体基
板を用意し、 基板表面上に第１絶縁層を形成し、 上記第１絶縁層上に、ソース配線導体及びドレ
イン配線導体を与える第１導電層を形成し、 基板表面が露出するまで上記第１導電層及び上
記第１絶縁層の所定領域をエツチングして、１対
の対向する垂直な側壁を有し且つ上記ソース配線
導体及び上記ドレイン配線導体が上記１対の側壁
に臨むような開孔を形成し、 上記開孔を含む領域上に、第２導電型にドープ
されたコンフオーマルな第２導電層を形成し、 上記側壁間の基板表面が露出するまで上記第２
導電層の水平部分をエツチングして上記側壁に側
壁導電層を形成し、 上記基板を加熱して上記側壁導電層から上記基
板に第２導電型のドーパントを拡散させてソース
領域及びドレイン領域を形成すると共に、上記側
壁導電層及び上記側壁間の露出した基板表面を含
む領域上に第２絶縁層を形成し、 上記第２絶縁層に第２導電型のドーパントを注
入し、 上記第２絶縁層上にコンフオーマルな第３絶縁
層を形成し、 上記側壁間の基板表面が露出するまで上記第２
及び第３の絶縁層の水平部分をエツチングし、 上記基板を加熱して上記第２絶縁層から上記基
板に第２導電型のドーパントを拡散させることに
より、上記ソース領域及びドレイン領域と接し且
つこれらよりも低濃度にドープされた領域を形成
すると共に、上記側壁間の基板表面上にゲート誘
電体層を形成し、 上記ゲート誘電体層上にゲート接点を形成する
ことを含むFET構造体の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US560624 | 1983-12-12 | ||
| US06/560,624 US4546535A (en) | 1983-12-12 | 1983-12-12 | Method of making submicron FET structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124874A JPS60124874A (ja) | 1985-07-03 |
| JPH0452615B2 true JPH0452615B2 (ja) | 1992-08-24 |
Family
ID=24238601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149818A Granted JPS60124874A (ja) | 1983-12-12 | 1984-07-20 | Ｆｅｔ構造体の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4546535A (ja) |
| EP (1) | EP0145927B1 (ja) |
| JP (1) | JPS60124874A (ja) |
| DE (1) | DE3469245D1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641420A (en) * | 1984-08-30 | 1987-02-10 | At&T Bell Laboratories | Metalization process for headless contact using deposited smoothing material |
| IT1213234B (it) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos. |
| JPS61139058A (ja) * | 1984-12-11 | 1986-06-26 | Seiko Epson Corp | 半導体製造装置 |
| US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
| US4649638A (en) * | 1985-04-17 | 1987-03-17 | International Business Machines Corp. | Construction of short-length electrode in semiconductor device |
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| GB8527062D0 (en) * | 1985-11-02 | 1985-12-04 | Plessey Co Plc | Mos transistor manufacture |
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| JPH0766966B2 (ja) * | 1987-04-06 | 1995-07-19 | 株式会社日立製作所 | 半導体装置 |
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-
1983
- 1983-12-12 US US06/560,624 patent/US4546535A/en not_active Expired - Fee Related
-
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- 1984-07-20 JP JP59149818A patent/JPS60124874A/ja active Granted
- 1984-11-06 EP EP84113327A patent/EP0145927B1/en not_active Expired
- 1984-11-06 DE DE8484113327T patent/DE3469245D1/de not_active Expired
Also Published As
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