JPS624867B2 - - Google Patents

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JPS624867B2
JPS624867B2 JP57176499A JP17649982A JPS624867B2 JP S624867 B2 JPS624867 B2 JP S624867B2 JP 57176499 A JP57176499 A JP 57176499A JP 17649982 A JP17649982 A JP 17649982A JP S624867 B2 JPS624867 B2 JP S624867B2
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silicon
silicon dioxide
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Homero De Ra Moneda Furanshisuko
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International Business Machines Corp
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Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は、半導体集積回路構造体、並びにサ
ブ・ミクロンのゲート長を有する電界効果トラン
ジスタ装置を有するような前記集積回路を製造す
る方法に関するものである。
〔先行技術〕
集積回路技術は、標準のフオトリソグラフイ技
術を拡張し、そして電子ビーム若しくはＸ線のリ
ソグラフイのようなより高価で複雑な技術を用い
る必要を避けることにより、１ミクロン乃至はそ
れ以下の範囲の狭いライン幅を得る必要を有して
いる。このような技術の１つが、IBM Technical
Disclosure Bulletin、“Narrow Line Widths
Masking Method”by H.B.Pogge、November
1976、Vol.19、No.６、pp.2057−2058に述べられ
ている。この方法は、後で多孔性シリコンを酸化
する多孔性シリコンの使用を含む。他の技術は、
IBM Technical Disclosure Bulletin、by S.A.
Abbas et al.、Vol.20、No.４、September
1977、pp.1376−1378に述べられている。この技
術は、ポリシリコンの形成において窒化シリコン
のような酸化障壁物質の中間マスクを最初に用い
ることにより、マスクにされるポリシリコン・マ
スキング層の使用を述べている。この方法によ
り、約２ミクロンより小さなライン寸法が得られ
る。
米国特許第4209349号、第4209350号、第
4234362号及び第4256514号は、シリコン基体にお
ける例えばサブ・ミクロンのような狭い寸法にさ
れた領域を形成する方法を述べている。これらの
特許は、シリコン基体に実質的水平面及び実質的
垂直面を形成し、それから、実質的水平及び実質
的垂直の両表面に非常に薄い層を形成することを
含む。それからこの層は、垂直な層を実質的に残
し水平な層を実質的に除去する反応性イオン食刻
のような、異方性食刻プロセスを受ける。垂直な
層の寸法は、適用された層の最初の厚さに依存し
て調整される。このようにして、１ミクロン乃至
はそれ以下の狭い寸法領域が得られる。
集積回路の分野においては、チヤンネル長の高
精度な制御を有してサブ・ミクロンのチヤンネル
長を有する電界効果トランジスタを作るプロセス
を開発することに、大きな努力が払われてきた。
この研究の例としては、“Ａ New Edgedefined
Approach for Submicrometer MOSFET
Fabrication”by W.R.Hunter et al.、IEEE
Electron Device Letters、Vol.EDL−２ No.
１、January 1981、pp.4−６、及び“Sub−
micrometer Polysilicon Gate CMOS／SOS
Technology”by A.C.Ipri et al.published in
IEEE Transactions on Electron Devices、Vol.
ED−27、No.７、July 1980、pp.1275−1279、並
びに“Ａ Novel Sub−micron Fabrication
Technique”by T.N.Jackson et al.published
in IEDM 1979 Conference Volume、pp.58−61
がある。
最初の論文は、側壁の二酸化シリコンを形成す
る為の反応性イオン食刻の技術に依存している。
２番目の論文は、ホウ素の横方向の拡散を含んで
いる。３番目の論文の方法は、通常にパターン化
された金属層の縁部に金属をメツキすることを用
いる。その他の短チヤンネル電界効果トランジス
タ装置は、米国特許第4062699号、第4145459号及
び第4201603号に示されている。米国特許第
4062699号は、MOSFETのチヤンネル長を狭くす
るために、イオン注入及び拡散のプロセスを使用
する。米国特許第4145459号は、半導体基体の部
分に形成される凹所の使用を含み、そしてさら
に、凹所を横切る金属膜間の間隔がゲートの所望
の長さに等しくなるまで、凹所の各側壁に金属膜
をメツキすることを含む、プロセス手順を使用す
る。米国特許第4201603号は、ポリシリコン層の
縁部を制御可能にドープし、それからドープされ
たポリシリコン領域を食刻しない物質で食刻する
ことにより、ドープされないポリシリコンを除去
することができるプロセスを含む。
それ故に、メモリ若しくは論理に使用できる集
積回路構造体中へ集積され得る、高密度、短チヤ
ンネルの電界効果トランジスタを提供することが
望ましい。また、誘電体分離で互いに分離された
このような短チヤンネルの電界効果トランジスタ
を有することも、有益である。
〔本発明の要旨〕
本発明は、サブ・ミクロンのゲート長を有する
電界効果トランジスタ（FET）装置を備える半
導体集積回路構造体を製造するための方法であ
り、互いに基板内の半導体領域を分離する表面の
分離パターンが、半導体基板中に形成される。こ
れらの半導体領域のあるものは、FET装置を含
むように設計されている。FET装置のゲート誘
電体層に部分的になることになつている、二酸化
シリコンのような第１の絶縁層が、分離パターン
の表面にも形成される。それから、導電体層、第
２の酸化物層、第１の窒化シリコン層、ポリシリ
コン層並びに第２の窒化物層が、各々上に形成さ
れる。多層構造体は食刻され、結果として、装置
領域を側壁部分が横切つて伸びている、実質的に
垂直な側壁を有するパターン化されたポリシリコ
ン層を生じる。ポリシリコン表面の熱酸化によ
り、非常に良く制御されたサブ・ミクロンの厚さ
の層が、これらの垂直な側壁の上に形成される。
それからパターン化された層は除去され、サブ・
ミクロンの厚さを有する二酸化シリコンの側壁層
部分のパターンを残すことになる。この部分は、
装置領域を横切つて伸びる。側壁の被覆膜の長さ
を有して、導電体層中に、FET装置のゲート電
極を形成するために、第１の窒化シリコン層、第
２の二酸化シリコン層、並びに導電体層を食刻す
る際に、側壁層はマスクとして使用される。それ
から、装置領域にFETの所望するソース／ドレ
イン成分を形成するために、ゲート電極に近接し
てイオン注入が達成される。導電体層並びに結果
としてゲート電極になるものは、ポリシリコンの
金属シリサイド、即ちポリサイド（ポリシリコン
と金属シリサイドの層の組合せ）等で構成されて
も良い。前記のようなサブ・ミクロンのゲート長
の２倍よりも長いゲート長を有する半導体集積回
路構造体もまた、互いに分離された半導体基板の
領域内に形成され得る。そのプロセスは、サブ・
ミクロンの厚さを有する二酸化シリコンの側壁層
のパターン部分が離された組になつて装置領域を
横切つて伸びること以外は、前記のプロセスにお
けるように行なわれる。レジスト層が、側壁層の
ラインの組の間のゲートの中央部分の上で、マス
クとして使用される。第１のポリシリコン層中
に、このFET装置のゲート電極を形成するため
に、第１の窒化シリコン層及び第１のポリシリコ
ン層を食刻する際に、側壁層と共にレジストは、
マスクとして使用される。それからレジストは、
除去される。そして、装置領域にFETの所望す
るソース／ドレイン成分を形成するために、ゲー
ト電極に近接してイオン注入が行なわれる。
〔本発明の実施例〕
さて、第１図乃至第１１図を参照するに、高密
度集積回路構造体にサブ・ミクロンのチヤンネル
長を有するFETを製造するための実施例が示さ
れている。また、サブ・ミクロンのチヤンネル長
の２倍よりも大きなチヤンネル長を有するFET
とともに、サブ・ミクロンのチヤンネル長の装置
を得るための技術も、この実施例には示されてい
る。これらの装置は、同時に製造され得る。Ｎチ
ヤンネルのMOSFET集積回路を形成するプロセ
スが、示されているが、しかし、単に、トランジ
スタの種々の成分並びに関係する領域の極性を変
えるだけで、ＰチヤンネルのFETが、代わり
に、この実施例によつて形成され得ることは明ら
かである。
最初の一連のステツプは、第１図を参照してわ
かるように、Ｐ−の＜100＞結晶方向を有するシ
リコン基板１０中において単結晶シリコンのある
領域を他の領域から分離するために分離手段を形
成することを含む。分離は、好ましくは、二酸化
シリコン、ガラス、ポリイミド等のような物質を
単独に又は組合せて用いる部分的な誘電体分離で
あると良い。部分的な誘電体分離１２の好ましい
パターンは、そこに電界効果装置が最終的に形成
されることになつている単結晶シリコンの表面領
域を画成する。このタイプの誘電体分離領域を形
成する方法は、当分野には数多くある。1971年６
月７日出願の米国特許出願通し番号第150609号又
は米国特許第3648129号に述べられているプロセ
スを用いることが好ましい。代わりに、米国特許
第4104086号に述べられているプロセスが、用い
られ得る。上記米国特許出願及び米国特許におい
ては、部分的な誘電体分離領域１２を形成するプ
ロセスが、詳細に述べられている。典型的には、
Ｐ＋領域１４が、反転層の形成、並びにその結果
生じる分離領域１２の下の分離された単結晶領域
の間の電気的な漏れを防ぐために、誘電体分離層
領域１２の下に形成される。
手短に言えば、埋設誘電体分離領域１２及び１
４は、その上に二酸化シリコン層（図示せず）を
形成するために、シリコン基板１０の表面を最初
に熱酸化することにより、形成される。それか
ら、窒化シリコン層（図示せず）が、化学気相付
着によりその上に付着される。窒化シリコン層
は、通常のリソグラフイ及び食刻の技術により、
分離領域の所望の位置に形成された開孔を有して
いる。窒化シリコン層中の開孔における二酸化シ
リコン層を通してホウ素をイオン注入することに
より、Ｐ＋領域１４が形成される。窒化シリコン
層は、ウエハの表面を覆つて残つている領域にお
いて、ホウ素イオンの浸透に対する効果的なマス
クをなす。それから、埋設酸化領域１２を形成す
るのに十分な時間の間、酸化雰囲気中にウエハを
設けることにより、埋設酸化物分離領域１２が成
長される。窒化シリコン及び二酸化シリコンの層
が、もはや、シリコン・ウエハの表面から除去さ
れる。互いに基板内の半導体領域を分離する、半
導体シリコン基板中の表面の分離パターンが、形
成される。
第１の絶縁層１６が、シリコン基体１０の表面
に形成される。この層は、好ましくは、シリコン
基板の表面上で部分的にゲート誘電体層となるよ
うに定められている、熱的に成長した二酸化シリ
コンであると良い。しかしながら、層は、代わり
に、二酸化シリコン、窒化シリコン、酸化アルミ
ニウム等の又はそれらの組合せでも構成され得
る。層は、好ましくは、熱的な二酸化シリコン層
を形成するために、約970℃の温度で酸素若しく
は酸素と水蒸気の雰囲気中で、熱的に成長される
と良い。この層の好ましい厚さは、約25nｍであ
る。二酸化シリコンを成長させる第２の方法は、
大気圧若しくは低圧の条件で、約450℃における
SiH4及びO2又は約800℃におけるSiH2Cl2及びN2O
の化学気相付着プロセスを用いることを含む。窒
化シリコンの付着は、通常、次のプロセス条件を
用いる化学気相付着によつて行なわれる。即ち、
例えば、米国特許第4089992号に記載されている
ような、大気圧若しくは低圧の条件で、約800℃
の温度においてSiH4、NH3及びN2のキヤリヤ・ガ
スを用いることである。二酸化シリコン及び窒化
シリコンの組合せの絶縁層が形成される場合に
は、これらの層の厚さは、例えば、窒化シリコン
が20乃至30nｍであり、二酸化シリコンが10乃至
30nｍである。
電界効果トランジスタが形成されることになつ
ている場合には、Ｐ−基板１０の表面の導電性は
調整される。しきい値Vtは、表面のＰ領域１８
を形成するために、例えば、ほぼ7KeVで約１×
1012cm-2の量のホウ素のイオン注入を用いて、調
整される。
さて、表面の分離パターンを有する表面全体の
上に、並びに二酸化シリコン層１６の上に、第１
のポリシリコン層２０が付着される。ポリシリコ
ン層は、例えば、約500℃乃至1000℃の温度範囲
で、好ましくは約600℃で、水素雰囲気中におい
てシランを用いることにより付着される。ポリシ
リコン層の厚さは、約100乃至1000nｍであり、
好ましくは、250nｍである。この実施例におけ
るポリシリコン層は、第１の絶縁層１６上に形成
されるので、シリコン基体１０への電気的接点を
なさない。ポリシリコン層は、代わりに、付着さ
れるときにドープされるか、又は、実質的にドー
プされずに付着され、それから、続くPOCl3の拡
散又はイオン注入、並びに焼成のプロセスによ
り、ドープされる。好ましくは、第１のポリシリ
コン層２０のPOCl3拡散ドーピングを用いると良
い。第１のポリシリコン層は、約１×1019原子／
cm３を越える濃度までドープされる。
さて、約30nｍの厚さを有する二酸化シリコン
層２１が、前記の技術によつて、化学気相付着又
は熱成長される。例えば、約100乃至200nｍの厚
さである窒化シリコン層２２が、800℃における
窒素中のシランの分解による化学気相付着によつ
て形成される。その他の酸化防止層又は、これら
の層の組合せも、窒化シリコンに代つて用いられ
得る。また、他の窒化シリコン付着プロセスも、
使用され得る。さて、ポリシリコンの第２の層２
４が、ポリシリコンの第１の層２０を形成するの
に使用したプロセスを用いて付着される。この第
２のポリシリコン層は、プロセスの後半で、その
マスキングに関係する機能を保証するために、窒
化物層２２よりも厚くあるべきである。また、そ
れは、層２０に対して用いられたのと同じ手段に
より、Ｎ＋ドーパントで非常にドープされるべき
である。第２のポリシリコン層の厚さは、約250
乃至750nｍであり、好ましくは、約500nｍであ
る。非常にＮ＋ドープすることは、ポリシリコン
の熱酸化速度を向上させる。約50nｍの厚さの第
２の窒化シリコン層２６が、層２４の上に付着さ
れる。
第２のポリシリコン層２４の垂直な側壁に制御
されたサブ・ミクロンの厚さの層を形成するプロ
セスは、第２図を参照することにより、より良く
理解される。所定の装置領域を横切つて伸び、そ
して囲んでいる分離パターンの上にも伸びてい
る、実質的に垂直な側壁を有する、第２のポリシ
リコン層２４の残る部分を形成するために、標準
のリソグラフイ及び異方性食刻の技術が用いられ
る。このような領域２４の２つが、第２図の断面
に示されている。食刻ステツプは、好ましくは、
窒化シリコン層２６に対してはCF4を、そしてポ
リシリコン層２４に対してはSF6及びCl2のガス
又はHCl、Cl4及びアルゴンのガスを用いる反応
性イオン食刻であると良い。
次のステツプは、ポリシリコン・パターン２４
の側壁に制御されたサブ・ミクロンの厚さの層を
形成することである。好ましい厚さは、約200乃
至1000nｍである。これは、好ましくは、第３図
に示されているように、ポリシリコン層２４の残
留部分の側壁の熱酸化によつて行なわれると良
い。酸化プロセスは、二酸化シリコンの側壁層３
０の厚さを非常に効果的に制御することができ
る。層は、同じ厚さに全ての垂直な表面上に一様
に形成される。この酸化サイクルは、好ましく
は、その温度及び時間の両方を減らすために高圧
で行なわれると良い。例えば、１ミクロンの酸化
物を成長させるのに、10気圧の下で、900℃で
は、２時間必要なだけである。次に、第４図に示
されているように、サブ・ミクロンの側壁層30を
有する構造体を残すために、窒化シリコン層２６
及びポリシリコン層２４の残つている部分は、
各々、CF4中の反応性イオン食刻並びにピロカテ
コール、エチレン−ジアミン及び水の湿質食刻に
よつて除去される。
側壁層３０の不所望な部分が、通常のリソグラ
フイ及び食刻の技術を用いて、除去される。第５
図の平面図そして第５図のライン６−６に沿つた
断面を示す第６図の断面図に示されているよう
に、レジスト層３１は、側壁層３０の所望の部分
をマスクする。所望のサブ・ミクロンのチヤンネ
ル長が、第４図乃至第６図の左側の装置領域に示
され、そして、その領域を横切るライン３０の幅
によつて規定されている。第４図乃至第６図の右
側における対の側壁３０のラインは、サブ・ミク
ロンの長さの２倍よりも大きなチヤンネル長の装
置を形成するために、用いられ得る。
もつぱら、集積回路におけるサブ・ミクロンの
チヤンネル長を有するFET又は２倍のチヤンネ
ル長よりも大きな装置に関するプロセスが続く。
装置が形成されるのを決定する際に制御する要因
は、単結晶シリコンの分離された表面領域との関
係における、側壁層３０の位置である。より長い
チヤンネル長が所望される場合には、１組の側壁
層が、第４図に示されているように、分離された
シリコン領域を横切るように形成される。短いチ
ヤンネル長の装置が所望される場合には、単一の
側壁層が分離されたシリコン領域を横切る。しか
しながら、図は、サブ・ミクロンのチヤンネル長
を有するトランジスタ（図の左側）とともに、よ
り長いチヤンネル長を有するFET（図の右側）
を形成することを示している。
次に、レジスト層３１が除去される。それか
ら、ポリシリコン層２０における装置のゲート及
び相互接続の所望するパターンが、完成される。
これは、フオトレジスト層３２を付着し、第７図
の平面図に示されたパターンを残すために、ポリ
シリコンの相互接続を有することが所望されない
領域における、露光、現像そして除去により、達
成される。層３０及び３２から成るこの混成マス
キング構造は、FET装置のために短いチヤンネ
ル・ゲート長及び長いチヤンネル・ゲート長を規
定し、また集積回路構造体におけるこのような装
置及び他の装置間のポリシリコンによる相互接続
を規定する。
集積回路構造体におけるポリシリコン・ゲート
の相互接続を最終的に形成するために、層２２，
２１、及び２０を食刻して、プロセスは続けられ
る。ポリシリコン層２０において層３０のサブ・
ミクロンの長さが正確に再現されるには、異方性
の食刻が必要である。それ故に、層３０並びにそ
の下の転写されるパターンの縁部は、浸食されな
い。従つて、異方性である反応性イオン食刻が終
始、用いられる。窒化シリコン層２２及び二酸化
シリコン層２１は、CF4プラズマ中で食刻され
る。それらの食刻速度は比較できる位に近いの
で、二酸化シリコンの最上層３０もまた、もしそ
れが層２２よりも厚くないなら、食刻されてしま
うであろう。第８図では、ポリシリコン層２０が
窒化シリコン層２２よりも厚く選ばれたので、食
刻操作が完了した後も、層３０はまだ示されてい
る。もしこれが同じでないなら、層３０により規
定されるゲート長は、依然、忠実に、窒化シリコ
ン層２２に転写される。異方性の食刻は層３０の
縁部を浸食しないので、第８図の所望する断面を
得るために、SF6及びCl2のガス又はCCl4、HCl及
びArのガスを含むプラズマ中で各々食刻するこ
とにより、サブ・ミクロンのゲート長は、新たに
食刻された窒化物のマスクからポリシリコン層２
０へ、転写される。フオトレジスト層３２の下の
層２０の部分も、同時に食刻される。しかしなが
ら、フオトレジストの縁部は反応性のプラズマに
よつて減成されるので、寸法の制御は良くない。
装置領域にＮ＋ソース／ドレインの領域を形成
するために、露出されたゲート誘電体の二酸化シ
リコン層１６は、食刻により除去され、続いて燐
若しくはヒ素のドーパントのイオン注入若しくは
拡散が行なわれるか、又は二酸化シリコン層は残
され、そして二酸化シリコン層を通してイオン注
入される。最初の代わりが使用される場合には、
その上に二酸化シリコン層を形成するために、露
出されるシリコン表面を再酸化する必要がある。
第９図に示されているように、70KeVで、５×
1015イオン／cm2の量のヒ素イオンを全面的に注入
することが、好ましい。ヒ素は、所望の接合深さ
までドライブされ、そしてポリシリコン・ゲート
領域の下にはみ出す。一方、同時に、Ｎ＋ソー
ス／ドレイン領域３６及びポリシリコンの側壁の
上に二酸化シリコン層３８が約200nｍ成長す
る。FET装置の種々の成分への接点を開けるた
めに、通常のリソグラフイ及び食刻の技術が使用
される。それから全面的に配線層を付着して画成
するために、通常のリソグラフイ及び食刻の技術
又はリフト・オフの技術が用いられ、第１１図の
ライン１０−１０に沿つた断面図である第１０図
に示されているように、FET装置の種々の成分
並びに導電体への電気接点４０が形成される。導
電層４２は、この図では、２つの示された装置を
接続している。
また、本発明の本質的な特徴を妨げることな
く、そのシート抵抗を下げるために、第１のポリ
シリコン層の最上部にポリサイド（polycide）層
を形成することもできる。特に、それらは、異方
性食刻に関係する。例えば、タングステン・ポリ
サイドの反応性イオン食刻に関する詳細は、
IEEE Transactions on Electron Devices Vol.
ED−28、No.11、Nov.1981、pp.1315−1319に示
されたL.Epraphによる論文に述べられている。
代わりに、第１のポリシリコン層は、全く、金層
シリサイドで置換され得る。利用できる金属シリ
サイドは、WSi2、TaSi2、PdSi2、PtSi2等であ
る。
本発明の技術は、Ｎチヤンネルの装置及びＰチ
ヤンネルの装置に別々に適用され得るので、これ
ら２つを組合せたり、幾くつかの付加ステツプに
より、コンプリメンタリのMOSFETセルフ・ア
ライン・ポリシリコン・ゲート技術を開発し得る
ことは、当業者にとつて明らかである。
〔参照関連米国特許出願〕
(1) 1981年12月30日出願の米国特許出願通し番号
第335891号 (2) 1981年12月30日出願の米国特許出願通し番号
第335892号 (3) 1981年12月30日出願の米国特許出願通し番号
第335893号 (4) 1981年12月30日出願の米国特許出願通し番号
第335894号
【図面の簡単な説明】
第１図乃至第１１図は、サブ・ミクロンよりも
長いチヤンネル長を有する他のFET装置ととも
に、サブ・ミクロンのチヤンネル長を有する
FETを形成するためのプロセスを概略的に示
す。 １０……シリコン基板、２４……第２のポリシ
リコン層、２６……第２の窒化シリコン層、３０
……熱酸化物側壁層。

Claims (1)

    【特許請求の範囲】
  1. １ 装置を形成すべき領域を有する半導体基板を
    準備し、前記装置を形成すべき領域の所定部分を
    覆い且つ実質的に垂直な側壁を有する熱酸化によ
    つて酸化物を形成する層と当該層の上の酸化防止
    層とを含む複合層を前記基板上に形成し、熱酸化
    で前記側壁に所定量の前記酸化物を形成後前記複
    合層を除去することによつて、前記所定量の酸化
    物より成る狭い領域を形成し、前記装置を形成す
    べき領域の処理のために前記狭い領域をマスクと
    して用いること、を含む半導体装置の製造方法。
JP57176499A 1981-12-30 1982-10-08 半導体装置の製造方法 Granted JPS58118155A (ja)

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US06/335,953 US4445267A (en) 1981-12-30 1981-12-30 MOSFET Structure and process to form micrometer long source/drain spacing
US335953 1981-12-30

Publications (2)

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JPS58118155A JPS58118155A (ja) 1983-07-14
JPS624867B2 true JPS624867B2 (ja) 1987-02-02

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