CN109300925A - 像素单元及其制造方法、图像传感器以及成像装置 - Google Patents
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Abstract
本公开涉及像素单元及其制造方法、图像传感器以及成像装置。一种像素单元，包括：感光元件(103)；与所述感光元件电连接的晶体管(105)，所述晶体管具有沟道形成区；以及与所述晶体管电连接的电荷存储元件(107)，用于接收通过所述晶体管传输的来自感光元件的电荷，其中，所述沟道形成区包括与所述电荷存储元件相邻的第一部分以及与所述感光元件相邻的第二部分，其中，在所述晶体管被关断时所述第一部分的电势高度低于所述第二部分的电势高度。
Description
技术领域
本公开涉及像素单元及其制造方法、图像传感器以及成像装置。
背景技术
近年来，CMOS图像传感器得到迅速发展。但在现有技术中，在传输晶体管在关断时，由诸如光电二极管的感光元件所产生的信号电荷的一部分会回流到感光元件中，导致下一个周期的图像滞后问题。
因此，需要改进的像素单元及其制造方法、图像传感器以及成像装置。
发明内容
根据本公开的一个方面，提供了一种像素单元，包括：感光元件(103)；与所述感光元件电连接的晶体管(105)，所述晶体管具有沟道形成区；以及与所述晶体管电连接的电荷存储元件(107)，用于接收通过所述晶体管传输的来自感光元件的电荷，其中，所述沟道形成区包括与所述电荷存储元件相邻的第一部分以及与所述感光元件相邻的第二部分，其中，在所述晶体管被关断时所述第一部分的电势高度低于所述第二部分的电势高度。
在一些实施例中，所述沟道形成区还包括在所述第一部分和第二部分之间的第三部分，并且在所述晶体管被关断时所述第三部分的电势高度在所述第一部分和第二部分的电势高度之间。
在一些实施例中，所述第一部分的导电类型与所述第二部分的导电类型相同，并且所述第一部分的杂质浓度低于所述第二部分的杂质浓度。
在一些实施例中，所述晶体管还包括栅极结构，所述栅极结构包括：在所述沟道形成区上的栅极绝缘层；以及在所述栅极绝缘层之上的栅极。
在一些实施例中，所述栅极绝缘层包括：在所述沟道形成区的第一部分之上的第一部分，以及在所述沟道形成区的第二部分之上的第二部分，其中，所述栅极绝缘层的第一部分的厚度不同于所述栅极绝缘层的第二部分的厚度。
在一些实施例中，所述感光元件为光电二极管；所述电荷存储元件为浮置扩散区。
在一些实施例中，所述像素单元还包括：半导体衬底，所述感光元件、所述沟道形成区以及所述电荷存储元件形成在所述半导体衬底中，其中所述沟道形成区的两端分别与所述感光元件的一部分以及所述电荷存储元件的一部分接合。
根据本公开的一个方面，提供了一种图像传感器，其包括根据任意实施例所述的像素单元。
根据本公开的另一方面，提供了一种成像装置，包括根据任意实施例所述的图像传感器。
根据本公开的另一方面，提供了一种制造像素单元的方法，包括：提供衬底，所述衬底具有目标半导体区域，所述目标半导体区域具有第一导电类型；在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质，从而形成至少两个掺杂区，所述至少两个掺杂区包括第一掺杂区和第二掺杂区，并且所述第一掺杂区的杂质浓度低于第二掺杂区的杂质浓度；以及在所述衬底之上形成用于晶体管的栅极结构。
在一些实施例中，在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质包括：在所述衬底上形成第一掩模，所述第一掩模露出所述目标半导体区域的与所述第一掺杂区和第二掺杂区中的一个对应的部分的表面；以及利用所述第一掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述一个对应的部分进行掺杂。
在一些实施例中，在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质还包括：去除所述第一掩模；在所述衬底上形成第二掩模，所述第二掩模露出所述目标半导体区域的与所述第一掺杂区和第二掺杂区中的另一个对应的部分的表面；利用所述第二掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述另一个对应的部分进行掺杂；以及去除所述第二掩模。
在一些实施例中，在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质包括：在所述衬底上形成第三掩模，所述第三掩模具有与所述第一掺杂区对应的第一部分以及与所述第二掺杂区对应的第二部分，所述第三掩模的第一部分和第二部分具有不同的厚度；利用所述第三掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对所述目标半导体区域的与所述第一掺杂区和第二掺杂区对应的部分进行掺杂；以及去除所述第三掩模。
在一些实施例中，形成用于晶体管的栅极结构包括：在所述衬底之上形成栅极叠层，所述栅极叠层包括栅极绝缘层和在栅极绝缘层之上的栅极；以及形成在所述栅极叠层的侧面的间隔件。
在一些实施例中，在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质还使得：形成第三掺杂区，所述第三掺杂区的杂质浓度在所述第一掺杂区的杂质浓度和第二掺杂区的杂质浓度之间。
在一些实施例中，所述方法还包括：形成感光元件；以及形成电荷存储元件，其中，所述晶体管的沟道形成区的两端分别与所述感光元件的一部分以及所述电荷存储元件的一部分接合，并且其中，所述沟道形成区包括所述第一掺杂区的至少一部分和所述第二掺杂区的至少一部分。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1A示出根据本公开一个实施例的像素单元的示意性截面图；
图1B和1C示出了根据本公开另一实施例的像素单元中的传输晶体管以及沟道形成区部分的掺杂区分布；
图2A和图2B示出根据本公开另一些实施例的像素单元的示意性截面图；
图3A和3B分别示出了根据本公开另外的实施例的像素单元的示意性截面图；
图4、4A、4B和4C示出根据本公开一个实施例的像素单元的制造方法的示例流程图；
图5A-5G分别示出根据本公开一个实施例的像素单元的制造工艺的一些步骤的示意性截面图；
图6、6A、和6B示出根据本公开另一个实施例的像素单元的制造方法的示例流程图；
图7A-7H示出了根据本公开一个实施例的像素单元的制造工艺的一些步骤的示意性截面图；
图8示出了根据本公开实施例的成像装置的示意框图；
图9A示出了根据现有技术，在像素单元中的传输晶体管在导通 (ON)的情况下的电势水平的示意图示；
图9B示出了根据现有技术，在理想情况下像素单元中的传输晶体管在关断(OFF)情况下的电势水平的示意图示；
图9C示出了根据现有技术的像素单元中的传输晶体管在关断 (OFF)情况下的电势水平的示意图示；
图9D示出了根据现有技术的像素单元中的传输晶体管在关断 (OFF)情况下由于回溢(spill-back)导致图像延迟(lag)的示意图示；
图9E示出了根据本公开实施例的像素单元中的传输晶体管在关断(OFF)时的电势水平的示意图示；
图9F根据本公开实施例的像素单元中的传输晶体管在关断(OFF) 的情况下促进信号电极流向存储元件(FD)的示意图示。
注意，在以下说明的实施例中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施例
现在将参照附图来详细描述本公开的各种示例性实施例。应注意：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施例中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦接”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦接”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦接”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
还应理解，以下对至少一个示例性实施例的描述仅仅是说明性的，并非是对本公开及其应用或使用的任何限制。
图1A示出根据本公开一个实施例的像素单元的示意性截面图。如图1A所示，像素单元10包括：感光元件103，与感光元件103电连接的晶体管105(如图中的虚线椭圆所指示的)，以及与所述晶体管电连接的电荷存储元件107。
感光元件103可以是能够将光转换为电的任何元器件，例如，发光二极管等。电荷存储元件107可以用于接收通过晶体管105传输的来自感光元件的电荷。在一些实施方式中，电荷存储元件107可以是浮动扩散区(FD)或电容器等。图1中还示出了在衬底中形成的发光元件或像素之间的隔离(PDI)109。
晶体管105的一部分，例如，沟道形成区110、源极区、漏极区等，可以形成在半导体衬底101中。晶体管105还可以包括形成在衬底101之上的栅极结构120(稍后将详细说明)。
顺带说明的是，这里所使用的术语“半导体衬底”，是指具有半导体层的衬底。因此，图中所示的衬底101可以表示完全由半导体材料形成的衬底或其一部分(例如，在衬底中形成的阱区)，或者也可以表示衬底的半导体层或其一部分(例如，在该半导体层中形成的阱区)。
如图1A所示，感光元件103、电荷存储元件107以及晶体管105 的一部分(例如，沟道形成区、源极区、漏极区等)可以形成在半导体衬底101中。在一些实施方式中，感光元件103和电荷存储元件107 中每一个的至少一部分可以作为晶体管的源极区或漏极区。在如图1A 所示的实施例中，沟道形成区110的两端可以分别与所述感光元件的一部分以及所述电荷存储元件的一部分接合。
在图1A所示的实施例中，沟道形成区110被示出为包括在衬底 101中形成的至少两个掺杂区，例如掺杂区111和113。所述掺杂区中的一个或多个可以是通过对衬底101的目标区域引入导电类型与衬底的导电类型相反的杂质而形成的。例如，对于在P型衬底(或阱区) 101中形成N型晶体管的情况下，可以对P型衬底(或阱区)101引入N型杂质来形成所述掺杂区。
应理解，尽管在图1A中，第一掺杂区111和第二掺杂区113被示出为其下表面基本齐平，然而这仅仅是示例性的。在其他实施例中，第一掺杂区111和第二掺杂区113的下表面可以彼此独立。例如，在如图1B所示的实施例中，第一掺杂区111的下表面比第二掺杂区113的下表面更深，或者说，更远离衬底表面。图1B所示的实施例的其他部件可以与图1A中所示的对应部件相同。
因此，如图中所示，晶体管105的沟道形成区110可以包括与电荷存储元件107相邻的第一部分以及与感光元件103相邻的第二部分。第一部分与第一掺杂区对应，第二部分与第二掺杂区对应。在一些实施例中，第一部分可以包括第一掺杂区的至少一部分，第二部分可以包括第二掺杂区的至少一部分。因此，沟道区的第一部分和第二部分也可以以附图标记111和113来指示。
在一些实施例中，所述沟道形成区还可以包括更多的部分。例如，如图1B所示，在衬底中，除了第一掺杂区111和第二掺杂区113之外，还可以形成有更多的掺杂区，例如，第三掺杂区115。第三掺杂区在第一掺杂区111和第二掺杂区113之间，其杂质浓度可以在第一掺杂区111的杂质浓度和第二掺杂区113的杂质浓度之间。如此，沟道形成区还可以包括在所述第一部分和第二部分之间的第三部分115。第三部分115可以被配置为在所述晶体管被关断时，其电势高度在所述第一部分和第二部分的电势高度之间。这里，应理解，尽管掺杂区可能经历不同能量和/或不同剂量的掺杂，但掺杂区表现出相同的导电类型。
还应理解，尽管在图1中，晶体管105的沟道形成区110被示出为由第一掺杂区111和第二掺杂区113构成，然而本公开不限于此。例如，在其他实施例中，沟道形成区110可以包括第一掺杂区的至少一部分和第二掺杂区的至少一部分，如图1B所示。在图1B所示的实施例中，第一掺杂区111的一部分和第二掺杂区113的一部分构成了沟道形成区110(如图中的虚线方框所指示的)。在更进一步的实施例中，沟道形成区110可以包括另外的部分。例如，在一些实施例中，沟道形成区110还可以形成为超出这些掺杂区中的一个或多个，如图1C所示。
根据本公开的实施例，晶体管105在被关断时，所述第一部分的电势高度低于所述第二部分的电势高度。如此，可以使得晶体管在被关断时，沟道部分存在的信号电荷(也即，光电子)的至少一部分可以进入到电容元件(例如，FD中)。从而可以减轻或避免回流现象，减轻或消除了图像滞后问题。
下面结合图9A-9F进行进一步说明。图9A示出了根据现有技术，在像素单元中的传输晶体管在导通(ON)的情况下的电势水平的示意图示；图9B示出了根据现有技术，在理想情况下像素单元中的传输晶体管在关断(OFF)情况下的电势水平的示意图示。这里需要说明的是，在图9A-9F中，横轴示意性地表示像素单元的一些部分的位置，其中FD表示电荷存储元件(例如，电容器或浮动扩散区)，TG表示传输晶体管，PD表示感光元件，PDI表示感光元件之间或者像素单元之间的隔离；纵轴表示各部分对应的电势水平。
如图9A所示，在现有技术中，在传输晶体管TG导通(ON)的情况下，与TG对应的电势水平低于感光元件PD，从而感光元件PD 处产生的信号电荷(例如，光生电子)传输到存储元件FD。
如图9B所示，在现有技术中，在理想情况下，在传输晶体管TG 关断(OFF)的情况下，感光元件PD和电荷存储元件FD被隔离。因此，等效地，在传输晶体管TG形成高的势垒，从而阻断信号电荷的流动。
然而，在实际应用中，如图9C所示，在传输晶体管TG关断(OFF) 时，在传输晶体管TG中(例如，其沟道区中)仍存在部分信号电荷。这部分信号电荷未能被传输到存储元件FD，并且其全部或部分可能会回到感光元件PD。这种现象被称为回溢(spill-back，也被称为回流)。这现象可能部分是由于传输晶体管TG中在存储元件FD和感光元件PD之间的电荷通路(沟道)并非是理想的，其可能存在电势的起伏，如图9C中所示，从而使得在传输晶体管TG关断的情况下，部分信号电荷“滞留”在传输晶体管TG中(具体地，例如，其沟道区中)，并且其全部或部分可能会回到感光元件PD。回溢的电荷回到感光元件PD，如图9D所示，会造成下一次扫描(或成像)时的信号迟滞，影响下一次扫描成像时光生电荷的产生，从而影响成像质量。
图9E示出了根据本公开实施例的像素单元中的传输晶体管在关断(OFF)时的电势水平的示意图示；图9F根据本公开实施例的像素单元中的传输晶体管在关断(OFF)的情况下促进信号电极流向存储元件(FD)的示意图示。
如图9E所示，根据本公开的实施例，在传输晶体管关断(OFF) 时，所述第一部分(例如，111)的电势高度低于所述第二部分(例如 113)的电势高度。如此，如图9F所示，由于第一部分的电势高度被降低，使得在传输晶体管被关断时，传输晶体管TG中的信号电荷能够被至少部分地“倾泻”到电荷存储元件FD。如此，减轻或者消除了信号电荷的“回溢”现象，并减轻或消除了由此现象导致的信号迟滞，促进下一次扫描成像时光生电荷的产生，从而提高了成像质量。
这里，本领域普通技术人员将容易理解，在实际的制造过程中，由于加工工艺等不可避免地会造成表面粗超度、杂质浓度分布、缺陷分布、表面态等的误差或不同，从而使得电势水平出现微小的波动，如图9D和9F中波浪曲线所示意性地(在某种程度上放大了地)示出的。
回到图1A，晶体管105还包括栅极结构120。栅极结构120可以包括：在所述沟道形成区上的栅极绝缘层121；以及在所述栅极绝缘层之上的栅极123。栅极绝缘层121可以包括：在所述沟道形成区的第一部分1101之上的第一部分，以及在所述沟道形成区的第二部分 1103之上的第二部分。在一些实施例中，栅极绝缘层的第一部分的厚度不同于所述栅极绝缘层的第二部分的厚度。如此，可以使得所述第一部分的电势高度进一步降低。从而，可以使得晶体管在被关断时，沟道部分存在的信号电荷(也即，光电子)可以更多地进入到电容元件(例如，FD中)。从而可以进一步减轻或避免回流现象，从而进一步减轻或消除图像滞后问题。
栅极结构120可以还包括用于栅极的间隔件(spacer)127。在一些实施例中，栅极结构120可以还包括在栅极上的可选的保护层129。在一些实施例中，在存在栅极保护层129的情况下，可以将间隔件127 形成为其顶端基本与栅极保护层的顶端129基本齐平。而在不存在栅极保护层129的情况下，可以将间隔件127形成为其顶端基本与栅极 129的顶端基本齐平。
另外，图1中还示出了在衬底中形成的发光元件或像素之间的隔离(PDI)109。
图2A示出根据本公开另一个实施例的像素单元的示意性截面图。如图2A所示，像素单元20包括：感光元件103；与所述感光元件电连接的晶体管105，所述晶体管具有沟道形成区110；以及与所述晶体管105电连接的电荷存储元件107，用于接收通过所述晶体管传输的来自感光元件的电荷。
所述沟道形成区110可以包括与所述电荷存储元件相邻的第一部分1101以及与所述感光元件相邻的第二部分1103。
晶体管105还包括栅极结构200。如图2A所示，栅极结构200 可以包括在沟道形成区之上的栅极绝缘层201。栅极结构200还包括：与所述沟道形成区的第一部分1101对应的第一栅极203；与所述沟道形成区的第二部分1103对应的第二栅极207，所述第二栅极207与所述第一栅极203彼此分离；以及在所述第一栅极和所述第二栅极之间的栅极间绝缘层205。所述栅极绝缘层201处于所述沟道形成区与所述第一栅极和第二栅极之间。
根据图2A所示的实施例，在晶体管105关断时，可以通过对第一栅极和第二栅极施加不同的电压，来使得沟道形成区的第一部分和所述第二部分电势高度不同。例如，如图2A中所示，在晶体管关断时，电压V1施加到第一栅极203，电压V2施加到第二栅极207。可以使电压V1高于电压V2，以使得沟道形成区的第一部分1101的电势高度低于所述第二部分1103的电势高度。
在一些实施例中，相应地，栅极绝缘层201可以包括：在所述沟道形成区的第一部分和所述第一栅极之间的第一部分，以及在所述沟道形成区的第二部分和所述第二栅极之间的第二部分。在一些实施例中，所述栅极绝缘层的第一部分的厚度可以被配置为不同于所述栅极绝缘层的第二部分的厚度。如此，可以进一步对沟道形成区的部分的电势进行调节。
在一些实施例中，沟道形成区110还包括在所述第一部分和第二部分之间的第三部分或更多的部分。所述第三部分可以被配置为：在所述晶体管被关断时所述第三部分的电势高度在所述第一部分和第二部分的电势高度之间。
在一些实施例中，所述第一栅极和第二栅极中的一个包括在所述第一栅极和第二栅极中的另一个的侧面的部分和在所述另一个之上的部分。如图2A中所示，第二栅极207包括在第一栅极203的侧面的部分和在第一栅极203之上的部分。这里，应理解，第一栅极和第二栅极的配置可以互换。如图2B所示，根据本公开的另一实施例，第一栅极203包括在第二栅极207的侧面的部分和在第二栅极207之上的部分。图2B所示的其他部件与图2A中所示的对应部件可以相同，因此省略了对其进行重复说明。
可选地，栅极结构200还可以包括栅极保护层209。栅极结构还可以包括间隔件211。在图2A和2B所示的示例中，栅极结构两侧的间隔件可以具有不同的大小。
图3A示出了根据本公开另外的实施例的像素单元的示意性截面图。图3A所示的实施例与图2A和2B所示的实施例基本相同，主要区别在于栅极结构的配置。图3A中所示的其他部件与图2A和2B等图中所示的对应部件可以相同，因此省略了对其进行重复说明。
在图3A所示的实施例中，第一栅极203和第二栅极207中的一个可以设置在所述第一栅极和第二栅极中的另一个的侧面。栅极间绝缘层205设置在第一栅极203和第二栅极207之间。
图3B示出了根据本公开另外的实施例的像素单元的示意性截面图。图3B所示的实施例与图2A和2B所示的实施例基本相同，主要区别在于栅极结构的配置。图3B中所示的其他部件与图2A和2B等图中所示的对应部件可以相同，因此省略了对其进行重复说明。
在该实施例中，栅极结构200可以包括：与所述沟道形成区的第一部分对应的第一栅极203；以及与所述沟道形成区的第二部分对应的第二栅极207。如图3B所示，第一栅极和第二栅极是一体的，并且所述第一栅极被配置为比所述第二栅极远离所述沟道形成区。注意，在本公开中，一般情况下，第一栅极是指与电荷存储元件相邻的栅极或栅极的部分，第二栅极是指与感光元件相邻的栅极或栅极的部分。
栅极绝缘层201处于所述沟道形成区与所述第一栅极和第二栅极之间。栅极绝缘层201包括：在所述沟道形成区的第一部分和所述第一栅极之间的第一部分，以及在所述沟道形成区的第二部分和所述第二栅极之间的第二部分。如图中所示，所述栅极绝缘层的第一部分的厚度不同于所述栅极绝缘层的第二部分的厚度。具体的，所述栅极绝缘层的第一部分的厚度可以被设置为大于所述栅极绝缘层的第二部分的厚度，如图3B中所示。
根据本公开的一些实施例中，还构思了将如图1A-1C中所示的实施例中配置的沟道形成区结合到如图2A-2B和3A-3B所描述的结构中的方案。由于这样的结合对于本领域普通技术人员而言，可以从本公开的上面的教导中容易明了，因此在此不再对其进行详细说明。
图4、4A、4B和4C示出根据本公开一些实施例的像素单元的制造方法的示例流程图。图5A-5G分别示出根据本公开一些实施例的像素单元的制造工艺的一些步骤的示意性截面图。下面结合图4、图 5A-5G来进行说明。
根据本公开的一些实施例，提供了一种制造像素单元的方法，其可以包括以下步骤。
在步骤S410，提供衬底101。如图5A所示，所述衬底具有目标半导体区域102，所述目标半导体区域具有第一导电类型，例如P型。在衬底101中可选地可以预先形成有PDI隔离物109。
另外，在一些实施例中，可选地，可以在衬底中预先形成感光元件103的至少一部分，如图中的虚线框所指示的。
在步骤S420，在所述目标半导体区域102中引入具有与所述第一导电类型相反的第二导电类型(例如，N型)的杂质，从而形成至少两个掺杂区。如图5B所示，所述至少两个掺杂区包括第一掺杂区111 和第二掺杂区113，并使得所述第一掺杂区的杂质浓度低于第二掺杂区的杂质浓度。注意，这里第一掺杂区111和第二掺杂区113的导电类型并未被杂质的引入而改变，但其中的杂质浓度发生了改变。例如，在目标半导体区域为P型，引入的杂质为N型的情况下，引入N型杂质后，第一掺杂区111和第二掺杂区113的导电类型仍为P型，但是被引入N型杂质的掺杂区的主导的杂质(P型杂质)的浓度降低。
在一些实施例中，可以通过如图4A所示的工艺步骤来在在所述目标半导体区域102中引入第二导电类型(例如，N型)的杂质。
在步骤S451，在所述衬底上形成第一掩模，所述第一掩模露出所述目标半导体区域的与所述第一掺杂区和第二掺杂区中的一个对应的部分的表面。
在步骤S453，利用所述第一掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述一个对应的部分进行掺杂。
例如，在一些实施例中，第一掩模可以被设置为露出所述目标半导体区域的与所述第一掺杂区对应的部分的表面。之后，利用所述第一掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述第一掺杂区对应的部分进行掺杂。在这种情况下的一些实现方式中，可以构思不对于第二掺杂区对应的部分进行掺杂。换而言之，第二掺杂区可以保持与衬底的目标部分相同的杂质浓度。
在一些实施例中，在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质还可以包括以下步骤。
如图4A所示，在步骤S455，去除所述第一掩模。
在步骤S457，在所述衬底上形成第二掩模，所述第二掩模露出所述目标半导体区域的与所述第一掺杂区和第二掺杂区中的另一个对应的部分的表面。
在步骤S459，利用所述第二掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述另一个对应的部分进行掺杂。
在步骤S461，去除所述第二掩模。
在一些实施例中，在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质还可以包括以下步骤。
如图4C所示，在步骤S463，在所述衬底上形成第三掩模，所述第三掩模具有与所述第一掺杂区对应的第一部分以及与所述第二掺杂区对应的第二部分，所述第三掩模的第一部分和第二部分具有不同的厚度。
在步骤S465，利用所述第三掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对所述目标半导体区域的与所述第一掺杂区和第二掺杂区对应的部分进行掺杂。
在步骤S467，去除所述第三掩模。
回到图4，所述方法还包括：在步骤S430，在所述衬底之上形成用于晶体管的栅极结构。
在一些实施例中，可以通过如图4C所示的工艺步骤来形成晶体管的栅极结构。如图4C所示，在步骤S469，在所述衬底之上形成栅极叠层，所述栅极叠层包括栅极绝缘层和在栅极绝缘层之上的栅极。在步骤S471，形成在所述栅极叠层的侧面的间隔件。所述栅极结构可以是本公开中任意实施例所述的栅极结构。
图5C至5G示出了更加具体的工艺过程。如图5C所示，在如图 5B所示形成了掺杂区之后，可以在衬底之上形成包括栅极绝缘材料层 501、在栅极绝缘材料层之上的栅极材料层503、以及在栅极材料层之上的可选的保护层505的叠层。
之后，如图5D所示，可以利用图案化的掩模(未示出)将该叠层图案化，从而形成栅极叠层。所述栅极叠层可以包括栅极绝缘层121、栅极123以及可选的保护层125。
之后，可选地，在一些实施例中，可以利用图案化的掩模(未示出)形成感光元件103(或其一部分)例如，通过离子注入等，如图 5E所示。在一些实例中，可以通过离子注入形成钉扎的发光二极管 (PPD)。
如图5F所示，形成间隔件127。
如图5G所示，形成存储元件107，例如通过利用图案化的掩模的离子注入形成浮动扩散区。
应理解，本公开并不限于此。在其他实施例中，形成需要说明的是，尽管在图5D中栅极叠层被示出为其一侧基本与沟道形成区的第二部分113的侧边齐平，另一侧不与沟道形成区的第二部分113的另一侧边齐平，然而本公开并不限于此。栅极叠层与PD和FD的位置关系可以根据需要来设置。
在一些实施例中，在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质还使得：形成第三掺杂区，所述第三掺杂区的杂质浓度在所述第一掺杂区的杂质浓度和第二掺杂区的杂质浓度之间。
回到图4，所述方法还可以包括：形成感光元件；以及形成电荷存储元件。所述晶体管的沟道形成区的两端可以分别与所述感光元件的一部分以及所述电荷存储元件的一部分接合。所述沟道形成区可以包括所述第一掺杂区的至少一部分和所述第二掺杂区的至少一部分。
图6、6A-6B示出根据本公开另一些实施例的像素单元的制造方法的示例流程图；图7A-7H示出了根据本公开一些实施例的像素单元的制造工艺的一些步骤的示意性截面图。下面结合图6、6A-6B以及图7A-7H进行说明。
如图6所示，根据本公开一些实施例的一种制造像素单元的方法可以包括以下步骤。
在步骤S610，提供半导体衬底。如图7A所示，可以提供半导体衬底101。半导体衬底101中可以预先形成有用于分隔感光元件或像素的隔离结构109。半导体衬底101中可以预先形成有要形成的感光元件的至少一部分(在图7A中同样以103表示)。
在步骤S620，在所述半导体衬底之上形成第一绝缘材料层。如图 7B所示，在半导体衬底101之上形成第一绝缘材料层701。在步骤S603，在所述第一绝缘材料层之上形成第一栅极材料层703，如图7B所示。
在步骤S640，将所述第一栅极材料层703图案化，以形成第一栅极中间层705，如图7C所示。
在步骤S650，形成第二绝缘材料707，所述第二绝缘材料层707 至少覆盖所述第一栅极中间层705，如图7C所示。
在步骤S660，在所述第二绝缘材料层707之上形成第二栅极材料层709，如图7D所示，所述第二栅极材料层709至少包括在所述第一栅极中间层705的侧面的部分以及在所述第一栅极中间层705之上的部分。
这里，可选地，可以在第二栅极材料层709之上形成保护材料层 711。
在步骤S670，进行图案化处理，以使得所述第一栅极中间705、所述第二栅极材料层709和所述第二绝缘材料层707各自的一部分被保留，如图7E所示。所述第一栅极中间层705和所述第二栅极材料层707被保留的部分分别作为要形成的晶体管的第一栅极203、第二栅极207。所述第二绝缘材料层的被保留部分中处于所述第一栅极和所述第二栅极之间的部分作为所述晶体管的栅极间绝缘层205。
在一些实施例中，所述图案化处理还使得：所述第一绝缘材料层 701的一部分被保留，如图7E所示。所述第一绝缘材料层701的被保留的部分在所述第一栅极中间层705、所述第二栅极材料层709和所述第二绝缘材料层707的被保留的部分之下。所述第一绝缘材料层701 的被保留的部分可以作为晶体管的栅极绝缘膜201。
这里，在形成了保护材料层711的情况下，所述图案化处理还使得所述保护材料层711的一部分被保留作为保护层209。
如图7E所示的，第二栅极207可以包括在所述第一栅极203的侧面的部分和在所述第一栅极203之上的部分。
在一些实施例中，所述第一栅极材料层和所述第二栅极材料层中的一个或两者可以为包括导电材料层和在导电材料层之上的缓冲材料层的叠层。在这种情况下，经过所述图案化处理之后各所述导电材料层的被保留的部分作为相应的栅极。
在一些实施例中，可以替代地在形成栅极堆叠之后，形成感光元件的部分或全部。例如，可以在形成栅极堆叠之后，通过利用图案化的掩模的离子注入工艺，来形成感光元件的部分或全部。
在一些实施例中，所述方法还包括：在步骤S680，在所述图案化处理之后，形成间隔件(spacer)211，如图7G所示。
在一些实施例中，所述方法还包括：在步骤S690，形成感光元件，如图7F所示；以及在步骤S695，形成电荷存储元件，如图7H所示。如图7H所示的，所述晶体管可以被配置为：其沟道形成区的两端分别与所述感光元件的一部分以及所述电荷存储元件的一部分接合。所述沟道形成区可以包括与所述电荷存储元件相邻的第一部分以及与所述感光元件相邻的第二部分。
这里应理解，流程图中所示的步骤并不必然表示其被执行的顺序。根据不同的实施例，某些步骤可能会以不同的次序来执行。
如前所述的，根据本公开的一些实施例中，还构思了将如图1A-1C 中所示的实施例中配置的沟道形成区结合到如图2A-2B和3A-3B所描述的结构中的方案。可以利用上面就图4A-4B所示的类似方法在衬底 101(如图7A所示)中形成至少两个掺杂区。
在一些实施例中，如图6A所示，在步骤S651，在所述衬底上形成第一掩模。所述第一掩模露出所述目标半导体区域的与所述第一掺杂区和第二掺杂区中的一个对应的部分的表面。
在步骤S653，利用所述第一掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述一个对应的部分进行掺杂。
例如，在一些实施例中，第一掩模可以被设置为露出所述目标半导体区域的与所述第一掺杂区对应的部分的表面。之后，利用所述第一掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述第一掺杂区对应的部分进行掺杂。在这种情况下的一些实现方式中，可以构思不对于第二掺杂区对应的部分进行掺杂。换而言之，第二掺杂区可以保持与衬底的目标部分相同的杂质浓度。
在步骤S655，去除所述第一掩模。
在一些实施例中，可以如此来形成第一掺杂区111和第二掺杂区 113。
而在另一些实施例中，还可以包括进一步以下步骤。
在步骤S657，在所述衬底上形成第二掩模，所述第二掩模露出所述目标半导体区域的与所述第一掺杂区和第二掺杂区中的另一个对应的部分的表面。
在步骤S659，利用所述第二掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对与所述另一个对应的部分进行掺杂。
在步骤S661，去除所述第二掩模。如此，可以通过这种方式来形成第一掺杂区111和第二掺杂区113。
在其他的一些实施例中，还可以通过如下的方法来形成掺杂区。
如图6B所示，在步骤S663，在所述衬底上形成第三掩模，所述第三掩模具有与所述第一掺杂区对应的第一部分以及与所述第二掺杂区对应的第二部分，所述第三掩模的第一部分和第二部分具有不同的厚度。
在步骤S665，利用所述第三掩模，以具有与所述第一导电类型相反的第二导电类型的杂质对所述目标半导体区域的与所述第一掺杂区和第二掺杂区对应的部分进行掺杂。
在步骤S667，去除所述第三掩模。如此，可以通过这种方式来形成掺杂区，诸如第一掺杂区111和第二掺杂区113。
根据本公开的一些实施例，还提供了一种用于像素单元的操作方法，在所述像素单元中，传输晶体管具有分离的第一栅极和第二栅极。所述方法包括：对所述第一栅极和第二栅极分别施加第一电位V1和第二电位V2，以使得在所述晶体管被关断时所述第二部分的电势高度高于所述第一部分的电势高度。在一些实施例中，所述第一电位V1 可以被设置为小于所述第二电位V2。
根据本公开的一些实施例，还提供了一种图像传感器，其包括根据任意实施例所述的像素单元。根据本公开的一些实施例，还提供了一种成像装置，其包括所述图像传感器。图8示出了根据本公开实施例的成像装置的示意框图。
根据本公开的实施例，可以提供改进的图像传感器及其制造方法以及成像装置。根据本公开的实施例，还可以改善或解决光线的串扰问题，从而改善成像质量。根据本公开的一些实施例，还可以简化图像传感器的制造工艺，降低成本。
本领域技术人员应当意识到，在上述实施例中描述操作(或步骤) 之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。
Claims (10)
1.一种像素单元，其特征在于，包括：
感光元件(103)；
与所述感光元件电连接的晶体管(105)，所述晶体管具有沟道形成区；以及
与所述晶体管电连接的电荷存储元件(107)，用于接收通过所述晶体管传输的来自感光元件的电荷，
其中，所述沟道形成区包括与所述电荷存储元件相邻的第一部分以及与所述感光元件相邻的第二部分，
其中，在所述晶体管被关断时所述第一部分的电势高度低于所述第二部分的电势高度。
2.如权利要求1所述的像素单元，其特征在于，其中：
所述沟道形成区还包括在所述第一部分和第二部分之间的第三部分，并且
在所述晶体管被关断时所述第三部分的电势高度在所述第一部分和第二部分的电势高度之间。
3.如权利要求1所述的像素单元，其特征在于，其中：
所述第一部分的导电类型与所述第二部分的导电类型相同，并且
所述第一部分的杂质浓度低于所述第二部分的杂质浓度。
4.如权利要求1-3中任一项所述的像素单元，其特征在于，其中所述晶体管还包括栅极结构，所述栅极结构包括：
在所述沟道形成区上的栅极绝缘层；以及
在所述栅极绝缘层之上的栅极。
5.如权利要求4所述的像素单元，其特征在于，其中所述栅极绝缘层包括：在所述沟道形成区的第一部分之上的第一部分，以及在所述沟道形成区的第二部分之上的第二部分，
其中，所述栅极绝缘层的第一部分的厚度不同于所述栅极绝缘层的第二部分的厚度。
6.如权利要求1所述的像素单元，其特征在于，其中：
所述感光元件为光电二极管；
所述电荷存储元件为浮置扩散区。
7.如权利要求1所述的像素单元，其特征在于，还包括：
半导体衬底，所述感光元件、所述沟道形成区以及所述电荷存储元件形成在所述半导体衬底中，
其中所述沟道形成区的两端分别与所述感光元件的一部分以及所述电荷存储元件的一部分接合。
8.一种图像传感器，其特征在于，包括如权利要求1-7中任一项所述的像素单元。
9.一种成像装置，其特征在于，包括如权利要求8所述的图像传感器。
10.一种制造像素单元的方法，其特征在于，包括：
提供衬底，所述衬底具有目标半导体区域，所述目标半导体区域具有第一导电类型；
在所述目标半导体区域中引入具有与所述第一导电类型相反的第二导电类型的杂质，从而形成至少两个掺杂区，所述至少两个掺杂区包括第一掺杂区和第二掺杂区，并且所述第一掺杂区的杂质浓度低于第二掺杂区的杂质浓度；以及
在所述衬底之上形成用于晶体管的栅极结构。
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