TW544908B - Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof - Google Patents

Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof Download PDF

Info

Publication number
TW544908B
TW544908B TW091102183A TW91102183A TW544908B TW 544908 B TW544908 B TW 544908B TW 091102183 A TW091102183 A TW 091102183A TW 91102183 A TW91102183 A TW 91102183A TW 544908 B TW544908 B TW 544908B
Authority
TW
Taiwan
Prior art keywords
area
shallow
element isolation
conductive type
region
Prior art date
Application number
TW091102183A
Other languages
English (en)
Inventor
Hiroshi Iwata
Akihide Shibata
Seizo Kakimoto
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Application granted granted Critical
Publication of TW544908B publication Critical patent/TW544908B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/783—Field effect transistors with field effect produced by an insulated gate comprising a gate to body connection, i.e. bulk dynamic threshold voltage MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Description

544908 A7 ' B7 五、發明説明（1 ) 發明背景 本發明係關於一半導體裝置備有一場效電晶體諸如 MOSFET(金屬氧化物半導體場效電晶體）及一元件隔離區， 較特別的是一半導體裝置備有一動態臨界電晶體且其閘極 係電氣性連接於一井區，及備有一元件隔離區。 對於利用MOSFET減少CMOS(互補型金屬氧化物半導體） 電路内之操作電壓以達成降低相當程度之功率消耗的技術 ，以往曾揭露一使用大型基材之動態臨界電晶體於日本專 利特許公開申請案第10-22462號、日本專利特許公開申請 案第2000-82815號、及H.Kotaki等人在1996年IEDM技術文 摘第459頁内之具有先進隔離（SITOS)之新穎大型臨界電壓 MOSFET(B-DTMOS)與用於超低功率雙閘極CMOS之淺井接 觸部（SSS-C)製程。 N型及P型DTM0S之一戴面簡示圖係揭示於圖13中。在圖 13中，其揭示一基材111、一 N型深井區112、一 P型深井區 113、一 P型淺井區114、一 N型淺井區115、一元件隔離區 116、一 N型源極區117、一 N型汲極區118、一 P型源極區 119、一 P型汲極區120、一閘極絕緣膜121、一閘極122、一 N型DTMOS 123、及一 P型DTM0S 124。此外，儘管圖13中 未示，但是N型DTMOS 123内之閘極122係透過一接觸孔而 電氣性連接於P型淺井區114。相似地，P型DTM0S 124内之 閘極122係透過一接觸孔而電氣性連接於N型淺井區115。圖 13之元件隔離區116係詳示於圖14中。元件隔離區116係由 一 LOCOS(石夕之當處氧化）氧化物部分125與一渠溝部分126 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544908 A7 B7 五、發明説明（2 ) 組成。 文後，DTMOS之操作原理將在圖13之N型DTMOS 123例 子中說明。在N型DTMOS 123中，當閘極122在低電位位準 (OFF狀態）時，淺井區114亦在低電位位準且其有效臨界係 相同於典型MOSFET者。因此，其OFF狀態電流值（OFF漏洩 )亦相等於典型MOSFET者。 當閘極122在高電位位準（ON狀態）時，淺井區114亦在高 電位位準，其即因基材偏壓效應而減小有效臨界，因而產 生大於典型MOSFET者之驅動電流。此使其可取得大驅動電 流同時以低功率供給電壓維持低漏洩電流。 在DTMOS 123、124中，如上所述，各閘極122係電氣性 短路於淺井區114、115。因此，若閘極122之電位改變，淺 井區114、1 15之電位亦改變。必須各DTMOS 123、124之淺 井區114、115電氣性隔離於相鄰MOSFET之淺井區。元件隔 離區116之渠溝部分126係建構以具有一深度，以令相鄰 MOSFET之淺井區彼此隔離。元件隔離區116之LOCOS氧化 物部分125例如提供於閘極122之一互連部上，以減低閘極 區與井區之間之電容量。 增加元件之迷你化可使閘極邊緣至元件隔離區之距離（即 圖13中之Wsd)越來越小。為了克服此狀況，因而製出一具 有堆疊狀源極及汲極區之卩型]^03，使其可減小源極區及汲 極區（其結構及製造方法係揭露於曰本專利特許公開申請案 第2000-828 15號内）。測量其電晶體特徵之結果，可發現不 正常之漏電流於P型MOS内。圖15揭示汲極電流對閘極電壓 本紙張尺度適用中國國家樣準(CNS) A4規格(210X297公爱) 3 五、發明説明（ 之變化，其中一實線表示較小之Wsd(Wsd=0.40/zm)及一虛 線表示較大之Wsd (WsdU# 。 漏電流僅見於Wsd較小之p型m〇S内。即使有相同Wsd， 漏電流值仍顯示每一元件有相當差異。請注意，上述諸元 件僅為不同AVsd，其他因素則相等，例如一閘極長度、一閘 極寬度、及通道之高雜質濃度。在圖15之實例中，當閘極 電壓為〇伏時（電晶體呈0FF)，閉路（〇ff)電流在Wsd=0 4//m 例子中相較於Wsd= 1.0 # m例子而增大四位數，造成cmos 電路内之漏電流，且因而妨礙到功率消耗之降低。 本發明所欲解決之上述p型M〇s之〇ff漏洩故障可說明於後 。換g之，產生KLOC〇s氧化製程中之鳥喙接近於閘極末 而使知' 鳥彖所生之應力導致閘極或閘極氧化物膜末端處 之雜質不正常散失。雜質之不正常散失則部分地減低通道 之雜質》辰度’因而增大〇ff漏茂。 發明概要 為了解決以上問題，本發明之一目的在提供一種使用 DTM0S之半導體裝置，其不致增大〇ff漏洩故障，即使閘極 末端至元件隔離區之距離係因元件縮小而縮短，並提供其 製造方法。 本發明提供一種半導體裝置，包含·· 一半導體基材； 一第一導電型式深井區，係製於半導體基材内； 一第二導電型式淺井區，係製於第一導電型式深井區内； -動態臨界電晶體，係製於第二導電型式淺井區上，動 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544908 五、發明説明（4 態臨界電晶體之-閘極係短路於第二導電型式淺井區； 一淺元件隔離區，係製於第二導電型式淺井區上且由sti 組成，其深度較淺於第-導電型式深井區與第二導電型式 淺井區之間之一介面深度；及 -深元件隔離區，係藉由貫穿第二導電型式淺井區而製 於第一導電型式深井區上，且其深度較深於第一導電型式 深井區與第二導電型式淺井區間之介面深度。 ，在此說明中，第一導電型式視為_p型或一_，若第一 導電型式為p型則第二導電型式為_，若第_導電型式為 N型則其為p型。 依上述之本發明所示，元件隔離區係由一深元件隔離區 及-STI製成之淺元件隔離區組成。因此，即使動態臨界電 晶體係由PMOS組成’腹⑽之也漏茂故障不僅可因 生之應力而避免之，亦有助於一絕緣膜嵌埋於元件隔離區 内。此外，由一深元件隔離區及一 STI製成之淺元件隔離區 組成之元件隔離區可減小元件與元件之間邊距。 在本發明之一實施例中，半導體裝置進一步包含： 一第二導電型式深井區，係製於半導體基材内； 一第一導電型式淺井區，係製於第二導電型式深井區内； -動態臨界電晶體，係製於第一導電型式淺井區上，動 態臨界電晶體之一閘極係短路於第一導電型式淺井區； 一淺元件隔離區，係製於第一導電型式淺井區上且由ST][ 組成，其深度較淺於第二導電型式深井區與第一導電型式 淺井區之間之一介面深度； 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公爱） 、#深元件隔離區，係藉由貫穿第一導電型式淺井區而製 二第了導電型式深井區上，且其深度較深於第二導電型式 冰井區與苐一導電型式淺井區之間之介面深度；及 W面元件隔離區，係提供於第一導電型式與第二導電 1弋冰井區之間以及第一導電型式與第二導電型式淺井區 之間之一介面處。 上述實施例之半導體裝置係使用本發明半導體裝置而建 構成一互補型式。因此，動態臨界電晶體具有對稱之 特徵’且功率消耗減小。 在本發明之一實施例中，深元件隔離區至少一者具有一 、·、、口疋I度。大約固疋见度使其易於構成元件隔離區。 处在本發明之一實施例中，動態臨界電晶體具有一堆疊狀 、-構，即動態臨界電晶體之一源極區之一部分與一沒極區 之一部分係設於由動態臨界電晶體之一閘極絕緣膜構成之 一平面上。 依上述實施例所示，將源極區與汲極區製成堆疊狀使其 易於減小源極區與汲極區及淺井區之介面深度。 、
同樣地，雜區與汲極區製成堆疊狀係可觀地減小面積 ，因此，元件之面積可以進一步減小，且提供包 界電晶體在内之高度積合之電路。 C 在本發明之一實施例中，彳面元件隔離區係—複式元件 隔離區’其包含i元件隔離區’係由STI組纽其深度較 淺於淺井區與深井區之間之介面深度，及深元件 係設於淺元件隔離區之二側上且其深度較深於介面深度及 五、發明説明（6 ) 具有一大約固定寬度。 依上述實施例所示，相較於僅提供一深元件隔離區之例 子，其有助於一氧化物膜之嵌埋，使其較易於製成一大寬 度之複式元件隔離區。由於深元件隔離區設於淺元件隔二 區之二側上，故可有效防止第一導電型式深井區盥第一導 電型式淺井區之間，或第二導電型式深井區與第二導電型 式淺井區之間貫穿。因此，複數動態臨界電晶體可用一小 元件隔離邊距而有效地隔離。 在本發明之一實施例中，介面元件隔離區係一複式元件 隔離區，其包含一深元件隔離區，其深度較深於淺井區盥 深井區之間之介面深度及具有一大約固定寬度，及淺元;^ 隔離區，係設於淺兀件隔離區之二側上且其深度較淺於介 面深度及由STI組成。 依上述實施例所示，相較於僅提供一大寬度之深元件隔 離區例子，其有助於一氧化物膜嵌埋於複式元件隔離區内 ，使其較易於製成一大寬度之複式元件隔離區。依複式元 件隔離區所示，第一導電型式與第二導電型式淺井區之有 效隔離係以一小元件隔離邊距實施，因而可控制一動態臨 界電晶體之臨界值變化。 本發明亦提供一種製造一半導體裝置之方法，具有： 一半導體基材； 一第一導電型式深井區，係製於半導體基材内； 一第二導電型式淺井區，係製於第一導電型式深井區内； 一動態臨界電晶體，係製於第二導電型式淺井區上，動 --------- 9 · 本紙張尺度適种國國家標準(CNS) A4規格(210X297公^ ~
544908 A7 B7
差異。 在本發明之一實施例中，第一膜係一由一氧化石夕膜與一 氮化碎膜級成之疊層膜，第二膜係一光阻，及絕緣膜係一 氧化物膜。 依上述實施例所示，一抗灰化或氫氟酸之疊層膜係使用 做為第一膜以當做遮罩二次。而易由灰化去除之光阻膜應 僅當做遮罩一次。此即可簡化製造半導體裝置之方法。 圖式簡單說明 本發明可由以下詳細說明及僅供揭述之配合圖式中完全 瞭解，其並非侷限本發明，及其中： 圖1係平面圖，揭示本發明第一實施例之一半導體元件； 圖2係沿圖1之載面線A-A，所取之截面圖； 圖3係沿圖1之截面線B-B’所取之截面圖； 圖4係沿圖1之載面線C-C’所取之載面圖； 圖5A至5H係簡示圖，揭示製成本發明第一實施例半導體 元件之一元件隔離區之程序； 圖6A至6E揭示本發明第一實施例之元件隔離區之組合實 例； 圖7A至7E揭示圖6A至6E之元件隔離區之應用實例； 圖8係平面圖，揭示本發明第二實施例之一半導體元件； 圖9係沿圖8之截面線A-A ’所取之截面圖； 圖10係沿圖8之截面線B-B，所取之截面圖； 圖11係沿圖8之截面線C-C，所取之截面圖； 圖12係圖表，揭示本發明實施例之半導體元件内之汲極 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544908 A7 _____B7 五、發明説明（9~' - 電流對閘極電壓之特徵； 圖13係截面圖，揭示一先前技藝半導體元件； 圖14係細部圖，揭示圖13之元件隔離區；及 圖15係圖表’揭示先前技藝半導體元件内之汲極電流對 閘極電壓之特徵。 較佳實施例之詳細說明 文後，本發明之實施例將參考相關圖式以詳細說明之。 用於本發明半導體基材之材料並無特別限制，但是以矽 為較佳。半導體基材可具有P型或N型導電率。
圖1至4係本發明第一實施例之半導體裝置簡示圖。圖1係 半導體裝置之平面圖。圖2係沿圖1之截面線A-A，所取之截 面圖。圖3係沿圖}之截面線B-B，所取之截面圖。圖4係沿圖 1之截面線C-C’所取之截面圖。請注意一矽化區、一閘極側 壁填隙物、一層間絕緣膜、及一上方金屬互連係在圖1中省 略’及上方金屬互連係在圖2至4中省略。圖1至3揭示一由N 型MOSFET製成之DTMOS 1及一由P型MOSFET製成之 DTMOS 2之組合實例。惟，本發明並不限於所提供之實例 ’且可包括複數N型MOSFETs及複數？型1^05?£丁5。此外， 本發明可用單一導電型式MOSFET建構。圖4係P型MOSFET 之截面圖，其結構相同於N型MOSFET，但是雜質之導電型 式不同。 如圖2所示，本發明第一實施例中之半導體裝置具有一 N 型深井區12及一製於一p型半導體基材u内之p型深井區13。 在N型深井區12内製有一p型淺井區14。在此p型淺井區14 -12- 本紙張尺度適用中國國家樣準(CNS) A4規格(210X297公釐) 544908 五、發明説明（10 内則製成一 P型兩濃度喪埋區16，以減低p型淺井區14之電 阻。儘管圖1至4中未示，但是相鄰元件諸如DTM〇s者之p 型淺井區14係利用一大約固定寬度之非導電性深元件隔離 區22而彼此隔離（請參閱圖7B)。在P型淺井區14中製成_N 型源極區18及一 N型汲極區19。在N型源極區18&N型汲極 區19之間之一通道區頂部上則透過一閘極絕緣膜以製成 一閘極25。在閘極25之一側壁上製成一側壁填隙物26。因 此，N型DTMOS 1即為構成。 閘 2 在P型深井區13内製有一N型淺井區15。在此1^淺井區15 内則製成一n型高濃度嵌埋區17，以減型淺井區15之電 阻。儘管圖1至4中未示，但是相鄰元件諸如DTM〇s 2者之 N型淺井區15係利用一大約固定寬度之非導電性深元件隔離 區22而彼此隔離。在N型淺井區15中製成一 p型源極區⑼及 一 P型汲極區21。在p型源極區2〇&p型汲極區21之間之一通 道區頂部上則透過一閘極絕緣膜24以製成一閘極25。在 極25之一侧壁上製成一側壁填隙物％。因此，p型卩丁M〇s 即為構成。 孔 N型源極區18及？型源極區2〇係透過一製於一層間絕緣膜 3〇内之接觸孔31而各電氣性連接於上方金屬互連。n型汲極 區19及P型汲極區21亦透過一製於層間絕緣膜扣内之接觸 32而各電氣性連接於上方金屬互連。 3 閘 如圖1、3所示，閘極25備有一閘極-基材連接區33。如圖 所不’在N型DTMOS 1例子中及？型DTM〇s 2例子中，在 極-基材連接區33下方之淺井區14、15内分別製成一 _ • 13 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 χ 297公釐） 544908
五、發明說明（11 ) 濃度雜質區27及一N型高濃度雜質區28。閘極25、25分別透 過閘極-基材連接區33、33及高濃度雜質區27、“而電氣性 連接於淺井區U、15。此外，閘極25係透過一製於層間絕 緣膜30内之接觸孔34而電氣性連接於一上方金屬互連（圖中 未示）。 如圖4所示，p型深井區13係透過p型淺井區i4、p型高濃 度雜質區27及一接觸孔35而電氣性連接於一上方金屬互連 。儘f圖中未示，N型深井區12係透過N型淺井區15、N型 问浪度雜質區28及接觸孔35而電氣性連接於一上方金屬互 連在閘極25、N型源極區1 8、N型沒極區19、P型源極區 2〇、P型汲極區21、P型高濃度雜質區27&N型高濃度雜質區 28各者上方製有一矽化區29，以減低接觸電阻。 在通道區、源極區18與20、汲極區19與21、閘極-基材連 接區33、一需提供深井接觸部之區域、及大約固定寬度之 深兀件隔離區22以外之區域中製有一淺渠溝型元件隔離區 23，其係由STI組成以供減低靜電量。 文後探討製造圖1至4所示半導體裝置之程序。 製成元件隔離區22、23之步驟將參考圖5A至5H及圖6A至 6E以說明之。 首先，如圖5A所示，在一半導體基材411上製有一膜，以 供製成一元件隔離區時可做為一遮罩。較特別的是，一氧 化物膜412製於半導體基材411上，且利用CVD(化學氣體沉 積）沉積一 SiN膜413於其上。氧化物膜412之功能在於既做 為一緩衝膜以防止SiN膜413與半導體基材411直接接觸，亦 -14· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544908 A7
A7 A7
)真^渠溝後，氧化導電膜之上侧或設置一絕緣帽蓋於 二:卜：，驟單純且應力小，因此渠溝填充膜較佳為 中 膜415。氧化物膜化之製成較佳為執行於二步稀 •-步驟係在_般條件下執行，以協助氧化均等製成於 ^表面及御m，直到填充一深渠溝；及一步驟係在防止 氧化物製於供填充一淺渠溝之側壁上之條件下執行(例如， 使用-採用HDP(高密度電漿）之裝置）。結果，這些渠溝填 以一較薄氧化物，使其可在-稍後之CMP(化學機械式拋光) 製程中控制膜厚度之差異。其次，利用一習知技術， 以拋光氧化物膜415及去除8別膜413，藉此完成一元件隔離 區415，如圖5H所示。 在上述程序中，SiN膜413及氧化物膜412之功能在做為一 遮罩以製成一深渠溝及做為一遮罩以製成一淺渠溝，藉此 簡化步驟。此外，在利用蝕刻製成淺渠溝中，先前製成之 深渠溝係一併蝕刻，以防止不必要之差異產生於深渠溝内。 淺元件隔離區及深元件隔離區可以單獨或併合製成。 圖6A至6E揭示元件隔離區之實例，及圖7A至7E揭示施加 元件隔離區之實例。在圖7A至7E中，相同於圖1至4内者之 組件號碼係以相同於圖1至4内者之參考編號表示，且其詳 細說明係嗜略。 圖6A揭不製成由STI組成之單一淺元件隔離區之實例。淺 元件隔離區之一深度HS可設定於一深度，例如o.i至〇.5 ’以致於源極區及〉及極區隔離且淺井區未隔離。淺元件隔 離區之一寬度WS 1應設定以致於相鄰元件之源極區及汲極 -16- 本紙浪尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544908 A7 B7 五、發明説明（14 ) 區可以充分地電氣性隔離。因此，較佳為淺元件隔離區之 寬度WS1例如為0.05/im以上。圖6A所示之元件隔離區型式 係適用於可接受一共用淺井區之元件的隔離（通常為相同型 式之MOSFET)，因為其並未隔離淺井區（參閱圖7A)。此元 件隔離區亦提供於閘極之一互連部分，以減少閘極與井區 之間之靜電量。 圖6B揭示製成單一深元件隔離區之實例。大約固定寬度 之深元件隔離區之一深度HD可設定於一深度，以致於淺井 區隔離，且深井區未分隔，其例如可為0.3至2//m。當深元 件隔離區之深度HD及寬度WD2之比率HD/WD極大時，該比 率即有礙一氧化物膜之嵌埋。因此，深元件隔離區之寬度 WD2例如設定於0.06/zm以上，且深元件隔離區之深度HD 及寬度WD2之比率HD/WD2佳為設定於5或較小者。圖6B所 示之元件隔離區型式可使淺井區有一最小元件隔離寬度之 隔離，且其因而適用於相同型式DTMOS之隔離（參閱圖7B)。 圖6C揭示製成一複式元件隔離區做為一介面元件隔離區 之實例，其中一由STI組成之淺元件隔離區係製於一深元件 隔離區之一側上且有一大約固定寬度。此型元件隔離區適 用於共用深井區同時由元件隔離區分隔之淺井區為不同導 電型式之例子，且MOSFET僅存在於備有淺元件隔離區之側 上（參閱圖7C)。此結構例如可使用在提供一終端以施加電 位於一深井區12之例子中，如圖7C所示。在無MOSFE丁之 侧上製成一淺井區15之雜質係因為注入時在水平方向散佈 及利用退火擴散而到達一MOSFET通道區，因此觸發臨界值 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 544908 A7 B7 五、發明説明（15 ) 之變動。為了防止臨界值之變動，一由STI組成之淺元件隔 離區23係提供於MOSFET之一側上。在無MOSFET之一側上 ，由於雜質濃度之輕微變動並不產生影響，故僅提供一大 約固定寬度之深元件隔離區22，且不需提供淺元件隔離區 23。 若僅提供一寬且深之元件隔離區而非圖7C所示結構’則 一氧化物之嵌埋即變得困難。惟，淺元件隔離區之連結使 用使其較易於製成一寬元件隔離區。使用圖6C所示結構可 以-小元件隔離邊距達成淺井區之有效隔離，藉此足以控 制MOSFET臨界值之變化。 圖6D揭示一複式元件隔離區係以一由STI組成之淺元件隔 離區製於一大約固定寬度之深元件隔離區二侧上而構成。 此型複式元件隔離區適用於共用深井區同時由元件隔離區 分隔之淺井區為不同導電型式之例子，且MOSFET存在於二 侧上（參閱圖7D)。此結構例如可使用做為一介面元件隔離 區，即一複式元件隔離區，且由N型DTM0S與P型一般 MOSFET之間介面内之一深元件隔離區22與一淺元件隔離區 23組成，如圖7D所示。若無淺元件隔離區23，製成淺井區 14、15之雜質將到達其相反導電型式之淺井區15、14，因 此導致MOSFET臨界值之變動。惟，複式元件隔離區具有淺 元件隔離區23，使得雜質之擴散得以避免，藉以防止臨界 值之變動。若無深元件隔離區22，N型淺井區15及N型汲極 區19例如將易於造成貫穿。惟，複式元件隔離區具有深元 件隔離區22，使得貫穿得以有效地避免。 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 544908 16 五、發明説明（ 方僅提供一寬且深之元件隔離區，則在一寬渠道内之一 氧化物喪埋即變得困難。$，在以_由爪組成之淺元件隔 離區製於一大約固定寬度之深元件隔離區二側上而構成之 圖6D所示複式元件隔離區中，淺元件隔離區之連結使用使 其較易於製成一寬兀件隔離區。使用圖6〇之結構可以一小 元件隔離邊距達成淺井區之有效隔離，藉此足以控制 MOSFET臨界值之變化。 圖6E揭示複式元件隔離區係以一大約固定寬度之深元 件隔離區製於一由STI組成之淺元件隔離區二側上而構成。 此型複式70件隔離區適用於做為一介面元件隔離區，且具 有不同導電型式之深井區位於其二側上（如圖7£)。此結構 例如適用於隔離N型DTMOS與P型DTMOS。 若僅提供一寬且深之元件隔離區而非圖6E所示之複式元 件隔離區，則在一寬渠道内之一氧化物嵌埋即變得困難。 惟，一大約固定寬度之深元件隔離區與淺元件隔離區之連 結使用使其較易於製成—寬元件隔離區。使用圖6£；之結構 可以有效防止N型深井區12與1^型淺井區15之間或p型深井 區13與P型淺井區14之間貫穿，因為深元件隔離區設於淺元 件隔離區之二側上，如圖7E所示。此可以一小元件隔離邊 距達成一由N型DTMOS組成之基本電路方塊與一由p犁 DTMOS組成之基本電路方塊的有效隔離。 其次，如圖2、3所示，一N型深井區12與一p型深井區13 係製於一半導體基材Π上。造成^^型之雜質離子實例包括 31P+而造成P型之雜質離子實例包括！4+。在使用31ρ +做為雜 19- 544908 A7
此外，為了防止基材表面區上之雜質濃度過低 具次 544908 A7 B7 五、發明説明（18 之間介面之深度。 此外，為了減低淺井區14、15之電阻，一 P型高濃度嵌埋 區16及一 N禮高濃度嵌埋區17係製於淺井區14、15内。淺井 £ 14、15之減低電阻可使到達一閘極15之一輸入快速傳送 至淺井區14、15、取得充分之基材偏壓效應、及加速元件 操作。高濃度嵌埋區16、17例如可用UB +雜質離子、1〇〇至 400KeV注入能量及ιχ 1012至1>( 1〇i4cm-2注入量製於p型淺 井區14内，或用31p+雜質離子、24〇至75〇KeV注入能量及i X 1〇12至lx 1014cnT2注入量製於N型淺井區15内。根據環境 狀況，高濃度嵌埋區16、17可以省略。 、 ------ μ 机 ^ 2同導電塑式於淺井區14、15内雜質離子者之雜質離子」 貫穿終止物注入淺井區14、15。貫穿終止物注入可執行戈 具雜質離子、10至6〇^注入能量及& 1〇11至“ WW注人量之ρ型淺井區14例子内，或具有〜+雜質離— 、30至150KeV注入能量及5χ 1〇ι^1χ 1〇13心2注入 型淺井區15例子内。 一粑緣膜24及一閘極25係依此順序製成。 絕_之材科並無特定限制，只要其具有絕緣性質 心：：用石夕基材’則可施加氧切膜、氮切膜、或 =狀二：。其他可施加之材料包括高介電性膜諸如氧 ，膜、氧化鈦膜、及鈕石膜或其 石夕膜之例子中，絕緣膜24較佳為星且有曰^產物。在使用氧‘ 緣膜例如可用CVD、濺擊、及熱氧化等方:=度°問極) 本纸張尺度石
五、明) m -------- 。：極25之材料並無特定限制，只要其具有導電性質即可 曰右使用石夕基材，閘極25即以石夕膜製成，諸如多晶石夕及單 曰+由銘或銅組成之其他金屬膜亦可使用。閘極^較佳 ^Γ·1至〇·4//Π1厚度。閘極25例如可用㈣或蒸發等方 此外，一側壁填隙物26製於閘極25之一側壁上。儘管側 壁填隙物26之材料並無特定限制，但是其包括氧化石夕及氮 化矽。根據環境狀況，側壁填隙物26可以省略。 其夂，為了製成一閘極-基材連接區33，以利於圖2所示源 極區18、20、汲極區19、21、及通道區以外之區域内電氣 性連接閘極25與淺井區14、15，如圖卜3所示，因此餘刻 一=分閘極25與絕緣膜24，直到接地基材曝露為止。在此 曝露區中，如圖3所示，其製有一高雜質濃度之區域（在 NM0S例子中為一 p型高濃度之雜質區27而在pM〇s例子中 為一 N型高濃度之雜質區28)。稍後執行之矽化物製程係在 閘極-基材連接區33提供閘極25與淺井區之間之電氣性連接。 其次，如圖2所示，在淺井區14 ' 15之表面層上製有一源 極區（NMOS 1之一源極區18&PM〇S 2之一源極區2〇)及一汲 極區（NMOS 1之一〉及極區19及PMOS 2之一汲極區21)，其導 電型式係相反於淺井區14、15者。 源極區18、20與汲極區19、21例如可透過導電型式相反 於淺井區14、15者之雜質離子注入而以自行對準方式製成 ，且使用閘極25做為一遮罩。在使用75As +離子做為雜質離 子之例子中，源極區18、20與汲極區19、21可用3至 -22- 本紙浪尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544908 A7 ___________ B7 五、發明説明（2Q ) lOOKeV注入能量及1χ ^"至卜i〇16cjn-2注入量製成，或在 使用nB +離子做為雜質離子之例子中，可用1至2〇1^¥注入 能量及lx 10"至lx 10i6cm-2注入量製成。請注意在閘極25 下方之淺井區14、15表面層係有如一通道區之功能。 此外’源極區18、20與沒極區19、21具有一 LDD(輕量摻 入之没極）區於閘極25之锄面上，LDD區例如可透過導電型 式相反於淺井區14、15者之雜質離子注入而以自行對準方 式製成’且使用閘極25做為一遮罩。在此例子中，製成 LDD區且侧壁填隙物26製於閘極25之側壁上之後，源極區 18、20與汲極區19、21可透過離子注入而以自行對準方式 製成，且使用閘極25與側壁填隙物26做為遮罩。在使用 As離子做為雜質離子之例子中，用於製成區之雜質 離子注入可用3至lOOKeV注入能量及5χ 1〇i3至I〆 i〇15cm-2 注入量製成，或在使用UB +離子做為雜質離子之例子中，可 用1至20KeV注入能量及lx 1〇13至5x i〇i4cm-2注入量製成。 除了上述UB+及75As+離子外，可做為雜質離子以製成源 極區18、20、沒極區19、21、及LDD區之其他離子包括31p + 離子、122Sb +離子、115In+離子、及49BF2+離子。 為了減低源極區18、20、汲極區19、21、及閘極25之電 阻以及為了增進其對於所連接之互連的導電率，其表面層 即做矽化。此矽化製程係透過圖3所示閘極_基材連接區^ 處之一矽化區29而提供閘極25與淺井區14、15之間之電力 連接。石夕化區29之材料包括石夕化鎢及石夕化鈦。 此後，雜質之活化退火係在提供雜質完全活化且不使其 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544908
發明說明 過度擴散之狀態下執行。例如，在N型雜質為75As+及P型雜 質為nB+之例子中，注入75As +且在8〇〇至1〇〇(rc時執行退火 大約10至100分鐘，隨後注入UB +且在800至1〇〇〇〇c時執行退 火大约10至100分鐘。為了使淺井區14、15及深井區12、13 之雜質構型平滑’可在源極區18、20與汲極區19、21之雜 質注入前先施加額外之退火。 此後，互連等等即利用習知方法製成，藉此製造一半導 體裝置。 请注意’儘管以上說明探討到設有一 N型DTMOS 1與一 P 型DTMOS 2以利闡釋之例子，但是複數各元件製於基材上 之例子亦應包含在本發明之範疇内。再者，不僅DTM〇s而 且正常結構的MOSFET可以共同存在。在此例子中，一做為 一般MOSFET之元件並未備有一閘極_基材連接區33，但是 備有一接觸區以固定淺井區之電位。 圖12揭示本發明第一實施例p型DTMOS 2内之没極電流對 閘極電壓的變化，其中Wsd等於0.40/z m(Wsd稱為一自閘極 末端至元件隔離區之距離）。可以發現第一實施例p型 DTMOS 2内之off漏洩係控制較佳於圖15所示先前技藝之0ff 漏洩。 半導體裝置係備有一大約固定寬度之深元件隔離區22及 一由STI組成之淺元件隔離區23二者以做為元件隔離區，且 淺元件隔離區23並無顯著之鳥嗓形LOCOS氧化物。此可避 免因為鳥喙所生應力造成PM0S 2之off漏洩故障，及減小元 件之間或元件間之邊距。 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 544908 A7 _____B7 五、發明説明（22 ) 依第一實施例所示，所提供之積體電路並無PMOS之off漏 洩故障且其包括可高度積合之DTM0S 2。 本發明苐二實施例之半導體裝置將參考圖8至11所示之簡 不圖以說明之。 圖8係半導體裝置之平面圖。圖9係沿圖8之戴面線A-A，所 取之戴面圖。圖10係沿圖8之截面線B-B，所取之戴面圖。圖 11係沿圖8之截面線C-C，所取之截面圖。請注意一矽化區、 一層間絕緣膜、及一上方金屬互連係在圖8中省略，及上方 金屬互連係在圖9至11中省略。圖8至11揭示一 N型M0SFET 3及-P型MOSFET 4之組合。惟，本發明並不限於上述組合 ’且可包括複數N型MOSFETs及複數P型MOSFETs。此外， 本發明可用單一導電型式之M0SFET建構。圖11係p型 MOSFET 4之截面圖，其結構相同於n型M0SFET，但是雜 質之導電型式不同。 第一實施例之半導體裝置不同於第一實施例之半導體裝 置之處為源極區36、38與沒極區37、39係一堆疊型式。半 導體裝置之製造過程將說明於後。 相同於第一實施例者之製造過程係施加於第二實施例之 半導體裝置，直到製成閘極25為止。 其次，如圖9所示，在閘極25之一側壁上製成一非導電性 侧壁填隙物40。關於非導電性側壁填隙物4〇，可使用諸如 氮化矽及氧化矽等材料。此外，在非導電性側壁填隙物4〇 之一側壁上製有一導電性側壁填隙物，其一部分將在稍後 製成源極區36、38與汲極區37、39。多晶矽及非晶矽二者 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公爱) 544908 A7 -___B7 五、發明說明（23 ) 皆可使用於導電性側壁填隙物，但是多晶矽較佳於非晶石夕 。導電性側壁填隙物係利用非導電性側壁填隙物4〇以電氣 性絕緣於閘極25。在此方面，導電性側壁填隙物係環繞於 閘極25。 其次，二部分之導電性側壁填隙物係使用一光阻遮罩（圖 中未示）而钱刻去除。此外，為了製成源極區36、38與汲極 區37、39，以離子注入導電性侧壁填隙物，且執行退火以 活化雜質。因此，其即製成一N型堆疊狀源極區36、一n型 堆疊狀汲極區37、一 P型堆疊狀源極區38及一 p型堆疊狀汲 極區39。在使用75As +做為雜質離子之例子中，用於源極區 36、38與及極區37、39之離子注入可用至18〇KeV注入能 量及lx 1〇15至2x 10i6cm·2注入量製成，在使用31ρ +做為雜質 離:之例子中則可用5至100KeV注入能量及1χ⑺㈠至。 1016cnT2注入量製成，或在使用uB +離子做為雜質離子之例 子中，可用5至40KeV注入能量及ιχ 1〇15至2χ 1〇16〇瓜-2注入 量製成。 上述導電性側壁填隙物之蝕刻亦去除下方之一部分閘極 25與絕緣膜24，而產生淺井區14、15之一曝露部分（即閘極· 基材連接區33)。雜質離子注入此閑極-基材連接區^以供製 成源極區36、38與汲極區37、39,此即構成一濃縮雜質 在NMOS 3例子中為一 p型高濃度雜質區27而在pM〇s 4例子 中為一 N型高濃度雜質區28)。 其-人’執㈣化製程以透過化物29而取得閘極㈣ 淺井區14、15之間之歐姆式連接。隨後，在相同於第-實 本纸張尺度適种國國家標準(CNS) Μ^^Χ297公爱j -26- 544908
施例之半導體裝置製程中製成互連。 精由上述步驟，即可製成N型DTMOS 3及P型DTMOS 4。 4注意，儘管以上說明探討到設有一NM〇s DTM〇s 3與 一 PMOS DTMOS 4以利闡釋之例子，但是複數元件製於基 材上之例子亦應包含在本發明之範疇内。此外，不是僅有 DTMOS，一般結構之MOSFE丁亦可一併存在。在此例子中 ，-做為一般MOSFE 丁之元件並未備有一閘極-基材連接區 33，但是備有一接觸區以固定淺井區之電位。 如上所述，將源極區36、38與汲極區37、39製成堆疊狀 可以輕易減小源極區36、38與汲極區37、39及淺井區14、 15之介面的深度。此係因為雜質在堆疊層内（導電性閘極-侧 壁填隙物）之擴散速度較大於在基材内者，當堆疊層係由多 晶矽組成時此效果特別明顯。此有助於製成具有小短通道 效果之元件，且可觀地減小源極區3 6、3 8與汲極區3 73 9 之面積。 例如，在一般MOSFET中，源極區與汲極區之寬度應該三 倍於一最小處理尺寸，以容許一用於製成接觸部之邊距。 在將源極區與汲極區製成堆疊狀之例子中，其寬度可減小 至大約為最小處理尺寸之2/3，其理由如下。 ⑴在一般結構之源極區與汲極區中，若接觸孔侵入一元 件隔離區，元件隔離區即戴斷。結果，源極區或汲極區及 井區之介面曝露，導致漏損電流。因此，其需維持足夠邊 距使接觸孔不致遠離於源極區與汲極區。在堆疊狀之源極 區36、38與汲極區37、39中，即使接觸孔31、”截斷元件 _ -27- 本纸張尺度適用中國國家標準(CNf) A4規格(21〇χ297公釐)----- 544908 A7 ____ B7 五、發明説明（25~) —
Pwi離£ 2 3 ’源極區3 6、3 8或沒極區3 7、3 9及淺井區14、15 之介面仍不致於曝露。因此，off漏損電流問題不會發生。 (2)將源極區36、38與汲極區37、39製成堆疊狀可增加諸 區域之表面積，且因此容易維持接觸面及所接觸源極區36 、38或汲極區37、3 9之間之一大連接面積。 在DTMOS 3、4組成之積體電路中，元件面積可利用不同 深度之二元件隔離區22、23，及利用一具有堆疊狀源極區 36、38與沒極區37、39之M0SFET元件而有效地減小。特別 疋在乂元件隔離區2 3係由S TI組成之例子中，鳥缘不易產生 。此可避免因為鳥喙所生應力造成PM0S 4之off漏洩故障， 並可妥善利用堆疊狀源極區36、38與汲極區37、39較小寬 度之特徵。 因此，依第二實施例所示，其提供無〇ff漏洩故障之pM〇s 4，可進一步減小元件面積、及包括可高度積合iDTM〇s。 本發明已揭述於上，可知的是本發明可有多種變化方式 ，諸此變化不應視為脫離本發明之精神範疇，且習於此技 者熟知之諸此變更應涵蓋於以下申請專利範圍之範疇内。 -28· 本紙浪尺度適用中國國家標準(CNS) A4規格(210X297公董)

Claims (1)

  1. 544908 8 8 8 8 A B c D 第091102183號專利申請案 中文申請專利範圍替換本(92年5月) 六、申請專利範圍 1. 一種半導體裝置，包含： -半導體基材； 一第一導電型式深井區，係製於半導體基材内； 一第二導電型式淺井區，係製於第一導電型式深井區 内； 一動態臨界電晶體，係製於第二導電型式淺井區上， 動態臨界電晶體之一閘極係短路於第二導電型式淺井區； 一淺元件隔離區，係製於第二導電型式淺井區上且由 STI組成，其深度較淺於第一導電型式深井區與第二導 電型式淺井區之間之一介面深度；及 一深元件隔離區，係藉由貫穿第二導電型式淺井區而 製於第一導電型式深井區上，且其深度較深於第一導電 型式深井區與第二導電型式淺井區之間之介面深度。 2. 如申請專利範圍第1項之半導體裝置，進一步包含： 一第二導電型式深井區，係製於半導體基材内； 一第一導電型式淺井區，係製於第二導電型式深井區 内； 一動態臨界電晶體，係製於第一導電型式淺井區上， 動態臨界電晶體之一閘極係短路於第一導電型式淺井區； 一淺元件隔離區，係製於第一導電型式淺井區上且由 STI組成，其深度較淺於第二導電型式深井區與第一導 電型式淺井區之間之一介面深度； 一深元件隔離區，係藉由貫穿第一導電型式淺井區而 製於第二導電型式深井區上，且其深度較深於第二導電 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 8 8 8 8 A B c D 544908 六、申請專利範圍 型式深井區與第一導電型式淺井區之間之介面深度；及 一介面元件隔離區，係提供於第一導電型式與第二導 電型式深井區之間以及第一導電型式與第二導電型式淺 井區之間之一介面處。 3. 如申請專利範圍第2項之半導體裝置，其中： 深元件隔離區至少一者具有一大約固定寬度。 4. 如申請專利範圍第1項之半導體裝置，其中動態臨界電 晶體具有一堆疊狀結構，即動態臨界電晶體之一源極區 之一部分與一汲極區之一部分係設於由動態臨界電晶體 之-閘極絕緣膜構成之一平面上。 5. 如申請專利範圍第2項之半導體裝置，其中介面元件隔 離區係一複式元件隔離區，其包含：一淺元件隔離區， 係由STI組成且其深度較淺於淺井區與深井區之間之介 面深度；及深元件隔離區，係設於淺元件隔離區之二側 上且其深度較深於介面深度並具有一大約固定寬度。 6. 如申請專利範圍第2項之半導體裝置，其中介面元件隔 離區係一複式元件隔離區，其包含：一深元件隔離區， 其深度較深於淺井區與深井區之間之介面深度及具有一 大約固定寬度；及淺元件隔離區，係設於淺元件隔離區 之二側上且其深度較淺於介面深度並由STI組成。 7. 一種製造一半導體裝置之方法，具有： -半導體基材； 一第一導電型式深井區，係製於半導體基材内； 一第二導電型式淺井區，係製於第一導電型式深井區 -2- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    544908 A8 B8 C8 六、 申請專利範圍 一動怨界電晶體，传制★人 心…弟—導電型式淺井區上， 一閉杠係短路於弟二導電型式淺井區； 如組成，其深度較二^二導電型式淺井區上且由 電型式淺井區之間之一介面深度；及 ，、弟—導 一深元件隔離區，佴鞟山言噔 剩、入笛❹，土 穿弟導電型式淺井區而 製於弟一導電型式深井區 vu上次具有一大約固定宽度， 其深度較深於第一導電型式深 ， 、 私土式，衣开區與罘二導電型式淺井 區（間 < 介面深度； 該方法包含以下步驟： 製成一第一膜於一半導體基材上； 製成一第一開口窗孔於第一膜上；. 使用第-膜做為-遮罩以姑刻一部分半導體基材，而 製成一第一隔離渠溝； 製成一第二膜於第一膜與第一隔離渠溝上； 製成一第二開口窗孔於第二膜上； 使用第二膜做為一遮罩以蝕刻一部分第一膜； 使用第一膜做為一遮罩以局部地蝕刻半導體基材，而 製成一弟二隔離渠溝；及 沉積一絕緣膜於第一膜、第一隔離渠溝及第二隔離渠 溝上，以填充第一隔離渠溝及第二隔離渠溝。 如申請專利範圍第7項之製造半導體裝置之方法，其中 第一膜係一由一氧化矽膜與一氮化矽膜組成之疊層膜， 第一膜係光阻，及絕緣膜係一氧化物膜。 -3- 本紙張尺度適用中國國家標準(CNS) Α4Μ^(2ΐ〇χ297^*)
TW091102183A 2001-02-08 2002-02-07 Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof TW544908B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001032051A JP2002237575A (ja) 2001-02-08 2001-02-08 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
TW544908B true TW544908B (en) 2003-08-01

Family

ID=18896043

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091102183A TW544908B (en) 2001-02-08 2002-02-07 Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof

Country Status (3)

Country Link
US (2) US6509615B2 (zh)
JP (1) JP2002237575A (zh)
TW (1) TW544908B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701032B2 (en) 2005-05-31 2010-04-20 Sanyo Electric Co., Ltd. Compound semiconductor device

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217282A (ja) * 2001-01-19 2002-08-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7432136B2 (en) * 2002-05-06 2008-10-07 Advanced Micro Devices, Inc. Transistors with controllable threshold voltages, and various methods of making and operating same
US7129142B2 (en) * 2002-06-11 2006-10-31 Advanced Micro Devices, Inc. Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same
US7956391B2 (en) 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US7834421B2 (en) * 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7902630B2 (en) * 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7812403B2 (en) * 2002-08-14 2010-10-12 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuit devices
US7939420B2 (en) * 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
JP2004128123A (ja) * 2002-10-01 2004-04-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4000087B2 (ja) 2003-05-07 2007-10-31 株式会社東芝 半導体装置およびその製造方法
JP3845073B2 (ja) * 2003-05-27 2006-11-15 株式会社東芝 半導体装置
JP4791686B2 (ja) * 2003-06-05 2011-10-12 シャープ株式会社 動的閾値動作トランジスタ
JP2005005510A (ja) * 2003-06-12 2005-01-06 Toshiba Corp 半導体装置及びその製造方法
US6909139B2 (en) * 2003-06-27 2005-06-21 Infineon Technologies Ag One transistor flash memory cell
US7129559B2 (en) * 2004-04-09 2006-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage semiconductor device utilizing a deep trench structure
US7071530B1 (en) * 2005-01-27 2006-07-04 International Business Machines Corporation Multiple layer structure for substrate noise isolation
US20060197228A1 (en) * 2005-03-04 2006-09-07 International Business Machines Corporation Single mask process for variable thickness dual damascene structures, other grey-masking processes, and structures made using grey-masking
JP2006253499A (ja) * 2005-03-11 2006-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US7986029B2 (en) * 2005-11-08 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dual SOI structure
US7268028B1 (en) 2006-04-17 2007-09-11 International Business Machines Corporation Well isolation trenches (WIT) for CMOS devices
KR100867977B1 (ko) 2006-10-11 2008-11-10 한국과학기술원 인도시아닌 그린 혈중 농도 역학을 이용한 조직 관류 분석장치 및 그를 이용한 조직 관류 분석방법
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
US8138570B2 (en) * 2007-03-28 2012-03-20 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
JP2013511163A (ja) * 2009-11-17 2013-03-28 スボルタ，インコーポレーテッド 電子デバイス及びシステム、並びにその製造方法及び使用方法
US20110260245A1 (en) * 2010-04-23 2011-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cost Effective Global Isolation and Power Dissipation For Power Integrated Circuit Device
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
CN101986435B (zh) * 2010-06-25 2012-12-19 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构的制造方法
JP5531848B2 (ja) * 2010-08-06 2014-06-25 富士通セミコンダクター株式会社 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法
TWI455314B (zh) * 2011-01-03 2014-10-01 Inotera Memories Inc 具有浮置體的記憶體結構及其製法
JP5736808B2 (ja) * 2011-02-02 2015-06-17 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2014013792A (ja) * 2012-07-03 2014-01-23 Fujitsu Semiconductor Ltd 半導体装置およびその製造方法
JP5887233B2 (ja) * 2012-09-10 2016-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015060989A (ja) * 2013-09-19 2015-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US9577039B2 (en) * 2014-12-30 2017-02-21 Infineon Technologies Ag Transistor structure with reduced parasitic side wall characteristics
KR101692625B1 (ko) * 2015-06-18 2017-01-03 주식회사 동부하이텍 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈
US9601512B2 (en) * 2015-07-16 2017-03-21 Globalfoundries Inc. SOI-based semiconductor device with dynamic threshold voltage
EP3200235A1 (en) * 2016-01-28 2017-08-02 Nxp B.V. Semiconductor switch device and a method of making a semiconductor switch device
CN116153934B (zh) * 2023-04-20 2023-06-27 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5015594A (en) * 1988-10-24 1991-05-14 International Business Machines Corporation Process of making BiCMOS devices having closely spaced device regions
US4927777A (en) * 1989-01-24 1990-05-22 Harris Corporation Method of making a MOS transistor
KR0137974B1 (ko) * 1994-01-19 1998-06-15 김주용 반도체 장치 및 그 제조방법
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation
JPH1022462A (ja) 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
JPH10163342A (ja) * 1996-12-04 1998-06-19 Sharp Corp 半導体装置
US5874328A (en) * 1997-06-30 1999-02-23 Advanced Micro Devices, Inc. Reverse CMOS method for dual isolation semiconductor device
US6426532B1 (en) * 1998-06-30 2002-07-30 Sharp Kabushiki Kaisha Semiconductor device and method of manufacture thereof
US6172405B1 (en) * 1998-07-17 2001-01-09 Sharp Kabushiki Kaisha Semiconductor device and production process therefore
DE19929211B4 (de) 1999-06-25 2005-10-06 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Transistors sowie einer DRAM-Zellenanordung
US6262459B1 (en) * 2000-01-18 2001-07-17 United Microelectronics Corp. High-voltage device and method for manufacturing high-voltage device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701032B2 (en) 2005-05-31 2010-04-20 Sanyo Electric Co., Ltd. Compound semiconductor device

Also Published As

Publication number Publication date
JP2002237575A (ja) 2002-08-23
US6787410B2 (en) 2004-09-07
US6509615B2 (en) 2003-01-21
US20020105034A1 (en) 2002-08-08
US20030107103A1 (en) 2003-06-12

Similar Documents

Publication Publication Date Title
TW544908B (en) Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof
US6737308B2 (en) Semiconductor device having LDD-type source/drain regions and fabrication method thereof
US7288470B2 (en) Semiconductor device comprising buried channel region and method for manufacturing the same
KR100656973B1 (ko) 반도체 장치 및 그 제조 방법
US6709950B2 (en) Semiconductor device and method of manufacturing the same
KR100543564B1 (ko) 반도체장치 및 그 제조방법
JP2000243967A (ja) 半導体装置の製造方法
JP2000340791A (ja) 半導体装置の製造方法
KR100300695B1 (ko) 반도체장치및그제조방법
US20030151098A1 (en) Semiconductor device having dual-gate structure and method of manufacturing the same
US6207482B1 (en) Integration method for deep sub-micron dual gate transistor design
US7166901B2 (en) Semiconductor device
US6586296B1 (en) Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks
JPH09129752A (ja) Ｃｍｏｓ集積回路の製造方法
JPH10242259A (ja) 半導体装置およびその製造方法
US6348382B1 (en) Integration process to increase high voltage breakdown performance
KR20020027772A (ko) 듀얼 게이트형 모스 트랜지스터 제조방법
JP3247106B2 (ja) 集積回路の製法と集積回路構造
JP2713940B2 (ja) 半導体装置
JPS5940563A (ja) 半導体装置の製造方法
TW409301B (en) Method of producing self-aligned contact dual gate structure
KR20010045231A (ko) 씨모스 소자의 구조 및 그의 제조 방법
KR20020002918A (ko) 반도체메모리장치의 트랜지스터 제조방법
JPH11224945A (ja) 半導体装置
KR20000046073A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees