JP2015060989A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】パターン面積を削減すること。
【解決手段】半導体基板１０内に形成され、チャネル領域１４ａと接触領域１４ｂとを含むウエル１４と、前記チャネル領域上に形成されたゲート絶縁膜２０と、前記接触領域上に形成され開口２４を有する絶縁膜２０と、前記ゲート絶縁膜上に形成されたゲート電極２８ａと、前記開口を介し前記接触領域と接触するように形成された接触部２８ｂと、を含むシリコンを主成分とする導電層２８と、を具備する半導体装置。
【選択図】図１０

Description

本発明は、半導体装置およびその製造方法に関し、例えばウエルとゲート電極とが接続される半導体装置およびその製造方法に関する。

低電圧駆動、低消費電力、かつ高速動作可能なＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）技術として、ＤＴＭＯＳ（Dynamic Threshold Voltage MOS）が知られている（例えば、特許文献１および２）。ＤＴＭＯＳにおいて、ゲート電極とウエルとを電気的に接続するために高融点シリサイド膜を用いることが知られている（例えば、特許文献１および２）

特開２００４−３６３３５８号公報 特開２００５−２６５４５号公報

しかしながら、ゲート電極とウエルとを電気的に接続するための領域を確保するため、パターン面積が大きくなってしまう。本半導体装置およびその製造方法は、パターン面積を削減することを目的とする。

半導体基板内に形成され、チャネル領域と接触領域とを含むウエルと、前記チャネル領域上に形成されたゲート絶縁膜と、前記接触領域上に形成され開口を有する絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記開口を介し前記接触領域と接触するように形成された接触部と、を含むシリコンを主成分とする導電層と、を具備することを特徴とする半導体装置を用いる。

半導体基板内にチャネル領域と接触領域とを含むウエルを形成する工程と、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にシリコンを主に含む第１導電層を形成する工程と、前記接触領域上の前記第１導電層と前記絶縁膜に開口を形成する工程と、前記開口を含むように、前記第１導電層上にシリコンを主成分とする第２導電層を形成する工程と、前記第１導電層と前記第２導電層とから、前記チャネル領域上にゲート電極を形成し、前記接触領域と前記開口を介し接触する接触部と、を形成する工程と、を含むことを特徴とする半導体装置の製造方法を用いる。

本半導体装置およびその製造方法によれば、パターン面積を削減することができる。

図１（ａ）は、比較例１に係る半導体装置の断面図、図１（ｂ）は回路図である。 図２は、比較例１を用いたＮＡＮＤ回路のレイアウト図である。 図３は、比較例２の接触領域の断面図である。 図４（ａ）から図４（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その１）である。 図５（ａ）から図５（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その２）である。 図６（ａ）から図６（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その３）である。 図７（ａ）から図７（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その４）である。 図８（ａ）から図８（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その５）である。 図９（ａ）から図９（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その６）である。 図１０（ａ）から図１０（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その７）である。 図１１は、実施例１を用いたＮＡＮＤ回路のレイアウト図である。 図１２（ａ）から図１２（ｄ）は、実施例２に係る半導体装置の製造方法を示す図（その１）である。 図１３（ａ）から図１３（ｄ）は、実施例２に係る半導体装置の製造方法を示す図（その２）である。 図１４（ａ）から図１４（ｄ）は、実施例２に係る半導体装置の製造方法を示す図（その３）である。 図１５（ａ）から図１５（ｄ）は、実施例２に係る半導体装置の製造方法を示す図（その４）である。 図１６（ａ）から図１６（ｄ）は、実施例２に係る半導体装置の製造方法を示す図（その５）である。 図１７（ａ）から図１７（ｄ）は、実施例２に係る半導体装置の製造方法を示す図（その６）である。 図１８（ａ）から図１８（ｄ）は、実施例２に係る半導体装置の製造方法を示す図（その７）である。 図１９は、実施例２を用いたＮＡＮＤ回路のレイアウト図である。

図１（ａ）は、比較例１に係る半導体装置の断面図、図１（ｂ）は回路図である。図１（ａ）に示すように、比較例１に係るＭＯＳＦＥＴにおいて、半導体基板１０内に深いウエル１２および浅いウエル１４が形成されている。ウエル１４を囲うようにＳＴＩ（Shallow Trench Isolation）１６が形成されている。ウエル１４内にはチャネル領域１４ａと接触領域１４ｂが形成されている。接触領域１４ｂ内には高濃度拡散領域３３が形成されている。チャネル領域１４ａと接触領域１４ｂとの間にはＰＴＩ（Partial Trench Isolation）１８が形成されている。ＰＴＩ１８は、ウエル１４の上部に形成されているため、ウエル１４の下において、チャネル領域１４ａと接触領域１４ｂとが電気的に接続されている。

半導体基板１０のウエル１４上に絶縁膜２０が形成されている。絶縁膜２０上に導電層２８が形成されている。導電層２８は、ゲート電極２８ａおよび接触部２８ｂを含む。導電層２８の側面にサイドウォール３０が形成されている。半導体基板１０上に導電層２８を覆うように層間絶縁膜３６が形成されている。層間絶縁膜３６を貫通するコンタクト３８が形成されている。層間絶縁膜３６上にコンタクト３８に接続するように金属層４０が形成されている。

コンタクト３８ａは、接触部２８ｂと接触領域１４ｂとを電気的に接続する。これにより、図１（ｂ）に示すように、ＭＯＳＦＥＴのソースＳ、ゲートＧおよびドレインＤのうち、ゲートＧがウエルと電気的に接続される。

図２は、比較例１を用いたＮＡＮＤ回路のレイアウト図である。ウエル１４、ＳＴＩ１６、ＰＩＴ１８、導電層２８、コンタクト３８および３８ａ、並びに金属層４０および４０ａを示している。領域８０におけるＭＯＳＦＥＴはＰチャネルであり、領域８２におけるＭＯＳＦＥＴはＮチャネルである。図１（ａ）は、図２のＡ−Ａ断面に相当する。

図１（ａ）のように、接触部２８ｂと接触領域１４ｂとは、コンタクト３８ａを介し電気的に接続される。コンタクト３８ａを層間絶縁膜３６から露出した状態にできないため、コンタクト３８ａ上はダミーの金属層４０ａにより覆われる。このため、接触領域１４ｂ上に金属層４０を配置できない。図２のように、接触領域１４ｂを形成する領域５０と、ＭＯＳＦＥＴ等を電気的に配線する金属層４０を形成する領域５２と、が別の領域となる。よって、パターンサイズが大きくなってしまう。

図３は、比較例２の接触領域の断面図である。図３に示すように、半導体基板１０内の接触領域１４ｂ上の絶縁膜２０および接触部２８ｂに開口２４が形成されている。開口２４内に高融点金属シリサイド膜３５が形成されている。高融点金属シリサイド膜３５は開口２４を介し接触領域１４ｂ内の高濃度拡散領域３３に接触している。比較例２のように、高融点金属シリサイド膜３５を介しウエル１４内の接触領域１４ｂと導電層２８内の接触部２８ｂが電気的に接続される。

高融点金属シリサイド膜３５の一般的な作製方法は以下である。導電層２８および絶縁膜２０の開口２４内に、高融点金属膜を成膜する。高融点金属膜とウエル１４および導電層２８のシリコンとを熱処理により反応させる。これにより、高融点金属シリサイド膜３５が形成される。

高融点金属膜の成膜方法としてはスパッタリング法が一般的である。スパッタリング法を用い高融点金属膜を形成すると開口２４内のカバレッジが悪くなる。ウエル１４と導電層２８との間に絶縁膜２０が形成されていると、開口２４の底面端部８８において、高融点金属シリサイド膜３５が断線し易い、または高抵抗化しやすい。

これを解決するため、高融点金属膜を厚くする、または高融点金属膜をシリサイド化する熱処理の温度を高くする方法が考えられる。しかし、このような方法はソースおよびドレイン領域におけるジャンクションリークが大きくなり採用できない。これにより、開口２４を大きくし、高融点金属膜のカバレッジをよくすることになる。よって、比較例２においてはパターン面積を削減できない。

以上のように、比較例１および２においては、パターン面積の削減が容易ではない。以下、パターン削減の可能な実施例について説明する。

図４（ａ）から図１０（ｄ）は、実施例１に係る半導体装置の製造方法を示す図である。図４（ａ）から図１０（ａ）の図（ａ）は、実施例１に係る半導体装置の製造方法を示す平面図である。図４（ｂ）から図１０（ｂ）の図（ｂ）は、Ａ−Ａ断面図、図４（ｃ）から図１０（ｃ）の図（ｃ）はＢ−Ｂ断面図、図４（ｄ）から図１０（ｄ）の図（ｄ）はＣ−Ｃ断面図である。なお、実施例１においてはＰチャネルＭＯＳＦＥＴを例に説明するが、ＮチャネルＦＥＴにおいても同様であることは言うまでもない。

図４（ａ）から図４（ｄ）に示すように、シリコン単結晶基板である半導体基板１０内にＳＴＩ１６とＳＴＩ１６より浅いＰＴＩ１８を形成する。ＳＴＩ１６およびＰＴＩ１８は、半導体基板１０にトレンチを形成し、トレンチ内を酸化シリコン膜等の絶縁膜で埋め込むことにより形成する。ＳＴＩ１６の深さＤ１は例えば３２０ｎｍであり、ＰＴＩ１８の深さＤ２は例えば１００ｎｍである。

半導体基板１０内にＰ型の深いウエル１２を形成する。深いウエル１２内にＮ型の浅いウエル１４を形成する。ウエル１２および１４の形成は、イオン注入法およびアニール法により行なう。図４（ａ）のように、ウエル１４は、ＳＴＩ１６により囲まれている。図４（ｂ）のように、ＳＴＩ１６はウエル１４より深い。このためウエル１４は他のウエルから電気的に分離される。ウエル１４は、チャネル領域１４ａと接触領域１４ｂとを含む。チャネル領域１４ａと接触領域１４ｂとの間にＰＴＩ１８が形成されている。ＰＴＩ１８はウエル１４より浅い。図４（ａ）のように、平面的にはチャネル領域１４ａと接触領域１４ｂとは、ＰＴＩ１８により分離されている。しかし、図４（ｂ）のように、ＰＴＩ１８はウエル１４の上部にのみ部分的に形成されており、ＰＴＩ１８下でチャネル領域１４ａと接触領域１４ｂとが電気的に接続されている。

図４（ａ）のように、チャネル領域１４ａを含むウエルの大きさＬ１×Ｌ２は、例えば５００ｎｍ×１９０ｎｍである。接触領域１４ｂを含むウエルの大きさＬ３は、例えば１６０ｎｍである。ＰＴＩ１８の大きさＬ４は、例えば１６０ｎｍである。なお、ＳＴＩ１６およびＰＴＩ１８の形成工程と、ウエル１４および１６の形成工程と、を行う順番は逆でもよい。

図５（ａ）から図５（ｄ）に示すように、半導体基板１０のウエル１４上に絶縁膜２０を形成する。絶縁膜２０は、例えば熱酸化法により形成され、酸化シリコンを主成分とする。絶縁膜２０、ＳＴＩ１６およびＰＴＩ１８上に導電層２２を形成する。導電層２２は、多結晶シリコンまたはアモルファスシリコンを主に含む。導電層２２は、例えばＣＶＤ（Chemical Vapor Deposition）法等の気相成長法を用い形成する。導電層２２の膜厚Ｔ１は、例えば５０ｎｍである。

図６（ａ）から図６（ｄ）に示すように、導電層２２および絶縁膜２０に開口２４を形成する。開口２４は、接触領域１４ｂの上面の一部を露出させる。開口２４の大きさＬ５は、例えば７０ｎｍである。

図７（ａ）から図７（ｄ）に示すように、導電層２２上に導電層２６を形成する。導電層２６は、多結晶シリコンまたはアモルファスシリコンを主に含む。導電層２６は、例えばＣＶＤ法等の気相成長法を用い形成する。導電層２６の膜厚Ｔ２は、例えば５５ｎｍである。導電層２６は、気相成長法を用い形成されるため、開口２４内にカバレッジよく形成される。導電層２２と導電層２６とから導電層２８が形成される。導電層２８の膜厚は、例えば１０５ｎｍである。

図８（ａ）から図８（ｄ）に示すように、導電層２８の所望領域をエッチングすることにより、所望のパターンの導電層２８を形成する。導電層２８は、ゲート電極２８ａ、接触部２８ｂおよびパッド電極２８ｃを含む。ゲート電極２８ａは、絶縁膜２０を介しチャネル領域１４ａ上に形成される。接触部２８ｂは開口２４を介し接触領域１４ｂと接触されている。パッド電極２８ｃは、配線とのコンタクトが形成される領域である。ゲート電極２８ａの長さＬ６は、例えば６０ｎｍである。

図９（ａ）から図９（ｄ）に示すように、導電層２８内のゲート電極２８ａおよびパッド電極２８ｃがＰ型（ウエル１４と異なる導電型）となるように例えばＢ（ボロン）またはＡｌ（アルミニウム）をイオン注入する。導電層２８内の接触部２８ｂがＮ型（ウエル１４と同じ導電型）となるようにＡｓ（砒素）または燐（Ｐ）をイオン注入する。導電層２８の側面にサイドウォール３０を形成する。サイドウォール３０は、例えば酸化シリコンまたは窒化シリコンを主に含む。サイドウォール３０をマスクにウエル１４内にＮ型のソースまたはドレイン領域３２を形成する。接触領域１４ｂ内にＮ型の高濃度拡散層を形成してもよい。

図１０（ａ）から図１０（ｄ）に示すように、導電層２８上、およびソースまたはドレイン領域３２上にシリサイド層３４を形成する。シリサイド層３４は、例えば膜厚が５ｎｍのコバルトシリサイド（ＣｏＳｉ_２）である。シリサイド層３４は、導電層２８上、およびソースまたはドレイン領域３２上にコバルト（Ｃｏ）等の金属膜を形成し、熱処理することにより形成できる。半導体基板１０上に導電層２８を覆うように層間絶縁膜３６を形成する。層間絶縁膜３６は、例えば酸化シリコンを主に含む。層間絶縁膜３６を貫通するコンタクト３８を形成する。層間絶縁膜３６上に金属層４０を形成する。コンタクト３８は、例えばタングステン（Ｗ）、ＡｌまたはＣｕを主成分とする。金属層４０は、例えばＡｌまたはＣｕを主成分とする。コンタクト３８は、ソースまたはドレイン領域３２と金属層４０とを電気的に接続させる。コンタクト３８は、導電層２８と金属層４０とを電気的に接続させる。金属層４０は、配線として機能する。さらに、上層の配線、層間絶縁膜およびパッシベーション膜を形成する。

図１１は、実施例１を用いたＮＡＮＤ回路のレイアウト図である。図１０（ｂ）および図１１に示すように、領域５４において、接触領域１４ｂ上に、接触領域１４ｂとは接続されていない金属層４０を形成できる。このため、比較例１の図２に比べ回路面積を削減できる。

実施例１によれば、図４（ａ）から図４（ｄ）のように、半導体基板１０内にウエル１４を形成する。図５（ａ）から図５（ｄ）のように、半導体基板１０上に絶縁膜２０を形成する。絶縁膜２０上にシリコンを主に含む導電層２２（第１導電層）を形成する。図６（ａ）から図６（ｄ）のように、ウエル１４内のチャネル領域１４ａ以外の領域１４ｂ上の第１導電層２２と絶縁膜２０に開口２４を形成する。図７（ａ）から図７（ｄ）のように、開口２４を含むように、導電層２２上にシリコンを主成分とする導電層２６（第２導電層）を形成する。図８（ａ）から図８（ｄ）のように、導電層２２と導電層２６とから、チャネル領域１４ａ上にゲート電極２８ａと、開口２４を介しウエル１４と接触する接触部２８ｂと、を形成する。これにより、パターン面積を削減できる。

また、導電層２６が多結晶シリコンまたはアモルファスシリコンを主成分とするため、導電層２６を形成する際に、カバレッジをよくできる。よって、比較例２のように、導電層２６の断線または高抵抗化を抑制できる。これにより、開口２４を微細化することができ、パターン面積を削減できる。さらに、絶縁膜２０に開口２４を形成する際は、開口２４以外の絶縁膜２０が導電層２２にカバーされている。このため、絶縁膜２０が損傷を受けることを抑制できる。

図１２（ａ）から図１８（ｄ）は、実施例２に係る半導体装置の製造方法を示す図である。図１２（ａ）から図１８（ａ）の図（ａ）は、実施例２に係る半導体装置の製造方法を示す平面図である。図１２（ｂ）から図１８（ｂ）の図（ｂ）は、Ａ−Ａ断面図、図１２（ｃ）から図１８（ｃ）の図（ｃ）はＢ−Ｂ断面図、図１２（ｄ）から図１８（ｄ）の図（ｄ）はＣ−Ｃ断面図である。

図１２（ａ）から図１２（ｄ）に示すように、シリコン単結晶基板である半導体基板１０内にＳＴＩ１６と浅いＰＴＩ１８を形成する。ＳＴＩ１６およびＰＴＩ１８の深さＤ１およびＤ２は例えば３２０ｎｍおよび１００ｎｍである。半導体基板１０内にＰ型の深いウエル１２およびＮ型の浅いウエル１４を形成する。

図１２（ａ）のように、チャネル領域１４ａを含むウエルの大きさＬ１×Ｌ２は、例えば５００ｎｍ×１９０ｎｍである。ＰＴＩ１８の大きさＬ４×Ｌ７は、例えば２００ｎｍ×１６０ｎｍである。その他の詳細は、実施例１の図４（ａ）から図４（ｄ）と同じであり説明を省略する。

図１３（ａ）から図１３（ｄ）に示すように、半導体基板１０のウエル１４上に絶縁膜２０を形成する。絶縁膜２０、ＳＴＩ１６およびＰＴＩ１８上に導電層２２を形成する。導電層２２は、多結晶シリコンまたはアモルファスシリコンを主に含む。導電層２２の膜厚Ｔ１は、例えば５０ｎｍである。その他の詳細は、実施例１の図５（ａ）から図５（ｄ）と同じであり説明を省略する。

図１４（ａ）から図１４（ｄ）に示すように、導電層２２およびＰＴＩ１８に開口２４を形成する。開口２４は、チャネル領域１４ａ以外のウエル１４の領域を露出させる。開口２４の大きさＬ５は、例えば７０ｎｍである。その他の詳細は、実施例１の図６（ａ）から図６（ｄ）と同じであり説明を省略する。

図１５（ａ）から図１５（ｄ）に示すように、導電層２２上に導電層２６を形成する。導電層２２およびＰＴＩ１８の開口２４内は導電層２６により埋め込まれる。導電層２６は、多結晶シリコンまたはアモルファスシリコンを主に含む。導電層２６の膜厚Ｔ２は、例えば５５ｎｍである。導電層２２と導電層２６とから導電層２８が形成される。導電層２８の膜厚は、例えば１０５ｎｍである。その他の詳細は、実施例１の図７（ａ）から図７（ｄ）と同じであり説明を省略する。

図１６（ａ）から図１６（ｄ）に示すように、導電層２８の所望領域をエッチングすることにより、所望のパターンの導電層２８を形成する。導電層２８は、ゲート電極２８ａ、接触部２８ｂおよびパッド電極２８ｃを含む。ゲート電極２８ａは、絶縁膜２０を介しチャネル領域１４ａ上に形成される。接触部２８ｂは開口２４を介しウエル１４と接触している。パッド電極２８ｃは、配線とのコンタクトが形成される領域である。ゲート電極２８ａの長さＬ６は例えば６０ｎｍである。その他の詳細は、実施例１の図８（ａ）から図８（ｄ）と同じであり説明を省略する。

図１７（ａ）から図１７（ｄ）に示すように、導電層２８内のゲート電極２８ａおよびパッド電極２８ｃがＰ型となるようにイオン注入する。導電層２８内の接触部２８ｂがＮ型となるようにイオン注入する。導電層２８の側面にサイドウォール３０を形成する。サイドウォール３０をマスクにウエル１４内にＮ型のソースまたはドレイン領域３２を形成する。その他の詳細は、実施例１の図９（ａ）から図９（ｄ）と同じであり説明を省略する。

図１８（ａ）から図１８（ｄ）に示すように、導電層２８上、およびソースまたはドレイン領域３２上にシリサイド層３４を形成する。半導体基板１０上に導電層２８を覆うように層間絶縁膜３６を形成する。層間絶縁膜３６を貫通するコンタクト３８を形成する。層間絶縁膜３６上に金属層４０を形成する。さらに、上層の配線、層間絶縁膜およびパッシベーション膜を形成する。その他の詳細は、実施例１の図１０（ａ）から図１０（ｄ）と同じであり説明を省略する。

図１９は、実施例２を用いたＮＡＮＤ回路のレイアウト図である。図１８（ａ）および図１９に示すように、領域５６において、導電層２８の接触部とパッド電極とを並べて配置することにより、実施例１の図１１よりさらにパターン面積の削減が可能となる。

実施例１のように、開口２４が形成される絶縁膜は、ゲート絶縁膜２０を含んでもよい。これにより、開口２４を容易に形成できる。実施例２のように、開口２４が形成される絶縁膜は、ウエル１４の上部に形成されたトレンチアイソレーションであるＰＩＴ１８を含んでもよい。これにより、パターン面積を削減できる。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板内に形成され、チャネル領域と接触領域とを含むウエルと、前記チャネル領域上に形成されたゲート絶縁膜と、前記接触領域上に形成され開口を有する絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記開口を介し前記接触領域と接触するように形成された接触部と、を含むシリコンを主成分とする導電層と、を具備することを特徴とする半導体装置。
（付記２）前記絶縁膜は、前記ゲート絶縁膜を含むことを特徴とする付記１記載の半導体装置。
（付記３）前記絶縁膜は前記ウエルの上部に形成されたトレンチアイソレーションを含むことを特徴とする付記１記載の半導体装置。
（付記４）前記チャネル領域と前記接触領域との間の前記ウエルの上部に形成されたトレンチアイソレーションを具備することを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）前記ゲート電極は、前記ウエルと異なる導電型を有し、前記接触部は前記ウエルと同じ導電型を有することを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）半導体基板内にチャネル領域と接触領域とを含むウエルを形成する工程と、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にシリコンを主に含む第１導電層を形成する工程と、前記接触領域上の前記第１導電層と前記絶縁膜に開口を形成する工程と、前記開口を含むように、前記第１導電層上にシリコンを主成分とする第２導電層を形成する工程と、前記第１導電層と前記第２導電層とから、前記チャネル領域上にゲート電極を形成し、前記接触領域と前記開口を介し接触する接触部と、を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記７）前記絶縁膜は、ゲート絶縁膜を含むことを特徴とする付記６記載の半導体装置の製造方法。
（付記８）前記絶縁膜は前記ウエルの上部に形成されたトレンチアイソレーションを含むことを特徴とする付記６記載の半導体装置の製造方法。

１０ 半導体基板
１２、１４ ウエル
１４ａ チャネル領域
１４ｂ 接触領域
１６ ＳＴＩ
１８ ＰＴＩ
２０ ゲート絶縁膜
２２、２６、２８ 導電層
２８ａ ゲート電極
２８ｂ 接触部
２８ｃ パッド電極
３０ サイドウォール
３２ ソースまたはドレイン領域
３４ シリサイド層
３６ 層間絶縁膜
３８ コンタクト
４０ 金属層

Claims (6)

1. 半導体基板内に形成され、チャネル領域と接触領域とを含むウエルと、
   前記チャネル領域上に形成されたゲート絶縁膜と、
   前記接触領域上に形成され開口を有する絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、前記開口を介し前記接触領域と接触するように形成された接触部と、を含むシリコンを主成分とする導電層と、
   を具備することを特徴とする半導体装置。
2. 前記絶縁膜は、前記ゲート絶縁膜を含むことを特徴とする請求項１記載の半導体装置。
3. 前記絶縁膜は前記ウエルの上部に形成されたトレンチアイソレーションを含むことを特徴とする請求項１記載の半導体装置。
4. 前記チャネル領域と前記接触領域との間の前記ウエルの上部に形成されたトレンチアイソレーションを具備することを特徴とする請求項１から３のいずれか一項記載の半導体装置。
5. 前記ゲート電極は、前記ウエルと異なる導電型を有し、前記接触部は前記ウエルと同じ導電型を有することを特徴とする請求項１から４のいずれか一項記載の半導体装置。
6. 半導体基板内にチャネル領域と接触領域とを含むウエルを形成する工程と、
   前記半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜上にシリコンを主に含む第１導電層を形成する工程と、
   前記接触領域上の前記第１導電層と前記絶縁膜に開口を形成する工程と、
   前記開口を含むように、前記第１導電層上にシリコンを主成分とする第２導電層を形成する工程と、
   前記第１導電層と前記第２導電層とから、前記チャネル領域上にゲート電極を形成し、前記接触領域と前記開口を介し接触する接触部と、を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
   
   

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