JP2005209870A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の容量素子を構成する電極と容量絶縁膜の間に、特定のバッファー誘電体層を形成することにより、不揮発メモリ動作に不可欠な大きな残留分極を有する半導体装置を提供する。
【解決手段】強誘電体膜(109)と対向電極(108,110)を備えた容量素子を含む半導体装置において、強誘電体膜(109)と対向電極の少なくとも一方の電極(108,110)との間に、一般式Ｃ₂Ｄ₂Ｏ₇（但し、Ｃは、Ｓｒ、Ｂａ、Ｃａ、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた少なくとも一つの元素であり、Ｄは、Ｔｉ、Ｎｂ及びＴａからなる群から選ばれた少なくとも一つの元素）で表されるバッファー誘電体層(114)を形成する。
【選択図】 図１

Description

本発明は、強誘電体膜を容量絶縁膜とした容量素子を含む半導体装置に関し、特に絶縁性金属酸化物を容量膜とした容量素子を形成した半導体装置に関するものである。

近年デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックランダムアクセスメモリの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体膜を用いた半導体記憶装置に関する研究開発が盛んに行われ、キロビットクラスの不揮発メモリが実用化されている。

現在、強誘電体不揮発メモリのさらなる高集積化の実現のため、容量素子の電極面積の小型化と強誘電体容量絶縁膜の薄膜による容量素子の微細化に関する研究開発が特に盛んに行われている。 これらの高集積強誘電体不揮発メモリを実現するための最重要課題は、微細な容量素子を特性劣化なくＣＭＯＳ集積回路に集積化できる手法を開発することである。強誘電体不揮発メモリでは、メモリに保持されたデータを読み出す一つの方法として、強誘電体容量膜に1周期の交流あるいはパルス電圧を印加した時のデータ“１”と“０”での読み出し電荷量の差よりメモリが保持していたデータを識別している。

しかし、この従来方法では、データ読み出しに十分な電荷量を確保するためには、大きな電荷量を必要とする。１ビット当たりの総電荷量は、残留分極値と電極面積との積で表される。そのため、残留分極値は強誘電体材料の物性値であるために大きくすることが大変困難であるので、所定の1ビット当たりの総電荷量を確保するには電極面積を大きくすることが必要であった。高集積メモリを実現するためには、読み出し電荷量が確保できるだけの大きさを持った電極面積と、小チップ面積を両立させる必要がある。そのためには、電極の垂直部分にも良質な強誘電体容量膜を立体成膜させた立体キャパシタの実現が不可欠である。強誘電体膜立体成膜法として、膜厚を薄くコントロールできる反応律速法、例えば反応有機金属化学気相成長法（MOCVD法）による成膜が必須となる。例えばDRAM用の容量素子についてMOCVD法により下部電極（Ru）、強誘電体薄膜BST（（Ba,Sr）TiO₃）を形成する製造方法が提案されている（特許文献１）。

しかし、下部電極を１００ｎｍ以下に薄膜化していく場合、強誘電体薄膜をＭＯＣＶＤ法のような表面反応律速方法を使って成膜すると、強誘電体薄膜を構成する金属原子の下部電極への拡散に起因して、膜厚により強誘電体薄膜の組成が変化するという問題がある。

また、強誘電体薄膜を構成する金属原子の拡散を防止するために、下部電極上に金属酸化物層を備える方法（特許文献２）が提案されているが、電極構造が複雑になり実用上問題がある。
特開２０００−８２２６５８号公報 特開平５-２２６７１５号号公報

前記MOCVD法は表面反応により強誘電体膜が成膜されるので、下部電極の結晶性を反映し、特にビスマス層状強誘電体材料では大きな分極方向ではない方向に配向するので、その結果必要な残留分極量を確保できないという問題があった。

本発明は、高集積半導体記憶装置の実現に不可欠な立体キャパシタを実現する強誘電体容量絶縁膜を使用した容量素子を形成した半導体素子を提供することを目的とする。

本発明の半導体装置は、強誘電体膜と対向電極を備えた容量素子を含む半導体装置において、前記強誘電体膜と前記対向電極の少なくとも一方の電極との間に、一般式Ｃ₂Ｄ₂Ｏ₇（但し、Ｃは、Ｓｒ、Ｂａ、Ｃａ、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた少なくとも一つの元素であり、Ｄは、Ｔｉ、Ｎｂ及びＴａからなる群から選ばれた少なくとも一つの元素）で表されるバッファー誘電体層を形成したことを特徴とする。

本発明によれば、不揮発メモリ動作に不可欠な大きな残留分極が実現できる。

本発明は、下部電極の結晶性を強誘電体膜の配向へ反映させないために、下部電極と強誘電体容量絶縁膜の間にバッファー誘電体層を形成し、強誘電体膜を分極方向に配向させる。バッファー誘電体層は、一般式Ｃ₂Ｄ₂Ｏ₇（但し、Ｃは、Ｓｒ、Ｂａ、Ｃａ、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた少なくとも一つの元素であり、Ｄは、Ｔｉ、Ｎｂ及びＴａからなる群から選ばれた少なくとも一つの元素）で表される。

強誘電体膜と少なくとも一方の電極の間に前記バッファー誘電体層があることが好ましい。強誘電体膜と両方の電極の間にバッファー層誘電体層があっても良い。前記バッファー誘電体層の厚みは２ｎｍ以上２０ｎｍ以下であることが好ましい。容量素子中のバッファー層誘電体の膜厚は、容量素子中の強誘電体膜厚の1/10以下であることが好ましい。
バッファー層誘電体が、強誘電体であることが好ましい。また、バッファー層誘電体の強誘電体-常誘電体相転移温度が、強誘電体の強誘電体-常誘電体相転移温度より高温であることが好ましい。さらに、誘電体の抗電界が、バッファー層強誘電体の抗電界より大きいことが好ましい。 強誘電体容量絶縁膜は、Ｂｉ_4-x+yＡ_xＴｉ₃Ｏ₁₂の一般式で表わされる強誘電体材料よりなり、一般式におけるＡは、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素であり、一般式におけるｘ及びｙは、０≦ｘ≦２及び０＜ｙ≦（４−ｘ）×０．１を満たすことが好ましい。

本発明の一実施形態に係る強誘電体膜は、強誘電体キャパシタ、ＭＦＳ(金属/強誘電体/半導体)型トランジスタ、ＭＦＩＳ(金属/強誘電体/絶縁体/半導体)型トランジスタ又はＭＦＭＩＳ(金属/強誘電体/金属/絶縁体/半導体)型トランジスタ等の半導体装置に広く用いられるが、本発明の一実施形態に係る強誘電体膜が用いられる半導体装置の一例について、図１を参照しながら説明する。

まず、図１に示すように、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１０３の上面及び側面にゲート保護絶縁膜１０４を形成し、その後、ゲート電極１０３及びゲート保護絶縁膜１０４をマスクとして高濃度の不純物をイオン注入して、電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。

次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積し、該第１の保護絶縁膜１０６にドライエッチングによりコンタクトホールを形成する。次に、ＣＶＤ法により第１の保護絶縁膜１０６の上に全面に亘って、タングステン又はポリシリコン膜からなる導電膜を堆積した後、該導電膜における第１の保護絶縁膜１０６の上に存在する部分をエッチバック又はＣＭＰ法により除去することにより、メモリセルを構成する電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続するコンタクトプラグ１０７を形成する。

次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、イリジウム、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図１に示すように、コンタクトプラグ１０７と接続された容量素子の下部電極１０８を形成する。

次に、有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）又はスパッタリング法により、容量素子の下部電極１０８及び第１の保護絶縁膜１０６の上に全面に亘って、バッファー層誘電体１１４とビスマス層状ペロブスカイト構造を有するチタン酸ビスマスランタンからなり１００ｎｍ以下の膜厚を有する強誘電体膜(詳細は後述)を堆積した後、該強誘電体膜をパターニングすることにより、下部電極１０８の上に跨り且つ複数の下部電極１０８の外側に延びる容量絶縁膜１０９を形成する。

次に、容量絶縁膜１０９の上に全面に亘って、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図１に示すように、容量素子の上部電極１１０を形成する。

次に本発明のバッファー層と強誘電体膜について説明する。下部電極の結晶性を強誘電体膜の配向へ反映させないために、下部電極と強誘電体容量絶縁膜の間にバッファー層を形成し、強誘電体膜を分極方向に配向させる。図２に本発明の実施例に記載した強誘電体材料チタン酸ビスマスランタンの単位結晶格子の模式図を示す。チタン酸ビスマスランタンは、図２に示すように、a軸とb軸方向を含むab面内に自発分極(分極量：2Pr=約４０μC/cm²以上)の大きい方向を持ち、c軸方向には小さな自発分極(分極量：2Pr=５μC/cm²)を持つことが知られている。そのため、不揮発メモリとしてデータを保持するためには、チタン酸ビスマスランタンの分極の大きいab面を対向電極に印加された電場方向と略平行に配置しなければならない。

しかし、従来のバッファー層を用いないで強誘電体容量絶縁膜を形成すると、小さな分極量しか得ることが出来ず、不揮発メモリとして必要な分極特性を得ることができなかった。

そこで、本件発明者は強誘電体容量絶縁膜での特性劣化の理由について検討を加えた。従来の方法で形成した強誘電体容量絶縁膜をXRD解析した結果、強誘電体結晶粒の配向の度合いを示すc軸方向へ配向をあらわす(００８)回折線のXRD強度I(００８)とab軸方向への配向をあらわす(１１７)回折線のXRD強度I(１１７)の比は5:1であった。このことより、強誘電体結晶粒が小分極方向への配向したため小さな分極量(分極量：2Pr=8μC/cm²)しかないことが分かった。

この強誘電体結晶のc軸方向への配向の原因を発明者は以下のように考えた。図３（ａ）に従来の方法で形成した強誘電体容量絶縁膜の概略模式図を示す。図３（ａ）において、１０８は容量素子の下部電極、１０９は容量絶縁膜、１１０は容量素子の上部電極、１１１は下部電極材料の結晶粒、１１２は容量絶縁膜の結晶粒、１１３は容量絶縁膜の結晶粒の大分極方向を示す矢印である。チタン酸ビスマスランタンを形成する過程で６５０℃以上の酸素雰囲気中で焼結する必要があるため、下部電極１０８には高温酸素雰囲気中でも安定な（１１１）配向をした白金材料を用いている。しかし、従来方法で下部電極１０８上に直接チタン酸ビスマスランタンを形成すると、チタン酸ビスマスランタンのa軸方向とb軸方向の格子定数と白金の(111)方向の格子定数がいずれも約０．５ｎｍと一致しているため、下部電極１０８の白金などの白金系材料と容量絶縁膜１０９の格子歪みが一番小さくなる小さな分極方向に配向し、そのため、不揮発メモリとして十分な分極量を確保することが出来ない。

そこで、本件発明者は下地電極の配向の影響を小さくするために本発明のバッファー層材料を用いたキャパシタ構造を見出した（図３（ｂ））。図３（ｂ）において、１０８は容量素子の下部電極、１０９は容量絶縁膜、１１０は容量素子の上部電極、１１１は下部電極材料の結晶粒、１１２は容量絶縁膜の結晶粒、１１３は容量絶縁膜の結晶粒の大分極方向を示す矢印、１１４はバッファー層である。このように、強誘電体膜と対向電極を備えた容量素子において、強誘電体と対向電極と間に、C₂D₂O₇の一般式で表される誘電体材料があり、一般式におけるCは、Sr、Ba、Ca、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素であり、Dは、Ti、Nb及びTaからなる群から選ばれた元素であるバッファー層１１４を形成する。

以下に、具体的な本特許の発明を用いた強誘電体容量素子作成の実施例について述べる。

まず、半導体回路が形成された半導体基板上にスパッタ法で形成した膜厚200nmの白金下部電極上に、バッファー層となる強誘電体La₂Ti₂O₇のMOD溶液を塗布した。La₂Ti₂O₇の仕上がり膜厚を10nmにするためMOD溶液の濃度は0.05mol/lで、塗布機の回転数は2000rpmとした。つづいて、大気中にて１６０℃、１分間乾燥させ、さらに大気中にて２６０℃、４分間乾燥させた。次に、急速加熱炉(RTA)で600℃、1分間、酸素雰囲気中、圧力は１．０×１０⁵Ｐａ(760Torr)、昇温レートは50℃/秒で焼成した。

引き続きバッファー層の上に、濃度0.1mol/lの強誘電体チタン酸ビスマスランタンBi_3.41La_0.75Ti₃O₁₂(BLT)のMOD溶液を、塗布機の回転数1500rpmで仕上がり膜厚が100nmになるように塗布した。つづいて、RTAで550℃、1分間、酸素雰囲気中、圧力は１．０×１０⁵Ｐａ(760Torr)、昇温レートは30℃/秒で焼成し、上部電極を形成するためにスパッタ法で成膜しリアクティブイオンエッチング法で加工した白金電極を形成した後に、RTAで700℃、1分間、酸素雰囲気中、圧力は１．０×１０⁵Ｐａ(760Torr)、昇温レートは50℃/秒で再度焼成し、強誘電体容量素子を形成した。

本実施例に記載した方法を用い、La₂Ti₂O₇とBLTの膜厚をそれぞれ10nmと100nmにすることで、強誘電体膜中の結晶粒配向の度合いを示すI(008)とI(117)の比が１：３まで改善され、その結果2Pr=25μC/cm²とすることができ、不揮発メモリの容量素子として十分な特性を発揮させることができた。

なお、La₂Ti₂O₇形成時のRTAによる焼結は省略しても同等の効果が得られる。

ここで強誘電体La₂Ti₂O₇をバッファー層の材料に選んだ理由は、次のとおりである。
(1)強誘電体であり誘電率がBLTとほぼ同じ約700ある。
(2)強誘電体―常誘電体相点移温度が１５００℃とBLTの４５０℃より高温である。
(3)抗電界Ecが450kV/cmとBLTの80kV/cmより大きいからである。

そのため、(1)La₂Ti₂O₇とBLTの誘電率がほぼ同じため、通常の常誘電体を用いたときのようなバッファー層による電圧降下が起こりBLTに十分な電圧がかからないという問題が発生しない、(2)La₂Ti₂O₇の強誘電体―常誘電体相点移温度がBLTより約１０００℃高いので、強誘電体メモリの動作温度範囲（通常８５℃以下）においてバッファー層の誘電率が変化せずBLT膜への印加電圧の変化が小さい、(3)La₂Ti₂O₇の抗電界が大きいため強誘電体メモリの動作電圧範囲（通常３V以下）においてもバッファー層の分極反転がおこらないため、BLTを容量絶縁膜にした強誘電体キャパシタにLa₂Ti₂O₇をバッファー層に用いると、高２Prの強誘電体キャパシタを作成することができる。

まず、半導体回路が形成された半導体基板上にスパッタ法で形成した膜厚200nmの白金下部電極上に、バッファー層となる強誘電体La₂Ti₂O₇をMOCVD溶液を成膜した。成膜圧力は４．０×１０²Ｐａ(3Torr)、成膜温度は４００℃である。次に、急速加熱炉(RTA)で600℃、1分間、酸素雰囲気中、圧力は１．０×１０⁵Ｐａ(760Torr)、昇温レートは50℃/秒で焼成した。

引き続きバッファー層の上に、強誘電体チタン酸ビスマスランタンBi_3.41La_0.75Ti₃O₁₂(BLT)のMOD溶液を、MOCVD法で成膜した。成膜圧力は４．０×１０²Ｐａ(3Torr)、成膜温度は３３０℃であった。つづいて、RTAで550℃、1分間、酸素雰囲気中、圧力は１．０×１０⁵Ｐａ(760Torr)、昇温レートは30℃/秒で焼成し、上部電極を形成するためにスパッタ法で成膜しリアクティブイオンエッチング法で加工した白金電極を形成した。その後、RTAで700℃、1分間、酸素雰囲気中、圧力は760Torr、昇温レートは50℃/秒で再度焼成し、強誘電体容量素子を形成した。

本実施例に記載した方法を用い、La₂Ti₂O₇とBLTの膜厚をそれぞれ10nmと100nmにすることで、強誘電体膜中の結晶粒配向の度合いを示すI(008)とI(117)の比が１：３まで改善され、その結果2Pr=25μC/cm²と、不揮発メモリの容量素子として十分な特性を発揮させることができた（図４）。

なお、La₂Ti₂O₇形成時のRTAによる焼結は省略しても同等の効果が得られる。

ここで強誘電体La₂Ti₂O₇をバッファー層の材料に選んだ理由は、次のとおりである。
(1)強誘電体であり誘電率がBLTとほぼ同じ約700ある。
(2)強誘電体―常誘電体相点移温度が１５００℃とBLTの４５０℃より高温である。
(3)抗電界Ecが450kV/cmとBLTの80kV/cmより大きいからである。

そのため、(1)La₂Ti₂O₇とBLTの誘電率がほぼ同じため、通常の常誘電体を用いたときのようなバッファー層による電圧降下が起こりBLTに十分な電圧がかからないという問題が発生しない、(2)La₂Ti₂O₇の強誘電体―常誘電体相点移温度がBLTより約１０００℃高いので、強誘電体メモリの動作温度範囲（通常８５℃以下）においてバッファー層の誘電率が変化せずBLT膜への印加電圧の変化が小さい、(3)La₂Ti₂O₇の抗電界が大きいため強誘電体メモリの動作電圧範囲（通常３V以下）においてもバッファー層の分極反転がおこらないため、BLTを容量絶縁膜にした強誘電体キャパシタにLa₂Ti₂O₇をバッファー層に用いると、高２Prの強誘電体キャパシタを作成することができる。

本発明の一実施例の強誘電体膜を有する半導体装置の断面図である。 同、強誘電体材料チタン酸ビスマスランタンの単位結晶格子の模式図。 （ａ）は従来の方法で形成した強誘電体容量絶縁膜の概略模式図、（ｂ）は本発明の一実施例における下部電極結晶配向と強誘電体容量絶縁膜の配向および分極方向の模式図。 従来方法と本発明の方法を用いたBLT膜の(008)／(117)の強度比と分極２Ｐｒを示すグラフ。

符号の説明

１００ 半導体基板
１０１ 素子分離領域
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ ゲート保護絶縁膜
１０５ 不純物拡散層
１０６ 第１の保護絶縁膜
１０７ コンタクトプラグ
１０８ 容量素子の下部電極
１０９ 容量絶縁膜
１１０ 容量素子の上部電極
１１１ 下部電極材料の結晶粒
１１２ 容量絶縁膜の結晶粒
１１３ 容量絶縁膜の結晶粒の大分極方向を示す矢印
１１４ バッファー層

Claims (8)

1. 強誘電体膜と対向電極を備えた容量素子を含む半導体装置において、
   前記強誘電体膜と前記対向電極の少なくとも一方の電極との間に、一般式Ｃ₂Ｄ₂Ｏ₇（但し、Ｃは、Ｓｒ、Ｂａ、Ｃａ、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた少なくとも一つの元素であり、Ｄは、Ｔｉ、Ｎｂ及びＴａからなる群から選ばれた少なくとも一つの元素）で表されるバッファー誘電体層を形成したことを特徴とする半導体装置。
2. 前記強誘電体膜と一方又は両方の前記電極の間に前記バッファー誘電体層を形成した請求項１に記載の半導体装置。
3. 前記バッファー誘電体層の厚みが２ｎｍ以上２０ｎｍ以下である請求項１に記載の半導体装置。
4. 前記バッファー誘電体層の膜厚が、前記強誘電体膜厚の1/10以下である請求項１に記載の半導体装置。
5. 前記バッファー誘電体層が、強誘電体である請求項１に記載の半導体装置。
6. 前記バッファー誘電体層の強誘電体-常誘電体相転移温度が、前記強誘電体膜の強誘電体-常誘電体相転移温度より高温である請求項１に記載の半導体装置。
7. 前記バッファー誘電体層の抗電界が、前記強誘電体膜の抗電界より大きい請求項１に記載の半導体装置。
8. 前記強誘電体膜が、Ｂｉ_4-x+yＡ_xＴｉ₃Ｏ₁₂（但し、Ａは、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた少なくとも１つの元素、０≦ｘ≦２及び０＜ｙ≦（４−ｘ）×０．１）で表わされる強誘電体材料よりなる請求項１に記載の容量素子。

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