KR20210157298A - 반도체 소자 및 그 제조 방법 - Google Patents

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조르지오스 벨리아니티스
춘-치에 루
모리시오 만프리니
사이-후이 영
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 게이트 층, 로우 도핑 반도체 층, 결정질 강유전체 층, 그리고 소스 및 드레인 단자를 포함한다. 결정질 강유전체 층은 게이트 층과 로우 도핑 반도체 층 사이에 배치된다. 소스 단자 및 드레인 단자는 로우 도핑 반도체 층 상에 배치된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원에 대한 참조
본 출원은 2020년 6월 18일자 출원되고 그 내용 전체가 참조로 여기에 포함된 미국 가출원 제63/040,681호의 이익을 주장한다.
배경
반도체 제조 기술은 점점 더 정교해지는 3차원 기하학적 구조를 갖는 반도체 소자 및 전자 부품을 제조하기 위해 수백 개의 공정 단계를 통합하는 것을 포함한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1 내지 도 6은 본 개시 내용의 일부 실시예에 따른 반도체 소자의 제조 방법에서 다양한 단계의 개략적인 단면도이다.
도 7 및 도 8은 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 단면도이다.
도 9는 본 개시 내용의 일부 실시예에 따른 반도체 소자 및 그 내부의 구조체의 일부를 보여주는 개략적인 단면도이다.
도 10 내지 도 15는 본 개시 내용의 일부 실시예에 따른 반도체 소자의 제조 방법에서 다양한 단계의 개략적인 단면도이다.
도 16 및 도 17은 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 단면도이다.
도 18 및 도 19는 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 입체도이다.
도 20 및 도 21은 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 단면도이다.
다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소, 수치, 동작, 재료, 배열 등의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 다른 구성 요소, 수치, 동작, 재료, 배열 등이 고려된다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
또한, "제1", "제2", "제3", "제4" 등과 같은 용어는 도면에 예시된 바와 같은 유사하거나 상이한 요소(들) 또는 특징부(들)를 기술하는 설명의 용이성을 위해 여기에 사용될 수 있으며, 존재의 순서 또는 설명의 문맥에 따라 호환적으로 사용될 수 있다.
본 개시 내용의 다음의 실시예(들)는 매우 다양한 특정 상황에서 구현될 수 있는 적용 가능한 개념을 제공한다는 것을 이해해야 한다. 본 명세서에서 논의된 특정 실시예(들)는 단지 예시적인 것으로, 2종 이상의 반도체 소자를 포함하는 통합 구조체에 관한 것이며, 본 개시 내용의 범위를 제한하고자 의도된 것이 아니다. 본 개시 내용의 실시예는 트랜지스터와 같은 하나 이상의 반도체 소자로 형성된 통합 구조체의 예시적인 제조 공정 및 그로부터 제조되는 통합 구조체를 기술한다. 본 개시 내용의 특정 실시예는 반도체 트랜지스터 및 다른 반도체 소자를 포함하는 구조체와 관련된다. 기판 및/또는 웨이퍼는 1종 이상의 집적 회로 또는 그 내부 전자 부품을 포함할 수 있다. 반도체 소자(들)는 벌크 반도체 기판 또는 실리콘/게르마늄-온-절연체 기판 상에 형성될 수 있다. 실시예는 추가의 설명을 제공하고자 의도된 것이지만, 본 개시 내용의 범위를 제한하기 위해 사용되지 않는다.
도 1 내지 도 6은 본 개시 내용의 일부 실시예에 따른 반도체 소자의 제조 방법의 다양한 단계의 개략적인 단면도이다. 도 1 내지 도 6에는 통합 구조체의 소자 영역(DR)의 개략적인 단면도가 예시된다. 도 9는 상기 구조체의 일부와 그 내부의 본 개시 내용의 일부 실시예에 따른 반도체 소자를 예시하는 개략적인 단면도이다.
도 1을 참조하면, 일부 실시예에서, 내부에 하나 이상의 연결 구조체(102)를 갖는 기판(100)이 제공된다. 도 1에 예시된 바와 같이, 일부 실시예에서, 연결 구조체(102)(하나만 도시됨)는 소자 영역(DR) 내의 기판(100)에 형성된다. 연결 구조체(102)의 개수는 2개 이상일 수 있으며, 연결 구조체(102)의 개수 또는 구성은 본 개시 내용의 예시적인 실시예 또는 도면에 의해 제한되어서는 안된다는 것이 이해된다. 도 1 내지 도 6에서, 기판(100)의 소자 영역(DR)의 일부만이 예시를 위해 제공된다. 일부 실시예에서, 기판(100)은 트랜지스터, 다이오드, 광전자 소자와 같은 하나 이상의 능동 부품 및/또는 커패시터, 인덕터 및 저항과 같은 하나 이상의 수동 부품도 포함한다. 도 9를 참조하면, 통합 구조체(90)는 기판(900) 및 기판(900) 위에 형성된 반도체 소자(960)를 포함한다. 일부 실시예에서, 기판(900)은 도 1의 기판(100)과 실질적으로 유사하다.
도 1 및 도 9를 참조하면, 일부 실시예에서, 기판(100) 또는 기판(900)은 반도체 기판을 포함한다. 일 실시예에서, 기판(100 또는 900)은 결정질 실리콘 기판 또는 도핑된 반도체 기판(예, p-형 반도체 기판 또는 n-형 반도체 기판)을 포함한다. 특정 실시예에서, 기판(100 또는 900)은 설계 요건에 따라 하나 이상의 도핑된 영역 또는 다양한 유형의 도핑된 영역을 포함한다. 일부 실시예에서, 도핑된 영역은 p-형 및/또는 n-형 도펀트로 도핑된다. 예를 들어, p-형 도펀트는 붕소 또는 BF2이고, n-형 도펀트는 인 또는 비소이다. 도핑된 영역은 n-형 금속 산화물 반도체(MOS) 트랜지스터 또는 p-형 MOS(PMOS) 트랜지스터용으로 구성될 수 있다. 일부 대안적인 실시예에서, 기판(100 또는 900)은 다이아몬드 또는 게르마늄과 같은 다른 적절한 원소 반도체; 갈륨 비소화물, 실리콘 탄화물, 인듐 비소화물 또는 인듐 인화물과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물과 같은 적절한 합금 반도체로 제조된 반도체 기판을 포함한다.
일부 실시예에서, 도 9에 예시된 바와 같이, 기판(900)은 반도체 기판(901)에 형성된 NMOS(902) 및 PMOS(904)와 같은 트랜지스터를 포함한다. 일 실시예에서, NMOS(902) 및/또는 PMOS(904)는 상보적 MOS(CMOS) 공정 이후에 형성된다. 도 9에 예시된 바와 같이, 일부 실시예에서, 2개 이상의 분리 구조체(906)가 반도체 기판(901)에 형성된다. 특정 실시예에서, 분리 구조체(906)는 트렌치 분리 구조체이다. 다른 실시예에서, 분리 구조체(906)는 실리콘 국부 산화(LOCOS) 구조체를 포함한다. 일부 실시예에서, 분리 구조체(906)의 절연체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 스핀-온 유전체 재료 또는 로우-k 유전체 재료를 포함한다. 일 실시예에서, 절연체 재료는 고밀도 플라즈마 화학적 기상 증착(HDP-CVD) 및 부압(subatmospheric) CVD(SACVD)와 같은 CVD에 의해 형성되거나 스핀-온에 의해 형성될 수 있다. 특정 실시예에서, NMOS(902)와 PMOS(904)와 같은 트랜지스터 및 분리 구조체(906)는 FEOL(front-end-of-line) 공정(전공정) 중에 기판(900)에 형성된다.
일부 실시예에서, 기판(900)은 절연층(910)에 매립된 배선 구조체(908)를 포함한다. 도 9에 예시된 바와 같이, 절연층(910) 및 배선 구조체(908)는 반도체 기판(901)에 형성된 트랜지스터 위에 위치된다. 일부 실시예에서, 절연층(910)은 하나 이상의 유전체 층을 포함한다. 일부 실시예에서, 절연층(910)의 재료는 실리콘 산화물, 스핀-온 유전체 재료, 로우-k 유전체 재료 또는 이들의 조합을 포함한다. 절연층(910)의 형성은 예를 들어, 화학적 기상 증착(CVD) 또는 스핀-온에 의한 하나 이상의 공정을 수행하는 것을 포함한다. 일부 실시예에서, 배선 구조체(908)는 금속 라인, 비아 및 콘택 플러그와 같은 상호 접속 구조체를 포함한다. 특정 실시예에서, 배선 구조체(908)의 재료는 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 텅스텐(W) 또는 이들의 조합을 포함한다. 예시적인 실시예에서, NMOS(902)와 PMOS(904)와 같은 트랜지스터는 배선 구조체(908)와 전기적으로 연결되고, 트랜지스터 중 일부는 배선 구조체(908)를 통해 추가로 전기적으로 상호 연결된다. 여기에 예시된 배선 구조체(908)는 단지 예시를 위한 것으로, 배선 구조체(908)는 다른 구성을 포함할 수 있고, 하나 이상의 관통 비아 및/또는 다마신 구조체를 포함할 수 있다.
다시 도 1을 참조하면, 일부 실시예에서, 기판(100)에 매립된 연결 구조체(102)는 전기적 연결 및 상호 접속을 위한 기판(100) 내 배선 구조체의 일부일 수 있고, 기판(100)의 배선 구조체는 도 9에 예시된 배선 구조체(908)와 유사하다. 일 실시예에서, 연결 구조체(102)는 도전 비아를 포함한다. 여기서, 연결 구조체(102)는 선택적일 수 있고, 전기적 연결의 목적으로 대표적으로 예시될 수 있다. 도 1에서, 게이트 재료층(110)이 기판(100) 위에 피복 형성되어 연결 구조체를 덮는다. 일 실시예에서, 게이트 재료층(110)은 연결 구조체(102)와 직접 접촉한다. 일부 실시예에서, 게이트 재료층(110)은 하나 이상의 금속 재료층을 포함한다. 일부 실시예에서, 게이트 재료층(110)의 형성은 화학적 기상 증착(CVD)(예, 플라즈마 강화 CVD(PECVD) 및 레이저 보조 CVD), 원자층 증착(ALD) 및 물리적 기상 증착(PVD)(예, 스퍼터링 및 e-빔 증발)로부터 선택된 하나 이상의 증착 공정을 포함한다. 일부 실시예에서, 게이트 재료층(110)의 형성은 도금 공정을 포함한다. 일부 실시예에서, 게이트 재료층(110)은 약 5 nm 내지 약 100 nm 범위의 두께로 형성된다. 일부 실시예에서, 게이트 재료층(110)은 약 1 nm 내지 약 50 nm 범위의 두께로 형성된다. 일부 실시예에서, 게이트 재료층(110)의 재료는 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 이들의 질화물, 이들의 조합 및/또는 이들의 합금을 포함한다. 예를 들어, 게이트 재료층(110)은 TiN, TaN, W/TiN, TiN/TiAl/TiN 또는 TiN/TiAl/TaN의 하나 이상의 적층된 층들을 포함할 수 있다.
도 1에서, 일부 실시예에서, 게이트 유전체 재료층(120)이 게이트 재료층(110) 위에 전체적으로 형성된다. 일부 실시예에서, 게이트 유전체 재료층(120)은 강유전체 재료를 포함한다. 특정 실시예에서, 게이트 유전체 재료층(120)의 재료는 비정질 강유전체 재료 및/또는 다결정 강유전체 재료를 포함한다. 특정 실시예에서, 게이트 유전체 재료층(120)은 비정질 강유전체 재료 및 결정질 강유전체 재료를 포함한다. 일부 실시예에서, 게이트 유전체 재료층(120)은 하프늄 지르코늄 산화물(또는 지르코늄으로 도핑된 하프늄 산화물) 또는 실리콘, 알루미늄, 란탄(La) 및/또는 가돌리늄(Gd)으로 도핑된 하프늄 산화물로부터 선택된 일종 이상의 재료를 포함한다. 일 실시예에서, 게이트 유전체 재료층(120)의 재료는 Hf(x)Zr(1-x)O2로 지시되는 하프늄 지르코늄 산화물을 포함하고, 여기서 x는 0.1 내지 0.9(0.1 ≤ x ≤ 0.9)의 범위이다. 일 실시예에서, 게이트 유전체 재료층(120)의 재료는 실리콘-도핑된 하프늄 산화물(HfSiO), 알루미늄-도핑된 하프늄 산화물(HfAlO), 란탄-도핑된 하프늄 산화물(HfLaO) 및/또는 가돌리늄-도핑된 하프늄 산화물(HfGdO)을 포함한다. 일부 실시예에서, 게이트 유전체 재료층(120)의 형성은 CVD(예, PECVD 및 레이저 보조 CVD), ALD 및 PVD(예, 스퍼터링 및 e-빔 증착)로부터 선택된 하나 이상의 증착 공정을 포함한다. 예를 들어, 게이트 유전체 재료층(120)은 ALD를 통해 하프늄 지르코늄 산화물 층을 증착하는 것으로 형성될 수 있다. 일부 실시예에서, 게이트 유전체 재료층(120)은 약 3 nm 내지 약 20 nm의 두께로 형성될 수 있다.
일부 실시예에서, 게이트 유전체 재료층(120)을 형성한 후, 반도체 재료층(130)이 게이트 유전체 재료층(120) 위에 형성되어 스택 구조체(10)를 형성한다. 일부 실시예에서, 반도체 재료층(130)의 재료는 금속 산화물 재료를 포함한다. 일부 실시예에서, 반도체 재료층(130)의 형성은 CVD(예, PECVD 및 레이저 보조 CVD), ALD 및 PVD(예, 스퍼터링, 펄스 레이저 증착(PLD) 및 e-빔 증발)로부터 선택된 하나 이상의 증착 공정을 포함한다. 예를 들어, 반도체 재료층(130)의 형성은 CVD 공정 또는 ALD 공정을 포함한다. 일 실시예에서, 반도체 재료층(130)은 약 1 nm 내지 약 30 nm 범위의 두께로 형성된다. 일부 실시예에서, 반도체 재료층(130)의 재료는 인듐 갈륨 아연 산화물(IGZO)을 포함한다. 일부 실시예에서, 반도체 재료층(130)의 재료는 갈륨 산화물(예,Ga2O3), 인듐 산화물(예, In2O3), 아연 산화물(ZnO), 티타늄 산화물(예, TiO2), 알루미늄 산화물(예, Al2O3) 또는 이들의 조합과 같은 도전 산화물 반도체 재료를 포함한다.
도 1 및 도 2를 참조하면, 일부 실시예에서, 게이트 재료층(110), 게이트 유전체 재료층(120) 및 반도체 재료층(130)의 스택 구조체(10)에 대해 패턴화 공정이 수행됨으로써, 스택 구조체(10)가 패턴화되어 아래에서 위로 게이트 층(111), 게이트 유전체 층(121) 및 반도체 층(131)이 순차적으로 적층된 스택 구조체(12)가 형성된다. 일부 실시예에서, 게이트 재료층(110), 게이트 유전체 재료층(120) 및 반도체 재료층(130)의 스택 구조체(10)는 하나의 연속적인 패턴화 공정으로 스택 구조체(12)로 패턴화된다. 일부 실시예에서, 게이트 재료층(110), 게이트 유전체 재료층(120) 및 반도체 재료층(130)은 다중 패턴화 공정을 통해 순차적으로 패턴화된다. 도 2에 예시된 바와 같이, 예시적인 실시예에서, 패턴화된 스택 구조체(12)는 연결 구조체(102) 상에 배치되어 기판(100)을 노출시킨다. 도 2의 스택 구조체(12)의 측벽은 수직으로 정렬되거나 동일 평면에 있는 것으로 예시될 수 있고, 스택 구조체(12)는 실질적으로 동일한 패턴 설계 또는 구성으로 패턴화되는 것으로 예시될 수 있다. 그러나, 스택 구조체(12)의 다양한 층은 제품 설계에 따라 상이한 패턴 또는 구성을 가질 수 있음을 이해해야 한다. 일부 실시예에서, 스택 구조체(12)의 패턴화 및 형성은 포토리소그래피 공정 및 이방성 에칭 공정을 수행하는 것을 포함한다. 일부 실시예에서, 포토레지스트 패턴(미도시)이 에칭 마스크로 사용될 수 있어서, 포토레지스트 패턴에 의해 덮이지 않은 스택 구조체(10)의 일부가 에칭 공정 중에 제거된 다음, 포토레지스트 패턴이 스트리핑 공정을 통해 제거된다.
도 3에서, 스택(12)의 반도체 층(131) 및 게이트 유전체 층(121)에 대해 가압 처리(PT)가 수행되어 반도체 층(131) 및 게이트 유전체 층(121)이 각각 그 사이에 계면층(140)이 형성된 로우 도핑 반도체 층(131P) 및 결정질 강유전체 층(121P)으로 변환된다. 일부 실시예에서, 가압 처리(PT)는 산소 가스(O2)의 주변 분위기에서 고압 어닐링(HPA) 처리를 수행하는 것을 포함한다. 일 실시예에서, HPA 처리는 100% O2의 주변 분위기에서 약 300 ℃ 내지 약 450 ℃의 온도 범위 하에서 적어도 1 기압보다 높은 압력을 갖는 어닐링 챔버에서 약 1분 내지 5시간 범위의 처리 시간으로 수행된다. 일 실시예에서, HPA 처리는 어닐링 챔버에서 더 높은 압력(1 기압 초과) 및 1 시간 미만의 처리 시간으로 수행된다. 일 실시예에서, HPA 처리는 결정화 어닐링 온도보다 상대적으로 낮은 약 300 ℃ 내지 약 450 ℃ 범위의 온도로 수행된다. 도면에 분명히 예시되지 않거나 문맥에 설명되어 있지 않더라도 노출된 기판(100)은 처리 중에 변하지 않고 유지되거나 보호될 수 있는 것으로 이해된다. 일부 실시예에서, 게이트 층(111)은 게이트 층(111)의 재료가 다소 안정적이기 때문에 가압 처리(PT) 중에 변화되지 않고 유지된다.
일부 실시예에서, 게이트 유전체 층(121)의 비정질 강유전체 재료는 HPA 처리에 적용되는 고압 및 더 낮은 어닐링 온도를 통해 결정질 강유전체 층(121P)을 형성하도록 변환되어 다결정질이 된다. 즉, HPA 처리는 게이트 유전체 층(121)의 비정질 강유전체 재료를 결정화하고, 게이트 유전체 층(121)은 결정질 강유전체 층(121P)으로 조절된다. 일 실시예에서, 결정질 강유전체 층(121P)의 재료는 조직 내에 50% 또는 60%가 넘는 강유전체 상을 가진다. 일 실시예에서, 결정질 강유전체 층(121P)의 재료는 조직 내에 70% 또는 80%가 넘는 강유전체 상을 가진다. 일 실시예에서, 결정질 강유전체 층(121P)의 재료는 조직 내에 90%가 넘는 강유전체 상을 가진다. 예를 들어, 가압 처리(PT)를 통해, 게이트 유전체 층(121)의 비정질 하프늄 지르코늄 산화물 재료는 조직 내에 적어도 50%의 강유전체 상(예, 사방정 상)을 가지도록 변환되고 결정화된다. 결정질 강유전체 층(121P)은 재료 내에 강유전체 상이 존재하기 때문에 우수한 강유전체 특성 및 결정성을 갖도록 형성된다. 예를 들어, 강유전체 상이 HfO2를 포함하는 일부 실시예에서, 강유전체 상은 사방정 상이다. 금속 게이트의 재료 선택과 같은 특정 파라미터는 결정 구조와 게이트 층(111)이 도입하는 변환이 결정질 강유전체 층(121P)의 결정도에 영향을 미치기 때문에 강유전체 재료의 강유전성 응답에 영향을 미칠 수 있다. 결정질 강유전체 층(121P)에 강유전체 상이 형성되기 때문에, 결정질 강유전체 층(121P)에 대해 강유전성 응답이 달성된다. 게이트 층(111)의 재료(들)의 선택은 엄격하게는 제한되지 않고 강유전체 층의 강유전체 상으로부터 분리된다. 일부 실시예에서, HPA 처리에 적용되는 어닐링 및 산소 환경에 의해, 반도체 층 (131)의 반도체 재료는 경화되고 반도체 층(131)의 산소 공공(vacaycies)이 안정화되고 감소됨으로써, 반도체 층(131)의 도핑 레벨이 낮아지고(미처리된 반도체 층(131)에 비해) 로우 도핑(low-doping)의 반도체 층(131P)이 형성된다. 즉, 로우 도핑의 반도체 층(131P)에는 산소 공공이 덜 존재한다. 일 실시예에서, 로우 도핑의 반도체 층(131P)은 더 낮은 전자 도핑 레벨을 가진다(예, 1E17cm-3 내지 1E19cm-3 범위의 도핑 레벨값을 가짐). 저온 어닐링은 후처리(BEOL) 공정과 호환되며, 고온에 대한 낮은 내열성 때문에 반도체 층(131)에 유익하다. 더 낮은 어닐링 온도를 갖는 HPA 처리를 적용함으로써, 형성된 반도체 층(131)은 양호한 품질과 만족스러운 도핑 레벨을 갖는다.
도 3을 참조하면, 일부 실시예에서, 가압 처리(PT)를 수행한 후, 계면층(140)이 결정질 강유전체 층(121P)과 로우 도핑 반도체 층(131P) 사이에 형성된다. 일 실시예에서, 계면층(140)은 약 0.1 nm 내지 약 2 nm 범위의 두께로 형성된다. 가압 처리(PT) 중에 게이트 유전체 층(121)과 반도체 층(131) 사이의 상호 작용을 통해, 계면층(140)은 상부 및 하부의 층과 동일하거나 유사한 요소로 형성된다. 일부 실시예에서, 형성된 계면층(140)은 주로 게이트 유전체 층(121)으로부터의 원소 또는 성분을 포함한다. 일부 실시예에서, 형성된 계면층(140)은 주로 반도체 층(131)으로부터의 원소 또는 성분을 포함한다. 일부 실시예에서, 형성된 계면층(140)은 다른 반응 조건 하에서 게이트 유전체 층(121) 및 반도체 층(131) 모두로부터의 다양한 화학양론적 비율의 재료 또는 원소 또는 성분을 포함한다. 일부 실시예에서, 형성된 계면층(140)은 조성 구배 영역을 포함하고, 구성 요소는 한 층에서 다른 층으로 점진적으로 변할 수 있다. 일부 실시예에서, 계면층(140)의 재료는 하프늄 산화물, 알루미늄 산화물 또는 이들의 조합을 포함한다. 일부 실시예에서, 계면층(140)은 결정질 강유전체 층(121P)과 로우 도핑 반도체 층(131P) 사이에 주요 계면이 없이 형성될 수 있다. 예를 들어, 열역학적 평형 및 원소 확산으로 인해 계면층(140)이 형성될 수 있다. 계면층(140)의 형성은 결정질 강유전체 층(121P) 내에 비-강유전체 상의 형성을 방지하고 결정질 강유전체 층(121P)의 강유전체 특성을 향상시키는 데 도움이 될 수 있다.
일부 대안적인 실시예에서, 가압 처리(PT)의 조건을 조정함으로써, 적절한 반응 조건 하에서 결정질 강유전체 층(121P)과 로우 도핑 반도체 층(131P) 사이에 계면층이 형성되지 않는다.
도 4를 참조하면, 콘택 개구(155)를 갖는 층간 유전체(ILD) 층(150)이 기판(100) 위에 형성된다. 일부 실시예에서, ILD 층(150)의 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 하나 이상의 로우-k 유전체 재료를 포함한다. 로우-k 유전체 재료의 예로는 플루오로-실리케이트 유리(FSG), 포스포-실리케이트 유리(PSG) 및 보로-포스포-실리케이트 유리(BPSG)와 같은 실리케이트 유리, BLACK DIAMOND®, SILK®, FLARE®, 수소 실세스퀴옥산(HSQ), 플루오르화 실리콘 산화물(SiOF), 비정질 플루오르화 탄소, 파릴렌, 비스-벤조 클로부텐(BCB) 또는 이들의 조합이 있다. ILD 층(150)은 일종 이상의 유전체 재료 또는 하나 이상의 유전체 층을 포함할 수 있다는 것이 이해된다. 일부 실시예에서, ILD 층(150)은 CVD(예, 유동성 CVD(FCVD), PECVD, 고밀도 플라즈마 CVD(HDPCVD), 부압 CVD(SACVD) 및 저압 CVD(LPCVD)), 스핀-온 코팅 또는 다른 적절한 방법을 통해 적절한 두께로 형성된다. 예를 들어, ILD 층(150)은 노출된 기판(100)과, 게이트 층(111), 결정질 강유전체 층(121P), 로우 도핑 반도체 층(131P) 및 계면층(140)을 포함하는 스택 구조체(12)를 덮도록 PECVD에 의해 형성될 수 있다. 나중에, ILD 층(150)에는 로우 도핑 반도체 층(131P)을 노출시키는 콘택 개구(155)가 형성된다. 예를 들어, 콘택 개구(155)의 형성은 ILD 층(150) 위에 패턴화된 마스크 층(미도시)을 형성하고, 패턴화된 마스크 층을 마스크로 사용하여 ILD 층(150)을 이방성 에칭하여 로우 도핑 반도체 층(131P)의 상부 표면(131Pt)을 노출시키는 콘택 개구(155)를 형성하는 것을 포함할 수 있다. 도 4에 예시된 바와 같이, 콘택 개구(155)는 실질적으로 수직인 측벽을 가지는 것으로 예시된다. 가능하다면 콘택 개구는 경사진 측벽을 가지도록 형성될 수 있음이 이해된다.
이후, 도 5에서, 콘택 단자(160)가 콘택 개구(155) 내에 형성되어 로우 도핑 반도체 층(131P)과 직접 접촉한다. 일부 실시예에서, 장벽층(162)이 콘택 개구(155) 위에 증착되고, 콘택 개구(155)의 측벽을 동형으로(conformally) 덮어서 로우 도핑 반도체 층(131P)의 상부 표면(131Pt)을 덮는다. 일부 실시예에서, 시드층(164)이 콘택 개구(155) 위와 장벽층(162) 상에 형성된다. 일부 실시예에서, 장벽층(162)은 시드층(164)을 형성하기 전에 형성되어 시드층(164)의 재료의 외부 확산을 방지한다. 시드층(164)이 콘택 개구(155)의 측벽 및 바닥을 덮도록 형성된 후, 금속 콘택(166)이 콘택 개구(155) 내의 시드층(164) 상에 형성되어 콘택 개구(155)를 채운다. 도 5에 예시된 바와 같이, 콘택 단자(160)는 로우 도핑 반도체 층(131P) 바로 위에 형성된다.
일부 실시예에서, 장벽 재료(미도시) 및 시드 재료(미도시)가 콘택 개구(155) 위에 순차적으로 형성되어, 노출된 로우 도핑 반도체 층(131P) 및 콘택 개구(155)의 측벽을 동형으로 덮고, 이후 금속 재료(미도시)가 콘택 개구(155) 내부 및 시드 재료 상에 채워져 금속 콘택(166)을 형성한다. 장벽 재료, 시드 재료 및 금속 재료는 각각 예를 들어, 텅스텐(W), 루테늄(Ru), 몰리브덴(Mo), 탄탈(Ta), 티타늄(Ti), 이들의 합금 및 이들의 질화물로부터 선택된 일종 이상의 재료를 포함할 수 있다. 일부 실시예에서, 장벽 재료는 CVD 또는 PVD에 의해 형성된다. 일부 실시예에서, 시드 재료는 CVD 또는 PVD에 의해 형성된다. 일부 실시예에서, 금속 재료는 CVD 또는 PVD에 의해 형성된다. 대안적인 실시예에서, 금속 재료의 형성은 도금 공정(예, 전기 화학 도금(ECP))을 수행하는 것을 포함할 수 있다. 일부 실시예에서, 장벽 재료는 금속 유기 CVD(MOCVD) 공정에 의해 형성된 티타늄 질화물(TiN)을 포함하고, 시드 재료는 CVD에 의해 형성된 텅스텐을 포함하고, 금속 재료는 CVD 공정(특히 텅스텐 CVD 공정)에 의해 형성된 텅스텐을 포함한다. 예를 들어, 금속 콘택(166)은 텅스텐 콘택을 포함하고, 장벽층(162)은 티타늄 질화물 장벽층을 포함한다.
일부 실시예에서, 여분의 장벽 재료, 여분의 시드 재료 및 여분의 금속 재료는 평탄화 공정, 에칭 공정, 또는 다른 적절한 공정을 수행함으로써 제거될 수 있다. 일부 실시예에서, 평탄화 공정은 화학적 기계적 연마(CMP) 공정을 수행하는 것을 포함할 수 있다. 일부 실시예에서, 장벽층(162), 시드층(164) 및 금속 콘택(166)은 콘택 단자(160)를 구성한다. 도 5에 예시된 바와 같이, ILD 층(150)의 상부 표면(150t)은 콘택 단자(160)의 상부 표면(160t)과 실질적으로 같은 높이이고 그와 수평을 이룬다. 일부 실시예에서, 콘택 단자(160)는 트랜지스터의 소스 및 드레인 단자로서 기능한다. 도 5에서, 트랜지스터 구조체(50)가 얻어진다. 트랜지스터 구조체(50)는 게이트 층(111), 결정질 강유전체 층(121P), 계면층(140) 및 로우 도핑 반도체 층(131P)이 아래에서 위로 순차적으로 적층된 스택 구조체(12) 및 해당 스택 구조체(12) 상에 위치된 콘택 단자(160)를 포함한다. 로우 도핑 반도체 층(131)은 트랜지스터 구조체(50)의 채널층으로서 기능한다. 일부 실시예에서, 트랜지스터 구조체(50)는 바닥-게이트(bottom-gated) 트랜지스터 구조체 또는 후방-게이트(back-gated) 트랜지스터 구조체이다.
강유전성 전계효과 트랜지스터(FE-FET)는 소자의 게이트 전극과 소스-드레인 전도 영역 사이에 개재된 강유전체 재료를 포함하는 트랜지스터이다. 일부 실시예에서, 트랜지스터 구조체(50)는 강유전성 전계효과 트랜지스터(FE-FET)를 포함하고, 결정질 강유전체 층(121P)은 트랜지스터 구조체의 게이트 절연체 또는 게이트 유전체 층으로서 기능한다.
도 6을 참조하면, 특정 실시예에서, 상호 접속 구조체(170)가 ILD 층(150) 및 콘택 단자(160) 위에 형성되고, 반도체 소자 구조체(60)가 형성된다. 일 실시예에서, 상호 접속 구조체(170)는 콘택 단자(160)와 직접 접촉하고 트랜지스터 구조체(50)의 콘택 단자(160)와 전기적으로 연결되므로, 트랜지스터 구조체(50)는 다른 부품 또는 소자에 추가로 전기적으로 연결된다. 일부 실시예에서, 상호 접속 구조체(170)는 제1 라이너 층(174) 상에 형성된 제1 금속 라인(172) 및 제2 라이너 층(178)에 의해 둘러싸인 제1 금속 비아(176)를 포함한다. 일부 실시예에서, 제1 라이너 재료(미도시)가 ILD 층(150) 바로 위와 콘택 단자(160)의 상부 표면(160t) 위에 형성되며, 제1 금속층(미도시)이 제1 라이너 재료 상에 형성되며, 이후 제1 라이너 재료 및 제1 금속층이 포토리소그래피 및 에칭 기술을 이용하여 제1 금속 라인(172) 및 제1 라이너 층(174)으로 패턴화된다. 제1 라이너 재료는 예를 들어, PVD(예, 스퍼터링) 또는 CVD 등을 통해 형성될 수 있다. 일부 실시예에서, 제1 라이너 재료는 예를 들어, 탄탈, 탄탈 질화물, 티타늄, 티타늄 질화물, 텅스텐, 텅스텐 질화물, 이들의 조합 또는 다른 적절한 재료를 포함한다. 일부 실시예에서, 제1 라이너 층(174)은 제1 금속 라인(172)의 재료의 외부 확산을 방지하고 및/또는 제1 금속 라인(172)의 접착을 향상시킬 수 있다. 일부 실시예에서, 제1 금속층은 전기 화학 도금(ECP) 또는 무전해 도금과 같은 도금, PVD 공정 또는 CVD 공정을 수행하는 것에 의해 형성될 수 있다. 일부 실시예에서, 제1 금속층은 예를 들어, 구리, 구리-알루미늄 합금, 탄탈, 티타늄, 텅스텐, 이들의 합금 또는 다른 적절한 금속 재료를 포함한다.
일부 실시예에서, 도 6에 예시된 바와 같이, 제1 금속 라인(172)은 콘택 단자(160)와 직접 접촉하고 전기적으로 연결된다. 예를 들어, 제1 금속 라인(172)은 구리 또는 구리 합금을 포함할 수 있으며, PVD 공정 및 CVD 공정을 수행하여 형성될 수 있다. 일 실시예에서, 제1 금속 라인(172)의 두께는 설계 요건에 따라 조절될 수 있다. 도 6에 예시된 바와 같이, 특정 실시예에서, 다른 ILD 층(180)이 ILD 층(150) 및 제1 금속 라인(172) 위에 형성된다. ILD 층(180)의 재료 및 형성 방법은 ILD 층(150)과 유사할 수 있으므로, 그 상세한 설명은 간결성을 위해 여기에서 생략된다. 나중에, 비아 개구(V)가 하부의 제1 금속 라인(172)을 부분적으로 노출하도록 ILD 층(180)에 형성된다. 비아 개구(V)를 형성하는 방법(들)은 콘택 개구(155)를 형성하는 방법과 유사하다. 도 6에 예시된 바와 같이, 비아 개구(V)는 경사 측벽을 가지는 것으로 예시된다. 비아 개구는 가능하다면 실질적으로 수직인 측벽으로 형성될 수 있다는 것이 이해된다.
일부 실시예에서, 도 6에서, 제2 라이너 층(178)이 비아 개구(V)의 측벽 및 바닥을 덮도록 비아 개구(V)에 형성되고, 이후 제1 금속 비아(176)가 제2 라이너 층(178) 상부와 및 비아 개구(V) 내에 형성된다. 일부 실시에에서, 제2 라이너 재료(미도시)가 비아 개구(V) 위에 형성되어 비아 개구(V)의 노출된 표면을 동형으로 덮은 다음, 제2 금속층(미도시)이 ILD 층(180) 위에 형성되고 개구(V)에 채워진다. 제2 라이너 층(178)의 형성 방법 및 재료는 제1 라이너 층(174)의 그것과 유사하다. 제1 금속 비아(176)의 형성 방법 및 재료는 제1 금속 라인(172)의 그것과 유사하다. 상세한 설명은 간결성을 위해 여기에서 생략된다. 그러나, 제1 금속 라인(172)의 재료는 제1 금속 비아(176)의 재료와 다를 수 있고, 제1 라이너 층(174)의 재료는 제2 라이너 층(178)의 재료와 다를 수 있음을 이해해야 한다.
도 6에 예시된 상호 접속 구조체(170)의 금속 라인 및/또는 금속 비아의 개수 및 구성은 단지 설명을 위한 것이고, 일부 대안적인 실시예에서, 실제 설계 요건에 따라 3개 이상의 금속 라인 또는 금속 비아가 형성될 수 있다. 또한, 전기적 연결 및 상호 접속을 위해 다중 레벨의 상호 접속 구조체가 형성될 수 있다.
반도체 소자 구조체(60)는 집적 회로 또는 그 일부를 예시한다. 일부 실시예에서, 반도체 소자 구조체(60)는 산화물 반도체 박막 트랜지스터, 고전압 트랜지스터 및/또는 다른 적절한 부품과 같은 능동 소자를 포함한다. 일부 실시예에서, 반도체 소자 구조체(60)는 저항, 커패시터, 인덕터 및/또는 퓨즈와 같은 수동 부품을 추가로 포함한다. 일부 실시예에서, 도 1-6에 예시된 공정 단계의 이전, 도중 및 이후에 추가의 단계들이 제공될 수 있으며, 방법의 추가의 실시예에서 상기 단계 중 일부는 대체되거나 제거될 수 있다.
예시된 실시예에서, 설명된 방법 및 구조체는 현재의 반도체 제조 공정과 호환 가능하게 형성될 수 있다. 예시적인 실시예에서, 설명된 방법 및 구조체는 후공정(BEOL 공정) 중에 형성된다. 일부 실시예에서, 설명된 방법 및 구조체는 중간 라인 공정 중에 형성될 수 있다.
전술한 실시예에서, 가압 처리를 통해, 게이트 유전체 층 및 반도체 층이 각각 결정질 강유전체 층 및 로우 도핑 반도체 층으로 처리되고 변환된다. 하나의 단일 가압 처리(산소 환경에서의 HPA 처리 포함)를 통해, 비정질 강유전체 층은 강유전체 특성이 양호하여 강유전체 응답을 달성하는 결정질 강유전체 층이 된다. 동시에, 수행된 단일 가압 처리를 통해, 반도체 채널층의 안정성이 향상되고 반도체 채널층의 산소 결손 및 도핑 레벨이 원하는 레벨로 조절되며, 강유전체 트랜지스터의 임계 전압이 적절하게 설정된다. 가압 처리의 파라미터 및/또는 조건을 조정함으로써, 결정질 강유전체 층 및 로우 도핑 반도체 층의 특성이 정밀하게 조절될 수 있어서 반도체 소자의 성능이 향상된다. 다중 처리 대신에, 트랜지스터 구조체의 제조에 단일 가압 처리만 수행되므로 처리량과 생산 수율이 향상된다.
일부 실시예에서, 로우 도핑 반도체 층과 결정질 강유전체 층 사이에 형성된 계면층은 로우 도핑 반도체 층과 결정질 강유전체 층 사이의 계면 특성을 조절하여 결정질 강유전체 층의 강유전체 특성을 향상시킨다.
도 7은 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 단면도이다. 도 7에 도시된 예시적인 구조체는 도 1-6에 예시된 이전 실시예에서 설명된 바와 같은 공정 단계를 따라 제조될 수 있지만, 본 개시 내용의 예시적인 구조체를 형성하기 위해 임의의 다른 호환 가능한 공정 단계 또는 방법이 적용될 수 있고 이해 가능한 수정 또는 조정이 이루어질 수 있음이 이해된다. 도 7을 참조하면, 일부 실시예에서, 반도체 소자 구조체(70)는 게이트 층(710), 결정질 강유전체 층(720), 계면층(740) 및 로우 도핑 반도체 층(730)이 아래에서 위로 순차적으로 적층된 스택 구조체를 포함한다. 일부 실시예에서, 반도체 소자 구조체(70)는 로우 도핑 반도체 층(730) 상에 위치된 소스 단자(760A) 및 드레인 단자(760B)를 포함한다. 일부 실시예에서, 소스 단자(760A) 및 드레인 단자(760B)는 사이에 위치된 층간 유전체(ILD) 층(750)에 의해 서로 분리되어 있다. 일부 실시예에서, 소스 단자(760A)는 장벽층(762A)을 포함하고, 드레인 단자(760B)도 역시 장벽층(762B)을 포함한다. 일부 실시예에서, 로우 도핑 반도체 층(730)은 소스 단자(760A) 및 드레인 단자(760B)와 직접 접촉한다. 도 7에서, 계면층(740)은 로우 도핑 반도체 층(730)과 결정질 강유전체 층(720) 사이에 개재된다. 개별 층 또는 요소에 적용 가능한 재료는 이전 실시예에 설명되므로, 여기서 다시 반복하지 않을 것이다.
도 8은 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 단면도이다. 도 8에 도시된 예시적인 구조체는 도 1-6에 예시된 이전 실시예에서 설명된 것과 유사한 공정 단계를 따라 제조될 수 있다. 그러나, 일부 실시예에서, 가압 처리의 파라미터 및 조건을 조절함으로써, 명확한 계면층이 형성되지 않는다. 도 8에 예시된 구조체는 도 7에 예시된 구조체와 유사하지만 상이하며, 주요 구조적 차이점은 도 8에 예시된 반도체 소자 구조체(80)에서 계면층이 배제된다는 것이다. 도 8을 참조하면, 일부 실시예에서, 반도체 소자 구조체(80)는 게이트 층(810), 결정질 강유전체 층(820) 및 로우 도핑 반도체 층(830)이 아래에서 위허 순차적으로 적층된 스택 구조체를 포함한다. 일부 실시예에서, 구조체(80)는 로우 도핑 반도체 층(830) 상에 위치된 소스 단자(860A) 및 드레인 단자(860B)를 포함한다. 일부 실시예에서, 소스 단자(860A) 및 드레인 단자(860B)는 로우 도핑 반도체 층(830)과 접촉하며, 층간 유전체(ILD) 층(850)에 의해 서로 분리되어 있다. 일부 실시예에서, 소스 및 드레인 단자(860A, 860B) 사이에 위치된 ILD 층(850)은 로우 도핑 반도체 층(830)과 직접 접촉한다. 도 8에서, 소스 단자(860A)는 장벽층(862A)을 포함하고, 드레인 단자(860B)도 장벽층(862B)을 포함한다.
도 10-15는 본 개시 내용의 일부 실시예에 따른 반도체 소자의 제조 방법에서 다양한 단계의 개략적인 단면도이다.
도 10을 참조하면, 일부 실시예에서, 기판(300)이 제공된다. 도 10-16에서, 설명의 목적으로 기판(300)의 일부만이 예시된다. 일부 실시예에서, 기판(300)은 이전 실시예의 기판(100, 900)과 유사하고, 기판(300)은 트랜지스터, 다이오드, 광전자 장치와 같은 하나 이상의 능동 부품 및/또는 커패시터, 인덕터 및 저항과 같은 하나 이상의 수동 부품을 포함할 수 있다. 일부 실시예에서, 도 10에 예시된 바와 같이, 반도체 층(330) 및 분리 구조체(305)가 기판(300) 위에 형성된다. 일부 실시예에서, 반도체 층(330)은 기판(300) 위에 반도체 재료층(미도시)을 형성하고 해당 반도체 재료층을 반도체 층(330)으로 패턴화함으로써 형성되며, 패턴화 공정을 통해 활성 영역(AR)이 형성된다. 나중에, 분리 구조체(305)가 절연을 위해 활성 영역(AR)을 둘러싸도록 비활성 영역(NAR)에 형성된다. 일 실시예에서, 반도체 층(330)은 약 1 nm 내지 약 5 nm 범위의 두께로 형성된다. 일부 실시예에서, 반도체 재료층의 재료는 인듐 갈륨 아연 산화물(IGZO)을 포함한다. 일부 실시예에서, 반도체 재료층의 재료는 갈륨 산화물(예,Ga2O3), 인듐 산화물(예, In2O3), 아연 산화물(ZnO), 티타늄 산화물(예, TiO2), 알루미늄 산화물(예, Al2O3) 또는 이들의 조합과 같은 도전 산화물 반도체 재료를 포함한다. 일부 실시예에서, 반도체 재료층의 형성은 CVD, ALD 및 PVD로부터 선택된 하나 이상의 증착 공정을 포함한다. 일 실시예에서, 반도체 층(330)은 PVD에 의해 형성된 IGZO로 제조된다. 도 10을 참조하면, 일부 실시예에서, 2개 이상의 분리 구조체(305)가 기판(300) 상에 형성된다. 특정 실시예에서, 분리 구조체(305)는 트렌치 분리 구조체이고, 분리 구조체(305)의 절연체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 스핀-온 유전체 재료 또는 로우-k 유전체 재료를 포함한다.
도 10을 참조하면, 게이트 유전체 재료층(320)이 반도체 층(330) 및 분리 구조체(305) 위에 형성된다. 일부 실시예에서, 게이트 유전체 재료층(320)은 강유전체 재료를 포함한다. 특정 실시예에서, 게이트 유전체 재료층(320)의 재료는 비정질 강유전체 재료를 포함한다. 일부 실시예에서, 게이트 유전체 재료층(320)의 재료는 비정질 강유전체 재료 및 결정질 강유전체 재료를 포함한다. 일부 실시예에서, 게이트 유전체 재료층(320)은 하프늄 지르코늄 산화물(또는 지르코늄으로 도핑된 하프늄 산화물) 또는 실리콘, 알루미늄, 란탄(La) 및/또는 가돌리늄(Gd)으로 도핑된 하프늄 산화물로부터 선택된 일종 이상의 재료를 포함한다. 일 실시예에서, 게이트 유전체 재료층(320)의 재료는 Hf(x)Zr(1-x)O2로 지시되는 하프늄 지르코늄 산화물을 포함하고, 여기서 x는 0.1 내지 0.9(0.1 ≤ x ≤ 0.9)의 범위이다. 일 실시예에서, 게이트 유전체 재료층(320)의 재료는 실리콘-도핑된 하프늄 산화물(HfSiO), 알루미늄-도핑된 하프늄 산화물(HfAlO), 란탄-도핑된 하프늄 산화물(HfLaO) 및/또는 가돌리늄-도핑된 하프늄 산화물(HfGdO)을 포함한다. 일부 실시예에서, 게이트 유전체 재료층(320)의 형성은 CVD(예, PECVD 및 레이저 보조 CVD), ALD 및 PVD(예, 스퍼터링 및 e-빔 증착)로부터 선택된 하나 이상의 증착 공정을 포함한다. 예를 들어, 게이트 유전체 재료층(320)은 ALD를 통해 하프늄 지르코늄 산화물 층을 증착하는 것으로 형성될 수 있다. 일부 실시예에서, 게이트 유전체 재료층(320)은 약 3 nm 내지 약 20 nm의 두께로 형성될 수 있다.
도 11을 참조하면, 반도체 층(330) 및 게이트 유전체 재료층(320)에 대해 가압 처리(PT)가 수행되어 반도체 층(330) 및 게이트 유전체 재료층(320)이 각각 그 사이에 계면층(340)이 형성된 로우 도핑 반도체 층(331) 및 결정질 강유전체 재료층(321)으로 변환된다. 반도체 층(330)은 활성 영역(AT)에 위치되므로, 계면층(340)은 주로 활성 영역(AR)에 위치된다. 일부 실시예에서, 가압 처리(PT)는 산소 가스(O2)의 주변 분위기에서 고압 어닐링(HPA) 처리를 수행하는 것을 포함한다. 일 실시예에서, HPA 처리는 100% O2의 주변 분위기에서 약 300 ℃ 내지 약 450 ℃의 온도 범위 하에서 적어도 1 기압보다 높은 압력을 갖는 어닐링 챔버에서 약 1분 내지 5시간 범위의 처리 시간으로 수행된다. 일 실시예에서, HPA 처리는 어닐링 챔버에서 더 높은 압력(1 기압 초과) 및 1 시간 미만의 처리 시간으로 수행된다. 일 실시예에서, HPA 처리는 결정화 어닐링 온도보다 상대적으로 낮은 약 300 ℃ 내지 약 450 ℃ 범위의 온도로 수행된다. 기판(300)과 분리 구조체(305)는 가압 처리(PT) 중에 변하지 않고 유지될 수 있는 것으로 이해된다.
일부 실시예에서, 계면층(340)이 결정질 강유전체 재료층(321)과 로우 도핑 반도체 층(331) 사이에 형성된다. 일 실시예에서, 계면층(340)은 약 0.1 nm 내지 약 2 nm 범위의 두께로 형성된다. 일부 실시예에서, 형성된 계면층(340)은 다른 반응 조건 하에서 게이트 유전체 재료층(329) 및 반도체 층(330) 중 하나 또는 모두로부터의 다양한 화학양론적 비율의 특정 원소 또는 성분을 포함한다. 일부 실시예에서, 형성된 계면층(340)은 조성 구배 영역을 포함하고, 구성 요소는 한 층에서 다른 층으로 점진적으로 변할 수 있다. 일부 실시예에서, 계면층(340)의 재료는 하프늄 산화물, 알루미늄 산화물 또는 이들의 조합을 포함한다. 일부 실시예에서, 계면층(340)은 결정질 강유전체 재료층(321)과 로우 도핑 반도체 층(331) 사이에 주요 계면이 없이 형성될 수 있다. 예를 들어, 계면층(340)의 형성은 결정질 강유전체 재료층(321) 내에 비-강유전체 상의 형성을 방지하고 결정질 강유전체 재료층(321)의 강유전체 특성을 향상시키는 데 도움이 될 수 있다.
도 12를 참조하면, 로우 도핑 반도체 층(331) 상에 적층된 층을 형성하여 게이트 층(310), 결정질 강유전체 층(321P)을 형성하도록 패턴화 공정이 수행된다. 가압 처리(PT) 후에, 게이트 재료층(미도시)이 결정질 강유전체 재료층(321) 위에 형성되고, 나중에 게이트 층(310)으로 패턴화된다. 패턴화 공정 중에, 결정질 강유전체 재료층(321)이 결정질 강유전체 층(321P)으로 패턴화되는 것은 물론, 결정질 강유전체 층(321) 아래의 계면층(340)도 계면층(340P)으로 패턴화된다. 일부 실시예에서, 게이트 층(310), 결정질 강유전체 층(321P) 및 계면층(340P)은 로우 도핑 반도체 층(331) 상에 순차적으로 적층된다. 일부 실시예에서, 패턴화 공정은 포토리소그래피 및 에칭 공정을 포함한다. 일부 실시예에서, 게이트 층(310)의 재료는 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 이들의 질화물, 이들의 조합 및/또는 이들의 합금을 포함한다. 예를 들어, 게이트 층(310)은 TiN, TaN, W/TiN, TiN/TiAl/TiN 또는 TiN/TiAl/TaN의 하나 이상의 적층된 층들을 포함할 수 있다. 일부 실시예에서, 게이트 재료층의 형성은 CVD, ALD 및 PVD로부터 선택된 하나 이상의 증착 공정을 포함한다.
도 12에 예시된 바와 같이, 예시적인 실시예에서, 로우 도핑 반도체 층(331) 상에 배치된 게이트 층(310), 결정질 강유전체 층(321P) 및 계면층(340P)의 스택 구조체(31)는 게이트 구조체로 지칭될 수 있다. 일부 실시예에서, 스택 구조체(31)는 하부의 로우 도핑 반도체 층(331)을 부분적으로 덮어서, 로우 도핑 반도체 층(331)의 일부를 노출시킨다.
일부 실시예에서, 도 12에 예시된 바와 같이, 게이트 층(310), 결정질 강유전체 층(321P) 및 계면층(340P)의 스택 구조체(31)는 활성 영역(AR) 내에 위치된다. 도 12의 게이트 층(310), 결정질 강유전체 층(321P) 및 계면층(340P)의 스택 구조체(31)의 측벽은 수직으로 정렬되거나 동일 평면인 것으로 예시될 수 있으며 로우 도핑 반도체 층(331)은 게이트 층(310), 결정질 강유전체 층(321P) 및 계면층(340P)의 스택 구조체(31)의 패턴과 상이한 패턴을 가질 수 있다, 그러나, 스택 구조체의 다양한 층은 제품 설계에 따라 상이한 패턴 또는 구성을 가질 수 있음을 이해한다.
도 13에서, ILD 층(350)이 게이트 층(310), 결정질 강유전체 층(321P) 및 계면층(340P)의 스택 구조체(31), 노출된 로우 도핑 반도체 층(331) 및 분리 구조체(305)를 덮도록 기판(300) 위에 콘택 개구(355, 356)를 가지도록 형성된다. ILD 층(350)의 재료 및 형성 방법은 위의 단락에서 설명된 바와 같은 ILD 층(들)의 그것과 유사하므로 그 세부 사항은 간결성을 위해 여기서 생략될 것이다.
도 13을 참조하면, 콘택 개구(355 및 356)는 로우 도핑 반도체 층(331) 및 게이트 층(310)의 부분을 각각 노출시키도록 ILD 층(350)에 형성된다. 일부 실시예에서, 콘택 개구(355)는 반도체 층(331)의 상부 표면(331t)의 일부를 노출시킨다. 일부 실시예에서, 콘택 개구(들)(356)는 게이트 층(310)을 노출시킨다. 도 13에 예시된 바와 같이, 콘택 개구(355, 356)는 실질적으로 수직인 측벽을 가지는 것으로 예시된다. 가능하다면 콘택 개구는 경사진 측벽을 가지도록 형성될 수 있음이 이해된다. 콘택 개구(들)의 개수 또는 크기는 도면에 표현된 개수 또는 크기로 제한되지 않는다.
이후, 도 14에서, 일부 실시예에서, 콘택 단자(360)는 콘택 개구(355) 및 콘택 개구(356)에 형성된다. 일부 실시예에서, 콘택 개구(355)에 형성된 콘택 단자(360)는 각각 로우 도핑 반도체 층(331) 바로 위에 위치된다. 특정 실시예에서, 콘택 단자(360)는 로우 도핑 반도체 층(331)의 상부 표면(331t) 바로 위에 형성되고, 콘택 단자(360)의 하부 표면(360b)은 콘택 개구(355) 내에서 로우 도핑 반도체(331)의 상부 표면(331t)과 직접 접촉한다. 특정 실시예에서, 장벽층(362)이 콘택 개구(355, 356) 위에 증착되어, 콘택 개구(355, 356)의 측벽 및 바닥을 동형으로 덮는다. 콘택 단자(160)를 형성하기 위한 유사한 재료 및 형성 방법을 적용하여 콘택 단자(360)를 형성할 수 있고, 콘택 단자(360)는 시드층 및/또는 접착층으로 형성될 수 있지만, 간결성을 위해 그 세부 사항은 여기에서 생략된다. 일부 실시예에서, 콘택 개구(356)에 형성된 콘택 단자(360)는 게이트 층(310)에 직접 연결된다.
도 14를 참조하면, 일부 실시예에서, 트랜지스터 구조체(30)가 획득되고, 콘택 단자(360)는 트랜지스터의 소스 및 드레인 단자로서 기능한다. 도 14에서, 트랜지스터 구조체(30)는 로우 도핑 반도체 층(331)과, 게이트 층(310), 결정질 강유전체 층(321P) 및 계면층(340P)을 포함하는 스택 구조체(31)와, 반도체 층(331) 상에 위치된 콘택 단자(360)를 포함한다. 로우 도핑 반도체 층(331)은 채널 층으로서 기능하고, 결정질 강유전체 층(321P)과 로우 도핑 반도체 층(331) 사이에 위치된 계면층(340P)은 결정질 강유전체 층(321P)의 강유전체 특성을 향상시키는 데 도움이 된다. 일부 실시예에서, 트랜지스터 구조체(30)는 상부-게이트 트랜지스터 구조체 또는 전방-게이트 트랜지스터 구조체이다.
도 15를 참조하면, 특정 실시예에서, 상호 접속 구조체(370) 및 다른 ILD 층(380)이 ILD 층(350) 상에 형성되어 반도체 소자 구조체(40)가 형성된다. 일부 실시예에서, 상호 접속 구조체(370)는 콘택 단자(360) 상에 직접 접촉되게 형성되고 트랜지스터 구조체(30)의 콘택 단자(360)와 전기적으로 연결됨으로써 트랜지스터 구조체(30)는 다른 부품 또는 소자에 추가로 전기적으로 연결된다. 일부 실시예에서, 상호 접속 구조체(370)는 금속 라인(372) 및 해당 금속 라인(372)에 연결된 금속 비아(376)를 포함한다. 상호 접속 구조체(170)를 형성하기 위한 유사한 재료 및 형성 방법이 상호 접속 구조체(370)의 형성에 적용될 수 있고, 상호 접속 구조체(370)는 라이너 층(들), 시드층 및/또는 장벽/접착층을 가지도록 형성되고, 전기적 연결 및 상호 접속을 위해 다중 레벨의 상호 접속 구조체가 형성될 수 있다.
방법의 단계는 일련의 동작 또는 이벤트로 예시되고 설명되었지만, 이러한 동작 또는 이벤트의 예시된 순서는 제한하는 의미로 해석돼서는 안된다는 것을 이해할 것이다. 또한, 예시된 모든 공정 또는 단계가 본 개시 내용의 하나 이상의 실시예를 구현하는 데 필요한 것은 아니다.
도 16은 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 단면도이다. 도 16을 참조하면, 일부 실시예에서, 반도체 소자 구조체(42)는 게이트 층(1610), 결정질 강유전체 층(1620) 및 계면층(1640)이 로우 도핑 반도체 층(1630) 상에 순착적으로 적층된(상부에서 하부로) 게이트 구조체(1600)를 포함한다. 일부 실시예에서, 반도체 소자 구조체(42)는 로우 도핑 반도체 층(1630) 바로 위에 위치된 소스 단자(1660A) 및 드레인 단자(1660B)를 포함한다. 일부 실시예에서, 소스 단자(1660A) 및 드레인 단자(1660B)는 게이트 구조체(1600)의 양 측면에 위치되고, 그 사이에 위치된 층간 유전체(ILD) 층(1650)에 의해 게이트 구조체(1600)와 분리된다. 일부 실시예에서, 소스 단자(1660A) 및 드레인 단자(1660B)는 시드층(들) 및/또는 접착/장벽층(들)을 더 포함할 수 있다. 일부 실시예에서, 계면층(1640)은 결정질 강유전체 층(1620) 및 로우 도핑 반도체 층(1630)과 접촉하고 인접 배치된다. 일부 실시예에서, 소스 단자(1660A)와 드레인 단자(1660B) 사이에 개재된 ILD 층(1650)은 로우 도핑 반도체 층(1630) 바로 위에 위치된다. 도 16에서, 계면층(1640)의 바닥 표면(1640b)은 로우 도핑 반도체 층(1630)의 상부 표면(1630t)과 접촉한다.
도 17은 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 단면도이다. 도 17에 예시된 구조체는 도 16에 예시된 구조체와 유사하지만 상이하고, 주요 구조적 차이점은 도 17에 예시된 바와 같은 반도체 소자 구조체(44)에 계면층이 존재하지 않는다는 점에 있다. 도 17을 참조하면, 일부 실시예에서, 반도체 소자 구조체(44)는 게이트 층(1710) 및 결정질 강유전체 층(1720)이 로우 도핑 반도체 층(1730) 상에 적층된 게이트 구조체(1700)를 포함한다. 일부 실시예에서, 구조체(44)는 로우 도핑 반도체 층(1730) 바로 위에 위치된 소스 단자(1760A) 및 드레인 단자(1760B)를 포함한다. 일부 실시예에서, 소스 단자(1760A) 및 드레인 단자(1760B)는 하부의 로우 도핑 반도체 층(1730)과 물리적으로 분리되어 있다(그러나 전기적으로 연결됨). 일부 실시예에서, 게이트 구조체(1700)는 ILD 층(1750)에 의해 덮이고, 결정질 강유전체 층(1720)은 반도체 층(1730)과 직접 접촉한다.
도 18 및 도 19는 본 개시 내용의 일부 실시예에 따른 반도체 소자를 보여주는 개략적인 입체도이다. 도 18은 소스 및 드레인 단자가 형성되기 전의 구조체를 예시한 반면, 도 19는 소스 및 드레인 단자가 형성된 후의 구조체를 예시한다. 도 20 및 도 21은 각각 본 개시 내용의 일부 실시예에 따른 도 19의 반도체 소자를 나타내는 A-A' 라인 및 및 B-B' 라인을 따른 개략적인 단면도이다.
도 18을 참조하면, 일부 실시예에서, 반도체 소자 구조체(46)는 로우 도핑 반도체 층(1930), 저-도핑 반도체 층(1930) 상에 위치되어 이를 둘러싸는 결정질 강유전체 층 (1920) 및 저-도핑 반도체 층(1930)과 결정질 강유전체 층(1920)은 사이에 위치된 계면층(1940)을 포함한다. 도 18, 도 19, 도 20 및 도 21로부터, 계면층(1940)은 로우 도핑 반도체 층(1930)과 결정질 강유전체 층(1920) 사이의 계면을 차지하고, 로우 도핑 반도체 층(1930)의 상부 표면(1930t)뿐만 아니라 양 측면(1930s) 너머로 연장된다는 것을 알 수 있다. 일부 실시예에서, 반전된 U-형 게이트 층(1910), 반전된 U-형 결정질 강유전체 층(1920) 및 반전된 U-형 계면층(1940)이 로우 도핑 반도체 층(1930)을 둘러싸며, 계면층(1940)은 로우 도핑 반도체 층(1930)의 상부 표면(1930t) 및 양 측면(1930s)과 물리적으로 접촉한다. 즉, 계면층(1940)은 로우 도핑 반도체 층(1930)의 적어도 3개의 측면을 덮고, 결정질 강유전체 층(1920) 및 게이트 층(1910)에 의해 둘러싸인다. 도 19, 도 20 및 도 21을 참조하면, 게이트 층(1910), 결정질 강유전체 층(1920) 및 계면층(1940)을 포함하는 게이트 구조체(1900)가 로우 도핑 반도체 층(1930)의 상부면 및 양 측면 상에 위치되어 이를 둘러싼다. 도 19 및 도 21을 참조하면, 일부 실시예에서, 게이트 구조체(1900)는 반도체 층(1930) 주위를 감싸는 반전된 U-형 형상을 가질 수 있다. 일부 실시예에서, 반도체 소자 구조체(46)는 로우 도핑 반도체 층(1930) 바로 위에 위치되는 소스 및 드레인 단자(1960)를 포함하고, 소스 및 드레인 단자(1960)는 각각 로우 도핑 반도체 층(1930) 주위를 감싸는 반전된 U-형 형상을 가질 수 있다. 일부 실시예에서, 소스 및 드레인 단자(1960)는 게이트 구조체(1900)의 양 측면에 위치되고, 그 사이에 위치된 층간 유전체(ILD) 층(미도시)에 의해 게이트 구조체(1900)와 분리되어 있다. 도 19, 도 20 및 도 21에서, ILD 층은 간결성을 위해 도시되지 않는다. 일부 실시예에서, 소스 및 드레인 단자(1960)는 시드층(들) 및/또는 접착/장벽층(들)을 더 포함할 수 있다. 일부 실시예에서, 반도체 소자 구조체(46)는 이중-게이트 트랜지스터 구조체를 포함한다.
예시적인 실시예에서, 채널층(예, 로우 도핑 반도체 층)과 결정질 강유전체 층 사이에 계면층의 형성은 강유전체 층의 강유전성을 향상시킨다. 전반적으로, 반도체 소자의 성능이 향상된다.
본 개시 내용의 일부 실시예에서, 반도체 소자가 설명된다. 반도체 소자는 게이트 층, 로우 도핑 반도체 층, 결정질 강유전체 층, 그리고 소스 및 드레인 단자를 포함한다. 상기 결정질 강유전체 층은 상기 게이트 층과 상기 로우 도핑 반도체 층 사이에 배치된다. 상기 소스 단자 및 상기 드레인 단자는 상기 로우 도핑 반도체 층 상에 배치된다.
본 개시 내용의 일부 실시예에서, 반도체 소자가 설명된다. 반도체 소자는 반도체 재료층, 게이트 층, 강유전체 층, 계면층, 그리고 소스 및 드레인을 포함한다. 상기 게이트 층은 상기 반도체 재료층 위에 배치된다. 상기 강유전체 층은 상기 게이트 층과 상기 반도체 재료층 사이에 배치된다. 상기 계면층은 상기 강유전체 층과 상기 반도체 재료층 사이에 배치된다. 상기 소스 및 상기 드레인은 상기 반도체 재료층 상에 배치된다. 상기 계면층은 상기 반도체 재료층 및 상기 강유전체 층의 재료 중 적어도 일종을 포함한다.
본 개시 내용의 일부 실시예에서, 반도체 소자를 형성하는 방법이 설명된다. 반도체 층이 형성되고 유전체 층이 형성된다. 상기 반도체 층을 로우 도핑 반도체 층으로 변환시키고 상기 유전체 층을 결정질 강유전체 층으로 변환시키도록 가압 처리가 수행된다. 게이트 층이 형성된다. 절연층이 상기 게이트 층, 상기 결정질 강유전체 층 및 상기 로우 도핑 반도체 층 위에 형성된다. 상기 로우 도핑 반도체 층의 일부를 노출시키도록 상기 절연층에 콘택 개구가 형성된다. 소스 및 드레인 단자가 상기 로우 도핑 반도체 층에 형성된다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변환하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 소자로서,
게이트 층;
로우 도핑 반도체 층;
상기 게이트 층과 상기 로우 도핑 반도체 층 사이에 배치된 결정질 강유전체 층; 및
상기 로우 도핑 반도체 층 상에 배치된 소스 단자 및 드레인 단자
를 포함하는, 반도체 소자.
[실시예 2]
실시예 1에 있어서,
상기 결정질 강유전체 층과 상기 로우 도핑 반도체 층 사이에 위치되는 계면층을 더 포함하는, 반도체 소자.
[실시예 3]
실시예 2에 있어서,
상기 계면층은 상기 로우 도핑 반도체 층의 제1 재료 및 상기 결정질 강유전체 층의 제2 재료를 포함하는 것인, 반도체 소자.
[실시예 4]
실시예 3에 있어서,
상기 로우 도핑 반도체 층의 제1 재료는 인듐 갈륨 아연 산화물(IGZO), 갈륨 산화물, 인듐 산화물, 아연 산화물, 티타늄 산화물, 알루미늄 산화물 또는 이들의 조합을 포함하고, 상기 결정질 강유전체 층의 제2 재료는 하프늄 지르코늄 산화물 또는 도핑된 하프늄 산화물을 포함하는 것인, 반도체 소자.
[실시예 5]
실시예 1에 있어서,
상기 게이트 층은 상기 로우 도핑 반도체 층의 제1 측면에 위치되고, 상기 소스 및 드레인 단자는 상기 제1 측면과 반대인 상기 로우 도핑 반도체 층의 제2 측면에 위치되는 것인, 반도체 소자.
[실시예 6]
실시예 1에 있어서,
상기 게이트 층과 상기 소스 및 드레인 단자는 상기 로우 도핑 반도체 층의 동일 측면에 위치되고, 상기 소스 및 드레인 단자는 상기 게이트 층의 양 측면에 위치되는 것인, 반도체 소자.
[실시예 7]
실시예 1에 있어서,
상기 소스 및 드레인 단자는 상기 결정질 강유전체 층과 상기 게이트 층의 게이트 스택의 양 측면에 위치되고, 상기 로우 도핑 반도체 층의 3개의 측면은 상기 게이트 스택과 상기 소스 및 드레인 단자에 의해 덮이는 것인, 반도체 소자.
[실시예 8]
실시예 1에 있어서,
상기 결정질 강유전체 층은 다결정질인 것인, 반도체 소자.
[실시예 9]
반도체 소자로서,
반도체 재료층;
상기 반도체 재료층 위에 배치된 게이트 층;
상기 게이트 층과 상기 반도체 재료층 사이에 배치된 강유전체 층;
상기 강유전체 층과 상기 반도체 재료층 사이에 배치된 계면층; 및
상기 반도체 재료층 상에 배치된 소스 및 드레인
을 포함하고,
상기 계면층은 상기 반도체 재료층의 재료 및 상기 강유전체 층의 재료 중 적어도 하나의 재료를 포함하는 것인, 반도체 소자.
[실시예 10]
실시예 9에 있어서,
상기 계면층의 재료는 하프늄 산화물, 알루미늄 산화물 또는 이들의 조합을 포함하는 것인, 반도체 소자.
[실시예 11]
실시예 9에 있어서,
상기 강유전체 층 및 상기 게이트 층은 상기 반도체 재료층을 둘러싸고, 상기 강유전체 층은 상기 반도체 재료층의 3개의 측면에 걸쳐 연장되는 계면을 통해 상기 반도체 재료층과 연결되는 것인, 반도체 소자.
[실시예 12]
실시예 9에 있어서,
상기 게이트 층과 상기 소스 및 상기 드레인은 상기 반도체 재료층의 동일 측면에 위치되는 것인, 반도체 소자.
[실시예 13]
실시예 9에 있어서,
상기 소스 및 상기 드레인은 상기 반도체 재료층의 일 측면에 위치되고, 상기 일 측면은 상기 게이트 층이 위치되는 상기 반도체 재료층의 타 측면과 반대인 것인, 반도체 소자.
[실시예 14]
반도체 소자를 제조하는 방법으로서,
반도체 층을 형성하고 유전체 층을 형성하는 단계;
상기 반도체 층을 로우 도핑 반도체 층으로 변환시키고 상기 유전체 층을 결정질 강유전체 층으로 변환시키도록 가압 처리를 수행하는 단계;
게이트 층을 형성하는 단계;
상기 게이트 층, 상기 결정질 강유전체 층, 및 상기 로우 도핑 반도체 층 위에 절연층을 형성하는 단계;
상기 로우 도핑 반도체 층의 일부를 노출시키도록 상기 절연층에 콘택 개구를 형성하는 단계; 및
상기 로우 도핑 반도체 층 상에 소스 및 드레인 단자를 형성하는 단계
를 포함하는, 방법.
[실시예 15]
실시예 14에 있어서,
상기 게이트 층은 상기 반도체 층을 형성하고 상기 유전체 층을 형성하기 전에 형성되고, 상기 반도체 층과 상기 유전체 층은 상기 게이트 층 상에 순차적으로 형성되는 것인, 방법.
[실시예 16]
실시예 15에 있어서,
상기 게이트 층, 상기 유전체 층, 및 상기 반도체 층은 상기 가압 처리를 수행하기 전에 패턴화되는 것인, 방법.
[실시예 17]
실시예 14에 있어서,
상기 게이트 층은 상기 가압 처리를 수행한 후에 상기 결정질 강유전체 층 상에 형성되고, 상기 게이트 층 및 상기 결정질 강유전체 층은 게이트 구조체를 형성하도록 패턴화되는 것인, 방법.
[실시예 18]
실시예 14에 있어서,
상기 가압 처리를 수행하는 단계는 산소 가스의 주변 분위기에서 고압 어닐링(HPA) 처리를 수행하는 단계를 포함하는 것인, 방법.
[실시예 19]
실시예 18에 있어서,
상기 HPA 처리는 적어도 1 기압보다 높은 압력으로 약 300 ℃ 내지 약 450 ℃의 온도 범위 하에서 수행되는 것인, 방법.
[실시예 20]
실시예 19에 있어서,
상기 가압 처리를 수행하는 단계는 상기 로우 도핑 반도체 층과 상기 결정질 강유전체 층 사이에 계면층을 형성하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 반도체 소자로서,
    게이트 층;
    로우 도핑 반도체 층;
    상기 게이트 층과 상기 로우 도핑 반도체 층 사이에 배치된 결정질 강유전체 층; 및
    상기 로우 도핑 반도체 층 상에 배치된 소스 단자 및 드레인 단자
    를 포함하는, 반도체 소자.
  2. 제1항에 있어서,
    상기 결정질 강유전체 층과 상기 로우 도핑 반도체 층 사이에 위치되는 계면층을 더 포함하는, 반도체 소자.
  3. 제2항에 있어서,
    상기 계면층은 상기 로우 도핑 반도체 층의 제1 재료 및 상기 결정질 강유전체 층의 제2 재료를 포함하는 것인, 반도체 소자.
  4. 제3항에 있어서,
    상기 로우 도핑 반도체 층의 제1 재료는 인듐 갈륨 아연 산화물(IGZO), 갈륨 산화물, 인듐 산화물, 아연 산화물, 티타늄 산화물, 알루미늄 산화물 또는 이들의 조합을 포함하고, 상기 결정질 강유전체 층의 제2 재료는 하프늄 지르코늄 산화물 또는 도핑된 하프늄 산화물을 포함하는 것인, 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 층은 상기 로우 도핑 반도체 층의 제1 측면에 위치되고, 상기 소스 및 드레인 단자는 상기 제1 측면과 반대인 상기 로우 도핑 반도체 층의 제2 측면에 위치되는 것인, 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 층과 상기 소스 및 드레인 단자는 상기 로우 도핑 반도체 층의 동일 측면에 위치되고, 상기 소스 및 드레인 단자는 상기 게이트 층의 양 측면에 위치되는 것인, 반도체 소자.
  7. 제1항에 있어서,
    상기 소스 및 드레인 단자는 상기 결정질 강유전체 층과 상기 게이트 층의 게이트 스택의 양 측면에 위치되고, 상기 로우 도핑 반도체 층의 3개의 측면은 상기 게이트 스택과 상기 소스 및 드레인 단자에 의해 덮이는 것인, 반도체 소자.
  8. 제1항에 있어서,
    상기 결정질 강유전체 층은 다결정질인 것인, 반도체 소자.
  9. 반도체 소자로서,
    반도체 재료층;
    상기 반도체 재료층 위에 배치된 게이트 층;
    상기 게이트 층과 상기 반도체 재료층 사이에 배치된 강유전체 층;
    상기 강유전체 층과 상기 반도체 재료층 사이에 배치된 계면층; 및
    상기 반도체 재료층 상에 배치된 소스 및 드레인
    을 포함하고,
    상기 계면층은 상기 반도체 재료층의 재료 및 상기 강유전체 층의 재료 중 적어도 하나의 재료를 포함하는 것인, 반도체 소자.
  10. 반도체 소자를 제조하는 방법으로서,
    반도체 층을 형성하고 유전체 층을 형성하는 단계;
    상기 반도체 층을 로우 도핑 반도체 층으로 변환시키고 상기 유전체 층을 결정질 강유전체 층으로 변환시키도록 가압 처리를 수행하는 단계;
    게이트 층을 형성하는 단계;
    상기 게이트 층, 상기 결정질 강유전체 층, 및 상기 로우 도핑 반도체 층 위에 절연층을 형성하는 단계;
    상기 로우 도핑 반도체 층의 일부를 노출시키도록 상기 절연층에 콘택 개구를 형성하는 단계; 및
    상기 로우 도핑 반도체 층 상에 소스 및 드레인 단자를 형성하는 단계
    를 포함하는, 방법.
KR1020210018801A 2020-06-18 2021-02-10 반도체 소자 및 그 제조 방법 KR102465102B1 (ko)

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Application Number Priority Date Filing Date Title
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11705516B2 (en) * 2021-01-08 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Polarization enhancement structure for enlarging memory window
US11855226B2 (en) * 2021-07-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Thin film transistor, semiconductor device and method of fabricating thin film transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006121029A (ja) * 2004-09-27 2006-05-11 Tokyo Institute Of Technology 固体電子装置
KR20180111304A (ko) * 2017-03-31 2018-10-11 에스케이하이닉스 주식회사 강유전성 메모리 장치
KR20190049335A (ko) * 2017-10-30 2019-05-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법
KR20200003430A (ko) * 2018-06-21 2020-01-10 삼성디스플레이 주식회사 표시장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851903A (en) * 1996-08-20 1998-12-22 International Business Machine Corporation Method of forming closely pitched polysilicon fuses
US20020164850A1 (en) * 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP5032145B2 (ja) * 2006-04-14 2012-09-26 株式会社東芝 半導体装置
KR20090017758A (ko) * 2007-08-16 2009-02-19 삼성전자주식회사 강유전체 커패시터의 형성 방법 및 이를 이용한 반도체장치의 제조 방법
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8921226B2 (en) * 2013-01-14 2014-12-30 United Microelectronics Corp. Method of forming semiconductor structure having contact plug
KR20150102302A (ko) * 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9704704B2 (en) * 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
KR102166238B1 (ko) * 2016-04-01 2020-10-15 인텔 코포레이션 강화된 온 상태 및 오프 상태 성능을 위한 임계 전압 스위칭이 있는 강유전체 기반 전계 효과 트랜지스터
JP6751866B2 (ja) * 2016-04-22 2020-09-09 国立研究開発法人産業技術総合研究所 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ
CN106340521B (zh) * 2016-09-30 2018-06-12 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN109087674A (zh) * 2017-06-14 2018-12-25 萨摩亚商费洛储存科技股份有限公司 铁电内存及其数据读取、写入与制造方法和电容结构
US10505040B2 (en) * 2017-09-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having a gate with ferroelectric layer
WO2019066948A1 (en) * 2017-09-29 2019-04-04 Intel Corporation DOUBLE GRID FERROELECTRIC FIELD EFFECT TRANSISTOR
US10438645B2 (en) * 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10460788B2 (en) * 2017-10-27 2019-10-29 Ferroelectric Memory Gmbh Memory cell and methods thereof
EP3503199A1 (en) * 2017-12-22 2019-06-26 IMEC vzw A method for forming a ferroelectric field-effect transistor
JP7242633B2 (ja) 2018-03-16 2023-03-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20200091274A1 (en) * 2018-09-18 2020-03-19 Abhishek Sharma Non-linear gate dielectric material for thin-film transistors
US11138499B2 (en) * 2018-09-28 2021-10-05 Intel Corporation Applications of back-end-of-line (BEOL) capacitors in compute-in-memory (CIM) circuits
US20220254897A1 (en) * 2021-02-09 2022-08-11 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a compositionally-graded gate dielectric and methods for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006121029A (ja) * 2004-09-27 2006-05-11 Tokyo Institute Of Technology 固体電子装置
KR20180111304A (ko) * 2017-03-31 2018-10-11 에스케이하이닉스 주식회사 강유전성 메모리 장치
KR20190049335A (ko) * 2017-10-30 2019-05-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법
KR20200003430A (ko) * 2018-06-21 2020-01-10 삼성디스플레이 주식회사 표시장치

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