KR20210130040A - 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 claims description 12
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 229910052758 niobium Inorganic materials 0.000 claims description 3
- 229910052712 strontium Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- 230000007423 decrease Effects 0.000 description 6
- 239000010955 niobium Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
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- H—ELECTRICITY
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/10—Metal-oxide dielectrics
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6661—High-frequency adaptations for passive devices
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터에 관해 개시되어 있다. 일 실시예에 의한 커패시터는 제1 전극층과, 상기 제1 전극층 상에 마련된 유전층과, 상기 유전층 상에 구비된 제2 전극층을 포함하고, 상기 유전층의 두께는 일정하고, 상기 유전층은 복수의 단위 유전층을 포함하고, 상기 단위 유전층은 서로 다른 유전율과 전도도를 가지며, 직렬연결된 제1 및 제2 서브 유전층을 포함하고, 상기 제1 및 제2 서브 유전층은 상기 유전층의 커패시턴스가 상기 단위 유전층의 커패시턴스에 수렴하는 전도도차이를 갖는다.
Description
본 개시는 반도체 소자에 관한 것으로써, 보다 자세하게는 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터에 관한 것이다.
집적도가 높아지면서 유전막의 두께도 나노미터 수준으로 얇아지고 있다. 유전막의 두께가 얇아지면 커패시터의 커패시턴스(capacitance)는 증가할 수 있으나, 누설전류도 증가한다. 아울러, 커패시터가 사용되거나 커패시터와 연결되는 반도체 소자들, 예컨대 DRAM이나 트랜지스터의 동작 주파수는 커패시터의 커패시턴스에 영향을 줄 수 있다.
고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터를 제공한다.
일 실시예에 의한 반도체 장치의 커패시터는 제1 전극층과, 상기 제1 전극층 상에 마련된 유전층과, 상기 유전층 상에 구비된 제2 전극층을 포함하고, 상기 유전층의 두께는 일정하고, 상기 유전층은 직렬연결된 복수의 단위 유전층을 포함하고, 상기 단위 유전층은 서로 다른 유전율과 전도도를 갖고, 직렬연결된 제1 및 제2 서브 유전층을 포함하고, 상기 제1 및 제2 서브 유전층은 상기 유전층의 커패시턴스가 상기 단위 유전층의 커패시턴스에 수렴하는 전도도차이를 갖는다.
상기 제1 및 제2 서브 유전층 중 하나와 나머지의 전도도 차이는 10배 이상일 수 있다. 상기 유전층의 유전율은 1,000 이하일 수 있다. 상기 제1 및 제2 서브 유전층 중 전도도가 낮은 서브 유전층의 유전율이 전도도가 큰 서브 유전층의 유전율보다 클 수 있다. 상기 유전층은 순차적으로 적층된 2개 내지 4개의 단위 유전층을 포함할 수 있다.
일 예에서, 상기 제1 및 제2 서브 유전층 중 하나는 비 페로브스카이트 구조를 갖는 유전층이고, 나머지는 ABO3 계열 페로브스카이트 구조를 갖는 유전층일 수 있다. 상기 비 페로브스카이트 구조를 갖는 유전층은 Hf, Zr, Nb 또는 Al을 포함하는 금속 산화물층일 수 있다. 상기 ABO3에서 "A"는 Sr, Ba, Bi 또는 La이고, "B"는 Ti, Ta, Ru, Hf, Zr 또는 Mo일 수 있다.
상기 유전층은 강유전층, 상유전층 및/또는 반강유전층을 포함할 수 있다.
일 예에서, 상기 두께는 10nm이하일 수 있다. 상기 유전층의 유전율은 100~1,000 정도일 수 있다. 다른 예에서, 상기 두께는 5nm 이하일 수 있고, 상기 유전층의 유전율은 50~100 정도일 수 있다.
일 실시예에 의한, 고주파 동작 환경에 사용될 수 있는 반도체 장치의 커패시터는 유전율과 전도도가 서로 다른 2개의 유전층을 2회 이상 교번적층하여 이루어진 유전층을 포함한다. 이때, 교번 적층횟수에 관계없이 유전층의 전체 두께는 수십 나노미터(nm) 이하로 일정하게 유지된다.
기존의 커패시터의 경우, 커패시터의 유전층의 두께가 수십나노미터 이하, 예컨대 20nm 이하인 조건에서 반도체 장치의 동작 주파수가 높아질 경우, 커패시터의 커패시턴스는 급속히 낮아진다. 반면, 커패시터의 유전층이 상기한 층 구조를 갖는 경우, 커패시턴스가 저하되는 한계 주파수가 높아질 수 있다. 유전층의 교번 적층 횟수가 증가함에 따라 상기 한계 주파수도 더 높아질 수 있다.
따라서 일 실시예에 의한 커패시터는 반도체 장치의 동작 주파수가 높은 환경, 곧 고주파 동작 환경에서도 사용할 수 있는 바, 동작 주파수가 높은 환경에서도 해당 반도체 장치의 안정적 동작에 도움을 줄 수 있다.
도 1은 일 실시예에 의한 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터의 단면도이다.
도 2는 다른 실시예에 의한 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터의 단면도이다.
도 3은 또 다른 실시예에 의한 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터의 단면도이다.
도 4는 도 1 내지 도 3에 도시한 제1 내지 제3 커패시터의 유전층의 단위 유전층의 층 구성에 대한 일 예를 나타낸 단면도이다.
도 5는 일 실시예에 의한 커패시터의 유전층의 단위 유전층의 층 구성에 따른 주파수-커패시턴스 관계를 나타낸 그래프이다.
도 6은 도 5의 제1 그래프(G11)로 나타낸 결과를 얻는데 사용한 커패시터를 나타낸 단면도이다.
도 7은 도 5의 제2 그래프(G12)로 나타낸 결과를 얻는데 사용한 커패시터를 나타낸 단면도이다.
도 8은 도 5의 제3 그래프(G13)로 나타낸 결과를 얻는데 사용한 커패시터를 나타낸 단면도이다.
도 9는 일 실시예에 의한 커패시터의 유전층이 1개의 단위 유전층을 포함하는 경우를 나타낸 등가회로이다.
도 2는 다른 실시예에 의한 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터의 단면도이다.
도 3은 또 다른 실시예에 의한 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터의 단면도이다.
도 4는 도 1 내지 도 3에 도시한 제1 내지 제3 커패시터의 유전층의 단위 유전층의 층 구성에 대한 일 예를 나타낸 단면도이다.
도 5는 일 실시예에 의한 커패시터의 유전층의 단위 유전층의 층 구성에 따른 주파수-커패시턴스 관계를 나타낸 그래프이다.
도 6은 도 5의 제1 그래프(G11)로 나타낸 결과를 얻는데 사용한 커패시터를 나타낸 단면도이다.
도 7은 도 5의 제2 그래프(G12)로 나타낸 결과를 얻는데 사용한 커패시터를 나타낸 단면도이다.
도 8은 도 5의 제3 그래프(G13)로 나타낸 결과를 얻는데 사용한 커패시터를 나타낸 단면도이다.
도 9는 일 실시예에 의한 커패시터의 유전층이 1개의 단위 유전층을 포함하는 경우를 나타낸 등가회로이다.
이하, 일 실시예에 의한, 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시될 수 있다. 그리고 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한, 이하에서 설명하는 층 구조에서, "상부" 나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
아래 설명에서 각 도면의 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 일 실시예에 의한, 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 제1 커패시터(100C)를 보여준다.
도 1을 참조하면, 제1 커패시터(100C)는 제1 전극층(100), 유전층(100D) 및 제2 전극층(160)을 포함한다. 제1 전극층(100), 유전층(100D), 제2 전극층(160)은 순차적으로 적층되어 있다. 제1 전극층(100)과 제2 전극층(160) 중 하나는 커패시터의 하부전극, 나머지는 상부전극일 수 있다. 유전층(100D)은 순차적으로 적층된 제1 및 제2 단위 유전층(110, 120)을 포함한다. 제1 및 제2 단위 유전층(110, 120)은 각각 복층으로 구성될 수 있고, 그 층 구성은 서로 동일할 수 있는데, 이에 대해서는 후술된다. 유전층(100D)의 두께(T1)는 제1 전극층(100)과 제2 전극층(160)의 이격거리와 동일할 수 있다. 유전층(100D)의 두께(T1)는 수십 나노미터 이하일 수 있는데, 일 예에서 두께(T1)는 0nm보다는 크고 10nm 이하일 수 있다. 다른 예에서, 두께(T1)는 5nm 이하일 수 있다.
유전층(100D)의 두께가 이처럼 얇음에 따라 유전층(100D)은 전도도(conductance)를 가질 수 있다. 일 예에서, 유전층(100D)은 강유전층, 상유전층 및/또는 반강유전층을 포함할 수 있다. 일 예에서, 유전층(100D)은 비 페로브스카이트(perovskite) 구조 및/또는 페로브스카이트 구조를 갖는 유전층을 포함할 수 있다. 일 예로, 상기 비 페로브스카이트 구조를 갖는 유전층은 금속으로 하프늄(Hf), 지르코늄(Zr), 니오븀(Nb) 또는 알루미늄(Al) 등을 포함하는 금속 산화물층이거나 이러한 금속 산화물층을 포함할 수 있다. 일 예로, 상기 페로브스카이트 구조를 갖는 유전층은 ABO3 계열의 구조를 갖는 유전층이거나 이러한 유전층을 포함할 수 있다. 상기 ABO3에서 'A'는, 예를 들면, 스트론튬(Sr), 바륨(Ba), 비스무트(Bi) 또는 란탄(La)일 수 있고, 'B'는, 예를 들면, 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 또는 몰리브덴(Mo)일 수 있다.
도 2는 다른 실시예에 의한 반도체 장치의 제2 커패시터(200C)를 보여준다.
도 2를 참조하면, 제2 커패시터(200C)는 제1 전극층(100), 유전층(200D) 및 제2 전극층(160)을 포함한다. 유전층(200D)은 순차적으로 적층된 제1 내지 제4 단위 유전층(210, 220, 230, 240)을 포함할 수 있다. 유전층(200D)의 두께(T2)는 도 1의 유전층(100D)의 두께(T1)와 동일할 수 있다. 제1 내지 제4 단위 유전층(210, 220, 230, 240)의 층 구성은 서로 동일할 수 있다. 각 단위 유전층(210, 220, 230, 240)의 두께는 서로 동일할 수 있다. 곧, 제2 내지 제4 단위 유전층(220, 230, 240)은 제1 단위 유전층(210)을 반복 적층하여 형성한 것일 수 있다.
도 3은 다른 실시예에 의한, 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 제3 커패시터(300C)를 보여준다.
도 3을 참조하면, 제3 커패시터(300C)는 제1 전극층(100), 유전층(300D) 및 제2 전극층(160)을 포함한다. 유전층(300D)은 순차적으로 적층된 n개의 단위 유전층(ST1, ST2, ST3...ST(n-2), ST(n-1), STn)(n=1, 2, 3...)을 포함한다. 유전층(300D)의 두께(T3)는 도 1의 유전층(100D)의 두께(T1)와 동일할 수 있다.
결과적으로, 제1 내지 제3 커패시터(100C, 200C, 300C)에서 유전층(100D, 200D, 300D)의 두께(T1, T2, T3)는 일정하게 유지된다.
유전층(300D)을 이루는 n개의 단위 유전층(ST1, ST2, ST3...ST(n-2), ST(n-1), STn)의 층 구성은 서로 동일할 수 있고, 각 층의 두께는 서로 동일할 수 있다. 제2 내지 제n 단위 유전층(ST2, ST3...ST(n-2), ST(n-1), STn)은 제1 단위 유전층(ST1)을 반복 적층하여 형성한 것일 수 있다.
도 4는 도 1 내지 도 3에 도시한 제1 내지 제3 커패시터(100C, 200C, 300C)의 유전층(100D, 200D, 300D)의 단위 유전층(예, 도 1의 110, 도 2의 210, 도 3의 ST1)의 층 구성에 대한 일 예를 보여준다.
도 4를 참조하면, 도 1 내지 도 3의 제 1 내지 제3 커패시터(100C, 200C, 300C)의 단위 유전층(110, 210 또는 ST1)은 순차적으로 적층된 제1 서브 유전층(sub-dielectric layer)(DL1)과 제2 서브 유전층(DL2)을 포함한다. 제1 서브 유전층(DL1)은 제1 두께(4T1)를 갖는다. 제2 서브 유전층(DL2)은 제2 두께(4T2)를 갖는다. 제1 두께(4T1)와 제2 두께(4T2)는 서로 다를 수 있다. 제1 서브 유전층(DL1)은 상기 비 페로브스카이트 구조의 유전층 또는 상기 페로브스카이트 구조의 유전층을 포함할 수 있다. 제2 서브 유전층(DL2)은 상기 비 페로브스카이트 구조의 유전층 또는 상기 페로브스카이트 구조의 유전층을 포함할 수 있다. 직렬로 연결된 제1 서브 유전층(DL1)과 제2 서브 유전층(DL2)을 포함하는 커패시터의 유전율은 50 이상일 수 있다.
일 예로, 도 2의 유전층(200D)의 두께(T2)가 10nm 이하일 때, 직렬로 연결된 제1 및 제2 서브 유전층(DL1, DL2)을 포함하는 커패시터의 유전율은 100~1,000 정도일 수 있다. 이 경우, 커패시터의 누설전류는 1 ㎂/㎠ ~1 ㎀/㎠ 정도일 수 있다.
다른 예에서, 도 2의 유전층(200D)의 두께(T2)가 5nm 이하일 때, 직렬로 연결된 제1 및 제2 서브 유전층(DL1, DL2)을 포함하는 커패시터의 유전율은 50~100 정도일 수 있다. 이 경우, 커패시터의 누설전류는 1 ㎂/㎠ ~ 1 ㎀/㎠ 정도일 수 있다. 일 예에서, 제1 및 제2 서브 유전층(DL1, DL2)의 두께(4T1, 4T2)는 각각 10nm보다 작을 수 있다.
제1 서브 유전층(DL1)은 제1 전도도를 가질 수 있다. 제2 서브 유전층(DL2)은 제2 전도도를 가질 수 있다. 상기 제1 전도도의 크기는 상기 제2 전도도와 다를 수 있다. 여기서, 전도도는 각 서브 유전층(DL1, DL2)에 인가되는 전압에 따른 각 서브 유전층(DL1, DL2)의 전류의 변화로 정의될 수 있다. 상기 제1 전도도와 상기 제2 전도도 중 하나와 나머지의 전도도 비는 1:10 이상일 수 있다. 일 예로, 상기 제1 전도도는 상기 제2 전도도의 10배 이상이고, 제1 서브 유전층(DL1)의 동작 주파수와 커패시턴스의 곱의 10배 이상이며, 제2 서브 유전층(DL2)의 동작 주파수와 커패시턴스의 곱의 10배 이상일 수 있다. 다른 예에서, 상기 제2 전도도는 상기 제1 전도도의 10배 이상이고, 제1 서브 유전층(DL1)의 동작 주파수와 커패시턴스의 곱의 10배 이상이며, 제2 서브 유전층(DL2)의 동작 주파수와 커패시턴스의 곱의 10배 이상일 수 있다. 상기 동작 주파수는 동일할 수 있다.
도 5는 일 실시예에 의한 커패시터의 유전층의 단위 유전층의 층 구성에 따른 주파수-커패시턴스 관계를 나타낸 그래프이다.
도 5에서 가로축은 커패시터에 인가되는 주파수를, 세로축은 커패시턴스를 나타낸다. 상기 주파수는 여기 개시된 커패시터와 연계되는 반도체 소자(예, DRAM이나 트랜지스터)의 동작 주파수 범위에 있을 수 있다. 상기 동작 주파수는 수백 MHz~수십 GHz일 수 있다.
도 5에서 제1 그래프(G11)는 유전층으로 1개의 단위 유전층을 포함하는 커패시터에 대한 결과를 보여준다.
도 5에서 제2 그래프(G12)는 유전층으로 2개의 단위 유전층을 포함하는 커패시터에 대한 결과를 보여준다.
도 5에서 제3 그래프(G13)는 유전층으로 4개의 단위 유전층을 포함하는 커패시터에 대한 결과를 보여준다.
도 6은 도 5의 제1 그래프(G11)로 나타낸 결과를 얻는데 사용한 커패시터를 보여준다.
도 6을 참조하면, 하부전극(600) 상에 순차적으로 적층된 제1 및 제2 서브 유전층(6A, 6B)을 포함하는 유전층(6L1)이 존재한다. 유전층(6L1) 상에 상부전극(630)이 구비되어 있다. 유전층(6L1)의 두께(600T)는 제1 서브 유전층(6A)의 두께(6AT)와 제2 서브 유전층(6B)의 두께(6BT)의 합과 동일할 수 있다. 제1 서브 유전층(6A)의 유전율은 30 정도이고, 두께(6AT)는 2nm 정도일 수 있다. 제2 서브 유전층(6B)의 유전율은 22 정도이고, 두께(6BT)는 제1 서브 유전층(6A)보다 두꺼운 10nm 정도일 수 있다. 이에 따라, 유전층(6L1)의 두께(600T)는 12nm 정도가 된다.
도 7은 도 5의 제2 그래프(G12)로 나타낸 결과를 얻는데 사용한 커패시터를 보여준다.
도 7을 참조하면, 하부전극(600) 상에 2개의 단위 유전층(7L1)이 순차적으로 적층되어 있다. 이는 제1 및 제2 서브 유전층(7A, 7B)가 순차적으로 2회 교번 적층된 층 구조이다. 2번째 단위 유전층(7L1) 상에 상부전극(630)이 존재한다. 상부전극(630)과 하부전극(600) 사이에 마련된 유전층(7D)의 두께(700T)는 도 6의 유전층(6L1)의 두께(600T)와 동일할 수 있다. 각 단위 유전층(7L1)의 제1 서브 유전층(7A)의 두께(7AT)는 1nm 정도일 수 있고, 제2 서브 유전층(7B)의 두께(7BT)는 제1 서브 유전층(7A)보다 두꺼운 5nm 정도일 수 있다. 이에 따라, 전체 유전층(7D)의 두께(700T)는 도 6의 경우와 마찬가지로 12nm 정도가 된다. 제1 서브 유전층(7A)의 유전율은 도 6의 제1 서브 유전층(6A)의 유전율과 동일할 수 있다. 제2 서브 유전층(7B)의 유전율도 도 6의 제2 서브 유전층(6B)의 유전율과 동일할 수 있다.
도 8은 도 5의 제3 그래프(G13)로 나타낸 결과를 얻는데 사용한 커패시터를 보여준다.
도 8을 참조하면, 하부전극(600) 상에 4개의 단위 유전층(8L1)이 순차적으로 적층되어 있다. 이는 제1 및 제2 서브 유전층(8A, 8B)을 순차적으로 4회 교번 적층하여 형성한 것과 동일한 층 구조이다. 맨 위의 단위 유전층(8L1) 상에 상부전극(630)이 존재한다. 상부전극(630)과 하부전극(600) 사이에 마련된 유전층(8D)의 두께(800T)는 도 6의 유전층(6L1)의 두께(600T)와 동일할 수 있다. 각 단위 유전층(8L1)의 제1 서브 유전층(8A)의 두께(8AT)는 0.5nm 정도일 수 있고, 제2 서브 유전층(8B)의 두께(8BT)는 제1 서브 유전층(8A)보다 두꺼운 2.5nm 정도일 수 있다. 이에 따라, 전체 유전층(8D)의 두께(800T)는 도 6의 경우와 마찬가지로 12nm 정도가 된다. 제1 서브 유전층(8A)의 유전율은 도 6의 제1 서브 유전층(6A)의 유전율과 동일할 수 있다. 제2 서브 유전층(8B)의 유전율도 도 6의 제2 서브 유전층(6B)의 유전율과 동일할 수 있다.
도 5의 제1 내지 제3 그래프(G11-G13)를 서로 비교하면, 커패시터에 인가되는 동작 주파수가 증가되면서 제1 그래프(G11)에서 먼저 커패시턴스의 감소가 나타난다. 제1 그래프(G11)에서 커패시턴스 감소가 나타난 후, 동작 주파수를 계속 증가시키면, 제1 그래프(G11)는 최저 커패시턴스[유전층이 전도도를 갖지 않는 2개의 커패시터가 직렬로 연결되고, 어느 한 커패시터의 커패시턴스가 다른 것보다 훨씬 클 때의 커패시턴스]에 도달되고, 제2 그래프(G12)에서도 커패시턴스 감소가 나타난다. 이후, 동작 주파수를 계속 증가시키면, 제2 그래프(G12)도 최저 커패시턴스에 도달된다. 제2 그패프(G12)가 최저 커패시턴스에 도달된 후에도 제3 그래프(G13)는 초기의 높은 커패시턴스를 유지한다.
도 5는 도 7 및 도 8에 도시한 바와 같이 커패시터의 유전층(7D, 8D)이 적어도 2개 이상의 단위 유전층(7L1, 8L1)을 포함하는 경우, 곧, 제1 및 제2 서브 유전층(도 7의 7A, 7B/도 8의 8A, 8B)을 2회 이상 교번 적층하여 유전층을 형성한 경우, 커패시터는 높은 동작 주파수 환경에서도 적정 커패시턴스를 유지할 수 있음을 보여준다.
달리 말하면, 도 5의 결과는 일 실시예에 의한 커패시터는 고주파수 동작 환경에 사용되는 반도체 장치에 정상적으로 사용될 수 있음을 시사한다.
도 9는 일 실시예에 의한 커패시터의 유전층이 1개의 단위 유전층(예, 도 1의 110)을 포함하는 경우의 등가회로를 보여준다.
도 9에서 좌측의 RC회로(9C1)는 1개 단위 유전층(도 4의 110)을 갖는 커패시터에 대한 등가회로를 보여준다. 도 9에서 우측의 제1 RC회로(9C1a)는 1개의 단위 유전층(110)의 제1 서브 유전층(도 4의 4T1)에 대한 등가회로를 보여준다. 우측의 제2 RC회로(9C1b)는 1개의 단위 유전층(110)의 제2 서브 유전층(도 4의 4T2)에 대한 등가회로를 보여준다.
도 9에서 "Gp"는 1개의 단위 유전층이 갖는 전도도를 나타내고, Cp는 1개의 단위 유전층의 전체 커패시턴스를 나타낸다. 그리고 "G1"은 제1 서브 유전층(4T1)의 제1 전도도를, "G2"는 제2 서브 유전층(4T2)의 제2 전도도를 나타낸다. 또한, "C1"은 제1 서브 유전층(4T1)에 대한 커패시턴스 성분을, "C2"는 제2 서브 유전층(4T2)에 대한 커패시턴스 성분을 나타낸다.
도 1 내지 도 3에 도시한 커패시터(100C, 200C, 300C)의 경우처럼, 유전층(100D, 200D, 300D)이 복수의 단위 유전층을 포함하는 경우의 등가회로는 도 9의 등가회로를 복수개 직렬로 연결한 것과 동일하게 된다.
도 9의 등가회로에 대해서 커패시턴스(Cp)는 다음 수학식 1로 표현될 수 있다.
<수학식 1>
수학식 1에서 ω는 동작 주파수를 나타낸다.
수학식 1에서 G1,G2<<ωC1,ωC2이면, Cp는 아래 수학식 2와 같이 된다.
<수학식 2>
수학식 2에서 C1<<C2이면, Cp는 C1이 된다. 곧, 전체 커패시턴스(Cp)는 최소 커패시턴스(C1)에 수렴된다. 곧, Cp는 C1과 같아진다.
한편, 수학식 1에서, G1≥G2, G1≥ωC1 및 G1≥ωC2이고, G1>>G2인 경우, 아래 수학식 3에 나타낸 바와 같이, Cp는 C2가 된다. 곧, 제1 및 제2 서브 유전층(DL1, DL2)을 포함하는 단위 유전층(110)의 커패시턴스(Cp)는 전도도가 낮은 서브 유전층의 커패시턴스(C2)에 수렴된다.
<수학식 3>
Cp가 C2가 되는 경우, Cp는 아래 수학식 4와 같이 나타낼 수 있다.
<수학식 4>
수학식 4에서 t1, t2는 각각 제1 서브 유전층(DL1)과 제1 서브 유전층(DL2)의 두께(4T1, 4T2)에 해당될 수 있다.
수학식 4로부터 제1 및 제2 서브 유전층(DL1, DL2)의 두께(4T1, 4T2)의 비를 조절함으로써, 유전율(ε')을 증가시킬 수 있고, 결국, 커패시턴스(Cp)의 부스팅(boosting)이 가능하다.
다음 수학식 5는 유전층이 2개 이상의 단위 유전층을 포함하는 경우, 곧 1 및 제2 서브 유전층이 2회 이상 교번 적층된 경우, 커패시터의 전체 커패시턴스(C2t, C3t, Cnt)는 유전층이 1개의 단위 유전층을 포함할 때의 커패시턴스(Cp)와 같아짐을 보여준다.
<수학식 5>
수학식 5에서, C2t는 유전층이 2개의 단위 유전층을 포함하는 커패시터의 전체 커패시턴스를 나타낸다. C3t는 유전층이 3개의 단위 유전층을 포함하는 커패시터의 전체 커패시턴스를 나타낸다. Cnt는 유전층이 n개의 단위 유전층을 포함하는 커패시터의 전체 커패시턴스를 나타낸다.
이러한 결과와 도 5의 결과를 함께 고려함으로써, 커패시터의 유전층이 2회 이상 교번 적층되는 제1 및 제2 서브 유전층을 포함하는 경우, 상기 커패시터는 고주파 동작 환경에서도 커패시턴스 저하없이 사용될 수 있음을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고, 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
6A, 6B:제1 및 제2 서브 유전층 6L1:유전층
7L1, 8L1:단위 유전층 8A, 8B:제1 및 제2 서브 유전층
8D:유전층 9C1:RC회로
9C1a, 9C1b:제1 및 제2 RC회로 100:제1 전극층
100C, 200C, 300C:제1 내지 제3 커패시터
100D, 200D, 300D:유전층 110, 120:제1 및 제2 단위 유전층
160:제2 전극층
210, 220, 230, 240:제1 내지 제4 단위 유전층
600:하부전극 630:상부전극
4T1, 4T2:제1 및 제2 두께 DL1:제1 서브 유전층
DL2:제2 서브 유전층 T1, T2:유전층의 전체 두께
7L1, 8L1:단위 유전층 8A, 8B:제1 및 제2 서브 유전층
8D:유전층 9C1:RC회로
9C1a, 9C1b:제1 및 제2 RC회로 100:제1 전극층
100C, 200C, 300C:제1 내지 제3 커패시터
100D, 200D, 300D:유전층 110, 120:제1 및 제2 단위 유전층
160:제2 전극층
210, 220, 230, 240:제1 내지 제4 단위 유전층
600:하부전극 630:상부전극
4T1, 4T2:제1 및 제2 두께 DL1:제1 서브 유전층
DL2:제2 서브 유전층 T1, T2:유전층의 전체 두께
Claims (12)
- 제1 전극층;
상기 제1 전극층 상에 마련된 유전층; 및
상기 유전층 상에 구비된 제2 전극층;을 포함하고,
상기 유전층의 두께는 일정하고,
상기 유전층은 복수의 단위 유전층을 포함하고,
상기 단위 유전층은,
서로 다른 유전율과 전도도를 가지며, 직렬 연결된 제1 및 제2 서브 유전층을 포함하고,
상기 제1 및 제2 서브 유전층은,
상기 유전층의 커패시턴스가 상기 단위 유전층의 커패시턴스에 수렴하는 전도도차이를 갖는 반도체장치의 커패시터. - 제 1 항에 있어서,
상기 제1 및 제2 서브 유전층 중 하나와 나머지의 전도도 차이는 10배 이상인 반도체 장치의 커패시터. - 제 1 항에 있어서,
상기 유전층의 유전율은 1,000 이하인 반도체 장치의 커패시터. - 제 1 항에 있어서,
상기 제1 및 제2 서브 유전층 중 전도도가 낮은 서브 유전층의 유전율이 전도도가 큰 서브 유전층의 유전율보다 큰 반도체 장치의 커패시터. - 제 1 항에 있어서,
상기 유전층은 순차적으로 적층된 2개 내지 4개의 단위 유전층을 포함하는 반도체 장치의 커패시터. - 제 1 항에 있어서,
상기 제1 및 제2 서브 유전층 중 하나는 비 페로브스카이트 구조를 갖는 유전층이고, 나머지는 ABO3 계열 페로브스카이트 구조를 갖는 유전층인 반도체 장치의 커패시터. - 제 6 항에 있어서,
상기 비 페로브스카이트 구조를 갖는 유전층은 Hf, Zr, Nb 또는 Al을 포함하는 금속 산화물층인 반도체 장치의 커패시텅. - 제 6 항에 있어서,
상기 ABO3에서 'A'는 Sr, Ba, Bi 또는 La이고, 'B'는 Ti, Ta, Ru, Hf, Zr 또는 Mo인 반도체 장치의 커패시터. - 제 1 항에 있어서,
상기 유전층은 강유전층, 상유전층 및/또는 반강유전층을 포함하는 반도체 장치의 커패시터. - 제 1 항에 있어서,
상기 두께는 10nm이하인 반도체 장치의 커패시터. - 제 10 항에 있어서,
상기 유전층의 유전율은 100~1,000인 반도체 장치의 커패시터. - 제 1 항에 있어서,
상기 두께는 5nm 이하이고, 상기 유전층의 유전율은 50~100인 반도체 장치의 커패시터.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200048312A KR20210130040A (ko) | 2020-04-21 | 2020-04-21 | 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터 |
| US17/098,915 US11791372B2 (en) | 2020-04-21 | 2020-11-16 | Capacitors of semiconductor device capable of operating in high frequency operation environment |
| US18/462,909 US20230420487A1 (en) | 2020-04-21 | 2023-09-07 | Capacitors of semiconductor device capable of operating in high frequency operation environment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200048312A KR20210130040A (ko) | 2020-04-21 | 2020-04-21 | 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210130040A true KR20210130040A (ko) | 2021-10-29 |
Family
ID=78080953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200048312A KR20210130040A (ko) | 2020-04-21 | 2020-04-21 | 고주파 동작 환경에서 사용될 수 있는 반도체 장치의 커패시터 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US11791372B2 (ko) |
| KR (1) | KR20210130040A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11908887B2 (en) | 2020-10-29 | 2024-02-20 | Samsung Electronics Co., Ltd. | Capacitor and semiconductor device including the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230045291A (ko) * | 2021-09-28 | 2023-04-04 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577490B2 (en) * | 2000-12-12 | 2003-06-10 | Ngk Spark Plug Co., Ltd. | Wiring board |
| US20030039813A1 (en) * | 2001-08-23 | 2003-02-27 | Adrian Kitai | High performance dielectric layer and application to thin film electroluminescent devices |
| KR20040070564A (ko) | 2003-02-04 | 2004-08-11 | 삼성전자주식회사 | 강유전체 커패시터 및 그 제조방법 |
| JP4770627B2 (ja) | 2006-07-26 | 2011-09-14 | Ｔｄｋ株式会社 | キャパシタの製造方法 |
| US7773364B2 (en) | 2006-07-26 | 2010-08-10 | Tdk Corporation | Method of manufacturing capacitor |
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| US8184426B2 (en) * | 2006-12-25 | 2012-05-22 | National Institute For Materials Science | Dielectric element and method for producing the dielectric element |
| KR100818657B1 (ko) | 2006-12-27 | 2008-04-01 | 주식회사 하이닉스반도체 | 다층 구조의 유전막 및 그를 구비한 캐패시터의 제조 방법 |
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| JP5885150B2 (ja) * | 2011-05-19 | 2016-03-15 | 国立研究開発法人物質・材料研究機構 | 高誘電性ナノシート積層体、高誘電性ナノシート積層体、高誘電体素子、および高誘電体薄膜素子の製造方法 |
| KR20140033750A (ko) * | 2012-09-10 | 2014-03-19 | 삼성전기주식회사 | 적층 세라믹 전자부품 및 이의 제조방법 |
| KR102469185B1 (ko) * | 2017-10-27 | 2022-11-18 | 삼성전자주식회사 | 세라믹 전자 부품 및 그 제조 방법과 전자장치 |
| KR20210138997A (ko) | 2020-05-13 | 2021-11-22 | 삼성전자주식회사 | 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터 |
-
2020
- 2020-04-21 KR KR1020200048312A patent/KR20210130040A/ko not_active Application Discontinuation
- 2020-11-16 US US17/098,915 patent/US11791372B2/en active Active
-
2023
- 2023-09-07 US US18/462,909 patent/US20230420487A1/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11908887B2 (en) | 2020-10-29 | 2024-02-20 | Samsung Electronics Co., Ltd. | Capacitor and semiconductor device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210328004A1 (en) | 2021-10-21 |
| US11791372B2 (en) | 2023-10-17 |
| US20230420487A1 (en) | 2023-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |