CN115863428A - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。半导体器件包括衬底、设置在衬底上的铁电层、设置在铁电层上的栅极绝缘层、设置在栅极绝缘层中的金属颗粒以及设置在栅极绝缘层上的栅电极层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2021年9月24日提交至韩国知识产权局的韩国申请第10-2021-0126756号的优先权，其整体通过引用并入本文。
技术领域
本公开总体上涉及一种包括铁电层的半导体器件。
背景技术
通常，铁电材料可以指在未施加外部电场的状态下具有自发电极化的材料。此外，铁电材料可以呈现出根据外部施加的电场而变化的极化磁滞行为。因此，可以通过控制施加的电场能够使铁电材料在极化磁滞曲线上具有两个稳定但可逆的剩余极化态中的一个。铁电材料存储可逆剩余极化态的能力是可应用于存储诸如“0”和“1”的非易失性信号信息的特性。
最近，正在对其中在栅极介电层中使用铁电材料的场效应晶体管类型的非易失性存储器件进行研究。可以通过向非易失性存储器件提供写入电压以将不同的剩余极化态作为逻辑信息写入到栅极介电层来执行非易失性存储器件的写入操作。非易失性存储器件的读取操作利用场效应晶体管的沟道层的电阻，该电阻根据写入栅极介电层中的剩余极化强度的取向和大小而变化。也就是说，可以通过向非易失性存储器件提供读取电压以读取场效应晶体管的沟道电流来执行非易失性存储器件的读取操作。
发明内容
根据本公开的实施方式的半导体器件可以包括衬底、设置在衬底上的铁电层、设置在铁电层上的栅极绝缘层、设置在栅极绝缘层中的金属颗粒以及设置在栅极绝缘层上的栅电极层。
根据本公开的另一实施方式的半导体器件可以包括衬底、设置在衬底上的沟道层、设置在沟道层上的铁电层、设置在铁电层上的栅极绝缘层、设置在栅极绝缘层中的金属颗粒、设置在栅极绝缘层上的栅电极层以及在衬底上方的源电极层和漏电极层。源电极层和漏电极层在衬底上方设置成分别接触沟道层的相对端。
在根据本公开的另一实施方式的制造半导体器件的方法中，可以提供衬底。可以在衬底上形成铁电层。可以在铁电层上形成第一绝缘层。可以在第一绝缘层上分布金属颗粒。可以形成第二绝缘层以覆盖第一绝缘层上方的金属颗粒。可以在第二绝缘层上形成栅电极层。
根据本公开的又一实施方式的半导体器件可以包括衬底、设置在衬底上方的包括孔图案的栅极结构、设置在栅极结构的通过孔图案暴露的侧壁表面上的栅极绝缘层、分布在栅极绝缘层中的金属颗粒、设置在栅极绝缘层上的铁电层以及设置在铁电层上的沟道层。栅极结构可以包括交替堆叠的栅电极层和层间绝缘层。
附图说明
图1是示出根据本公开的实施方式的半导体器件的示意性截面图。
图2A至图2D是示出根据本公开的实施方式的半导体器件的操作的示意性截面图。
图3是示出根据本公开的实施方式在半导体器件的操作期间铁电层的磁滞行为的示意图。
图4是示出根据本公开的另一实施方式的半导体器件的示意性截面图。
图5至图10是示出根据本公开的实施方式的制造半导体器件的方法的示意性截面图。
图11至图13是示出根据本公开的另一实施方式的制造半导体器件的方法的示意性截面图。
图14是根据本公开的又一实施方式的半导体器件的电路图。
图15是与图14的电路图对应的半导体器件的示意性立体图。
图16是沿线I-I'截取图15的半导体器件的示意性截面图。
具体实施方式
在下文中，将参照附图详细描述本公开的实施方式。在附图中，为了清楚地表示每个器件的部件，部件的尺寸(诸如部件的宽度和厚度)被放大。本文使用的术语可以对应于考虑到它们在实施方式中的功能而选择的术语，并且根据实施方式所属领域的普通技术人员可以对术语的含义进行不同解释。如果明确详细定义，则可以根据定义来解释这些术语。除非另有定义，否则本文中使用的术语(包括技术和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。
此外，用语的单数形式的表述应被理解为包括该用语的复数形式，除非在上下文中另有明确使用。应当理解，术语“包括”、“包含”或“具有”旨在指定特征、数量、步骤、操作、部件、元件、部分或其组合的存在，但不用于排除一个或多个其他特征、数量、步骤、操作、部件、元件、部分或其组合的存在或添加的可能性。
此外，在执行方法或制造方法时，构成该方法的每个工艺可以与规定的顺序不同地发生，除非在上下文中明确描述了特定顺序。换言之，每个工艺可以以与所阐述的顺序相同的方式执行，并且可以基本上同时执行。此外，可以以相反的顺序执行上述工艺中的至少一部分。
图1是示出根据本公开的实施方式的半导体器件的示意性截面图。参照图1，半导体器件1可以包括衬底101、设置在衬底101上的铁电层110、设置在铁电层110上的栅极绝缘层120、设置在栅极绝缘层120的内部区域中的金属颗粒130、以及设置在栅极绝缘层120上的栅电极层140。此外，半导体器件1还可以包括源极区103和漏极区105，源极区103和漏极区105设置在衬底101的相对于栅电极层140(例如，在x方向上)彼此相对的区域中。
衬底101可以包括半导体材料。作为示例，半导体材料可以包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。衬底101可以掺杂有n型或p型掺杂剂以具有导电性。
源极区103和漏极区105可以设置为在x方向上彼此间隔开。源极区103和漏极区105中的每一个可以是衬底101的掺杂有与衬底101的其余部分中的掺杂剂不同的掺杂剂的区域。例如，当衬底101掺杂有p型掺杂剂时，源极区103和漏极区105可以掺杂有n型掺杂剂。在另一示例中，当衬底101掺杂有n型掺杂剂时，源极区103和漏极区105可以掺杂有p型掺杂剂。
沟道区101c可以设置在衬底101的源极区103和漏极区105之间的区域中。沟道区101c可以定位成与衬底101的上表面相邻并且位于铁电层110的正下方。根据施加到栅电极层140的电压，可以在沟道区101c中形成将源极区103和漏极区105彼此电连接的导电沟道。导电沟道的电阻可以根据存储在铁电层110中的剩余极化的大小和方向而变化。
铁电层110可以例如在垂直方向或z方向上设置在衬底101上面或上方。铁电层110可以包括铁电材料。铁电材料可以具有自发电极化。基于施加在栅电极层140和衬底101之间的写入电压，铁电材料可以呈现出相对于极化的磁滞行为。铁电材料可以响应于写入电压而具有根据极化磁滞曲线的预定极化。即使在移除写入电压之后，铁电材料也可以保持对应于预定极化的剩余极化。剩余极化可以在半导体器件1中用作信号信息并且可以以非易失方式存储在铁电层110中。也就是说，铁电层110可以用作半导体器件1的存储层。
在实施方式中，铁电层110可以包括具有正交晶系的晶体结构的金属氧化物作为铁电材料。金属氧化物可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。在实施方式中，铁电层110可以包括掺杂到铁电材料中的掺杂剂。掺杂剂可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、钆(Gd)、镧(La)或其组合。在实施方式中，掺杂剂可以帮助铁电层110保持正交晶系的晶体结构，从而稳定铁电层110的铁电特性。
在另一实施方式中，铁电层110可以包括具有钙钛矿结构的金属氧化物作为铁电材料。金属氧化物可以包括例如钡钛氧化物(BaTiO3)、铅钛氧化物(PbTiO3)、钡锶钛氧化物((Ba,Sr)TiO3，BST)、锂铌氧化物(LiNbO3)等。
参照图1，栅极绝缘层120可以设置在铁电层110上。栅极绝缘层120可以包括介电材料。栅极绝缘层120可以具有非铁电性质。这里，非铁电性质可以是指不具有铁电性，并且可以意指例如顺电性或反铁电性。栅极绝缘层120可以包括例如氧化物、氮化物、氧氮化物或其中两种或更多种的组合。具体地，栅极绝缘层120可以包括硅氧化物、硅氮化物、硅氧氮化物、铝氧化物、铪氧化物、锆氧化物、钇氧化物等。栅极绝缘层120可以比铁电层110薄。
在栅极绝缘层120中使用的铪氧化物和锆氧化物均可以具有单斜晶系或四方晶系的晶体结构，并且因此可以呈现出非铁电性质。另一方面，在铁电层110中使用的铪氧化物和锆氧化物均可以具有正交晶系的晶体结构，从而呈现出铁电性。
在实施方式中，栅极绝缘层120的透电率可以低于铁电层110的透电率。例如，构成栅极绝缘层120的介电材料的透电率可以低于构成铁电层110铁电材料的透电率。
参照图1，金属颗粒130可以嵌入栅极绝缘层120的内部区域中。金属颗粒130可以分布在与铁电层110和栅极绝缘层120之间的界面115S间隔开距离d的平面120a的上侧。金属颗粒130所分布的平面120a可以与铁电层110与栅极绝缘层120之间的界面115S平行。
在实施方式中，距离d可以例如大于0并且小于或等于栅极绝缘层120的厚度t的一半(1/2)。因此，金属颗粒130可被设置为相对于z方向比栅电极层140更靠近铁电层110，或者金属颗粒130可以相对于z方向与栅电极层140和铁电层110等距布置。在一些实施方式中，金属颗粒不接触栅极绝缘层120与铁电层110或栅电极层140之间的界面。金属颗粒可以完全嵌入栅极绝缘层120内。
金属颗粒130可以具有其中金属原子聚集的形式。金属颗粒130可以各自具有球形或类球形状。然而，本公开不必限于此，并且其他三维形状也是可行的。在实施方式中，具有球形形状的金属颗粒130的直径可以具有例如0.1纳米(nm)至5nm的尺寸。金属颗粒130可包括例如钴(Co)、镍(Ni)、铜(Cu)、铁(Fe)、铂(Pt)、金(Au)、银(Ag)、铱(Ir)、钌(Ru)、钯(Pd)、锰(Mn)或其中两种或更多种的组合。如稍后将参照图2A至图2D描述的，金属颗粒130可以用作在半导体器件的操作期间捕获或释放电子的捕获位点。
再次参照图1，栅电极层140可以设置在栅极绝缘层120上。栅电极层140可以包括导电材料。导电材料可以包括例如掺杂半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如掺杂有n型或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物或其中两种或更多种的组合。
在一些实施方式中，尽管未在图1中示出，但是可以在衬底101和铁电层110之间额外设置界面绝缘层。界面绝缘层可以起到缓冲层的作用，用于减轻衬底101和铁电层110之间的晶格常数差异。
如上所述，根据本公开的实施方式的半导体器件1可以是呈包括铁电层110和栅极绝缘层120的场效应晶体管的形式的非易失性存储器件。半导体器件1可以包括设置在栅极绝缘层120的内部区域中的金属颗粒130。如将结合图2A至图2D以及图3描述的，嵌入的金属颗粒130可以通过捕获或释放电子来增加半导体器件1的操作电压范围，即存储操作窗口。
此外，金属颗粒130可以在栅极绝缘层120内部产生应变。应变可以在栅极绝缘层120中产生挠曲电效应。当外部电场施加到栅极绝缘层120时，挠曲电效应可以提高栅极绝缘层120沿外部电场的极化对准度。随着极化对准度的提高，栅极绝缘层120的透电率可以增加。结果，可以提高栅极绝缘层120的电容。
再次参照图1，铁电层110和栅极绝缘层120可以在衬底101和栅电极层140之间彼此串联电连接。因此，当在衬底101和栅电极层140之间施加操作电压V时，铁电层110的电容C110(未示出)与施加到铁电层110的电压V110(未示出)的乘积可以等于栅极绝缘层120的电容C120(未示出)与施加到栅极绝缘层120的电压V120(未示出)的乘积。
C110*V110＝C120*V120 (1)
当式(1)成立时，如果根据本公开的实施方式的栅极绝缘层120的电容增加，则施加到栅极绝缘层120的电压V120可以减小，而施加到铁电层110的电压V110可以增大。
相应地，当在衬底101和栅电极层140之间施加操作电压V时，分布到厚度小于铁电层110的栅极绝缘层120的电压V120的幅度减小，从而可以提高由操作电压V引起的半导体器件1的击穿电压。此外，当施加操作电压V时，分布到铁电层110的电压V110的幅度会增大，从而可以提高写入铁电层110的极化的对准度。此外，施加到栅极绝缘层120的电压V120的幅度减小，使得从栅极绝缘层120到铁电层110的电荷注入(例如，电子流入)可以减少。在比较例中，从栅极绝缘层120流入铁电层110的电子可能被钉扎在铁电层110内部的铁电畴或缺陷位点，从而防止铁电层110的极化切换。因此，铁电层110的铁电特性可能劣化。相反，在本公开的实施方式中，减少了从栅极绝缘层120到铁电层110的电荷注入，因此提高了铁电层110的耐久性，从而提高了半导体器件的可靠性。
图2A至图2D是示出根据本公开的实施方式的半导体器件的操作的示意性截面图。图3是示出根据本公开的实施方式在半导体器件的操作期间铁电层的磁滞行为的示意图。使用上文参照图1描述的半导体器件1来描述与图2A至图2D以及图3有关的半导体器件的操作。
参照图2A，可以针对半导体器件1执行第一写入操作。可以通过使用电源10在半导体器件1的衬底101和栅电极层140之间施加第一写入电压V1来执行第一写入操作。衬底101可以包括掺杂的半导体材料以具有导电性。
施加第一写入电压V1的方法可以通过在将衬底101接地的同时向栅电极层140施加具有负极性的偏压来执行。因此，铁电层110中的极化P可以在一个方向上对齐并且可以具有从衬底101朝向栅电极层140的极化取向。另外，当第一写入操作进行时，从栅电极层140注入并移动到铁电层110的电子e可能被金属颗粒130捕获。随后，在完成第一写入操作之后，可以从半导体器件1移除所施加的第一写入电压V1。
同时，与在栅极绝缘层中没有金属颗粒的半导体器件相比，根据包括金属颗粒130的本公开实施方式，施加到半导体器件1的第一写入电压V1可以在第一写入操作期间具有相对较大的幅度。当执行第一写入操作时，第一写入电压V1的幅度可以增加以有利于将电子e捕获到金属颗粒130中。当第一写入电压V1的幅度增加时，半导体器件1的存储操作窗口可以增加，如稍后将参照图3描述的那样。
参照图2B，在移除第一写入电压V1之后，第一剩余极化Pa可以在铁电层110内部对准。如图2B所示的第一剩余极化Pa可以具有与图2A所示的通过第一写入电压V1生成的极化P基本相同的极化取向。由于铁电层110中的第一剩余极化Pa，负电荷110n可以分布在铁电层110的与衬底101相邻的内部区域中，而正电荷110p可以分布在铁电层110的与栅极绝缘层120相邻的内部区域中。
参照图2C，可以对其中存储有第一剩余极化Pa的半导体器件1执行第二写入操作。第二写入操作可以通过使用电源10在半导体器件1的衬底101和栅电极层140之间施加第二写入电压V2来执行。施加第二写入电压V2的方法可以通过在将衬底101接地的同时向栅电极层140施加具有正极性的偏压来执行。因此，铁电层110中的极化P可以在沿由第二写入电压V2形成的电场的方向上对准。在第二写入电压V2下，极化P可以具有从栅电极层140朝向衬底101的极化取向，这与在具有相反极性的第一写入电压V1下的极化P相反。此外，在第二写入操作期间，被捕获到金属颗粒130中的电子e可以从金属颗粒130脱离并朝向栅电极层140移动。随后，在完成第二写入操作之后，可以从半导体器件1移除施加的第二写入电压V2。
参照图2C，当通过施加第二写入电压V2在铁电层110内部形成极化P时，施加的第二写入电压V2需要克服由被捕获到金属颗粒130中的电子e形成的任何电势，然后才能完成第二写入操作。因此，与栅极绝缘层内部不存在金属颗粒的情况相比，根据其中金属颗粒130存在于栅极绝缘层120内部的本实施方式，施加到半导体器件1的第二写入电压V2可以具有增加的幅度以便执行第二写入操作。当第二写入电压V2的幅度增加时，半导体器件1的存储操作窗口也可以增加，如稍后将参照图3描述的。
参照图2D，在移除第二写入电压V2之后，第二剩余极化Pb可以在铁电层110内部对准。第二剩余极化Pb可以具有与因施加第二写入电压V2而产生的极化P基本相同的极化方向。在第二剩余极化Pb下，铁电层110中的正电荷110p可以分布在与衬底101相邻的内部区域中，而负电荷110n可以分布在与栅极绝缘层120相邻的内部区域中。
图3分别示出了不同半导体器件的第一磁滞曲线301和第二磁滞曲线302。第一磁滞曲线301可以是从根据本公开的实施方式的图1的半导体器件1获得的曲线，其中栅极绝缘层120包括金属颗粒130。第二磁滞曲线302可以是从在类似的栅极绝缘层内部不包括金属颗粒的比较例中的半导体器件获得的曲线。
第一磁滞曲线301可以包括第一和第二剩余极化Pr1和Pr2以及第一和第二矫顽场Ec1和Ec2。第二磁滞曲线302可以包括第一和第二剩余极化Pr1和Pr2以及第三和第四矫顽场EcA和EcB。这里，第一磁滞曲线301的第一和第二剩余极化Pr1和Pr2与第二磁滞曲线302的第一和第二剩余极化Pr1和Pr2可以相同。第一剩余极化Pr1可以对应于图2B的第一剩余极化Pa，而第二剩余极化Pr2可以对应于图2D的第二剩余极化Pb。
第一磁滞曲线301可以具有更大的存储操作窗口。存储操作窗口对应于一对矫顽场之间的宽度。也就是说，第一磁滞曲线301的第一和第二矫顽场Ec1和Ec2之间的第一存储操作窗口MWp可以大于第二磁滞曲线302的第三和第四矫顽场EcA和EcB之间的第二存储操作窗口MWc。第一存储操作窗口和第二存储操作窗口的大小差异可以归因于较大幅度的第一写入电压V1，因为当第一写入操作正在进行时，为了额外执行将电子e捕获到栅极绝缘层120的金属颗粒130中的操作而增加第一写入电压V1的幅度(参见图2A)。此外，第一和第二存储操作窗口的大小差异也可以归因于较大幅度的第二写入电压V2，因为在第二写入操作期间，为了克服由被捕获在栅极绝缘层120的金属颗粒130中的电子e形成的电势而增加第二写入电压V2的幅度(参见图2C)。结果，与第二磁滞曲线302相比，第一磁滞曲线301反映了半导体器件的更大操作电压范围，因为存储操作窗口可以相对于比较例增加。随着存储操作窗口增加，在将多级剩余极化存储为信号信息的半导体器件中，多个写入电压之间的电压间隔可以增加。结果，可以减少由多个写入电压写入的多级剩余极化之间的信号误差。因此，可以提高半导体器件的存储操作可靠性。
图4是示出根据本公开的另一实施方式的半导体器件的示意性截面图。参照图4，与图1的半导体器件1相比，半导体器件2还可以包括设置在衬底201和铁电层210之间的沟道层202。另外，在半导体器件2中，与半导体器件1的源极区103和漏极区105对应的源电极层203和漏电极层205可以设置在衬底201上。
半导体器件2可以包括衬底201、设置在衬底201上的沟道层202、设置在沟道层202上的铁电层210、设置在铁电层210上的栅极绝缘层220、设置在栅极绝缘层220的内部区域中的金属颗粒230、以及设置在栅极绝缘层220上的栅电极层240。另外，半导体器件2可以包括被设置为例如在x方向上接触沟道层202的相对端的源电极层203和漏电极层205。
衬底201、铁电层210、栅极绝缘层220、金属颗粒230和栅电极层240的结构、材料和布置可以与图1的衬底101、铁电层110、栅极绝缘层120、金属颗粒130和栅电极层140的结构、材料和布置基本相同。在一些实施方式中，金属颗粒230不接触栅极绝缘层220与铁电层210或栅电极层240之间的界面。金属颗粒230可以完全嵌入栅极绝缘层220内。
参照图4，沟道层202可以包括半导体材料。半导体材料可以包括例如硅(Si)、锗(Ge)、砷化镓(GaAs)等。作为另一示例，半导体材料可以包括二维半导体材料。二维半导体材料可以包括过渡金属二硫属化物(TMDC)、黑磷等。过渡金属二硫属化物(TMDC)可包括例如钼硒化物(MoSe2)、铪硒化物(HfSe2)、铟硒化物(InSe)、镓硒化物(GaSe)等。半导体材料可以包括例如金属氧化物，诸如铟-镓-锌氧化物(IGZO)。沟道层202可以具有导电性。作为示例，沟道层202可以掺杂有n型或p型掺杂剂。
在图4中，沟道层202被示出为与衬底201接触，但本公开不一定限于此。在一些实施方式中，各种功能层可以设置在衬底201和沟道层202之间。作为示例，至少一个导电图案和至少一个绝缘图案可以设置在衬底201和沟道层202之间。
在图4中，沟道层202设置在衬底201的表面201S的上侧或与表面201S平行的表面上侧，但本公开不一定限于此。在一些实施方式中，沟道层202可以设置在与衬底201的表面201S不平行的表面上。不平行表面可以是例如与衬底201的表面201S成特定倾角的相交平面。作为示例，如下文参照图15和图16描述的，沟道层350可以设置在与衬底301的表面301S基本上垂直的表面(即，yz平面)上。也就是说，沟道层350可以在垂直于衬底301的表面301S的方向(即，z方向)上延伸。
源电极层203和漏电极层205可以设置在沟道层202的相对端。源电极层203和漏电极层205中的每一个可以包括导电材料。导电材料可以包括例如掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如掺杂有n型或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物或其中两种或更多种的组合。
图5至图10是示出根据本公开的实施方式的制造半导体器件的方法的示意性截面图。参照图5，可以提供衬底101。衬底101可以包括半导体材料。作为示例，半导体材料可以包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。衬底101可以掺杂有n型掺杂剂或p型掺杂剂以具有导电性。
接下来，可以在衬底101上形成铁电层110。铁电层110可以包括铁电材料。在实施方式中，铁电层110可以包括具有正交晶系的晶体结构的金属氧化物作为铁电材料。金属氧化物可以包括例如铪氧化物、锆氧化物、铪锆氧化物或者其中两种或更多种的组合。在实施方式中，铁电层110可以包括掺杂在铁电材料中的掺杂剂。掺杂剂可以包括例如碳(C)、硅(Si)、镁(Mg)、铝(Al)、钇(Y)、氮(N)、锗(Ge)、锡(Sn)、锶(Sr)、铅(Pb)、钙(Ca)、钡(Ba)、钛(Ti)、钆(Gd)、镧(La)或其组合。
在另一实施方式中，铁电层110可以包括具有钙钛矿结构的金属氧化物作为铁电材料。金属氧化物可以包括例如钡钛氧化物(BaTiO3)、铅钛氧化物(PbTiO3)、钡锶钛氧化物((Ba,Sr)TiO3；BST)、锂铌氧化物(LiNbO3)等。
例如，可以通过应用诸如化学气相沉积方法或原子层沉积方法的沉积方法来形成铁电层110。可以在形成铁电层110的同时使用沉积方法将掺杂剂注入到铁电层110中。
参照图6，可以在铁电层110上形成第一绝缘层122。第一绝缘层122可以在铁电层110上具有第一厚度t1。
第一绝缘层122可以包括介电材料。第一绝缘层122可以具有非铁电性质。第一绝缘层122可以包括例如氧化物、氮化物、氧氮化物或其中两种或更多种的组合。具体地，第一绝缘层122可以包括硅氧化物、硅氮化物、硅氧氮化物、铝氧化物、铪氧化物、锆氧化物、钇氧化物等。第一绝缘层122可以通过例如使用化学气相沉积方法、原子层沉积方法等形成。
可以在第一绝缘层122上形成金属薄膜1300。金属薄膜1300可以包括例如钴(Co)、镍(Ni)、铜(Cu)、铁(Fe)、铂(Pt)、金(Au)、银(Ag)、铱(Ir)、钌(Ru)、钯(Pd)、锰(Mn)或其中两种或更多种的组合。
金属薄膜1300可以形成为具有例如0.1nm至3nm的厚度t1300。金属薄膜1300可以通过例如使用化学气相沉积方法、原子层沉积方法等形成。
参照图7，形成在第一绝缘层(图6的122)上的金属薄膜(图6的1300)可以自聚集并转化为多个金属颗粒130。在实施方式中，金属薄膜1300的自聚集可以与参照图6描述的金属薄膜1300的沉积同时发生。替代地，金属薄膜1300的自聚集可以由在参照图6描述的金属薄膜1300的沉积之后执行诸如热处理的后续工艺而引起。
金属颗粒130可以各自具有金属原子聚集的形状。例如，每个金属颗粒130可以具有球形或类球形状。然而，本公开不一定限于此，其他三维形状也是可能的。在实施方式中，具有球形形状的金属颗粒130的直径可以具有例如0.1nm至5nm的尺寸。金属颗粒130可以均匀分布在第一绝缘层122上。
参照图8，可以形成第二绝缘层124以覆盖第一绝缘层122上的金属颗粒130。第二绝缘层124可以包括具有非铁电特性的介电材料。第二绝缘层124可以包括例如氧化物、氮化物、氧氮化物或其中两种或更多种的组合。在实施方式中，第二绝缘层124可以由与第一绝缘层122相同的材料形成。第二绝缘层124可以通过例如使用化学气相沉积方法、原子层沉积方法等形成。
在实施方式中，第二绝缘层124可以形成为在第一绝缘层122上具有第二厚度t2。第二绝缘层124的第二厚度t2可以大于或等于第一绝缘层122的第一厚度t1。另外，依次形成在铁电层110上的第一绝缘层122和第二绝缘层124可以构成栅极绝缘层120。
参照图9，可以在第二绝缘层124上形成栅电极层140。栅电极层140可以包括导电材料。导电材料可以包括例如掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如掺杂有n型或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物或其中两种或更多种的组合。栅电极层140可以通过例如使用化学气相沉积方法、原子层沉积方法等形成。
参照图10，在衬底101上方可以对铁电层110、栅极绝缘层120、金属颗粒130和栅电极层140进行图案化以选择性地暴露衬底101。在图案化方法中可以使用光刻工艺和蚀刻工艺。
接下来，可以将掺杂剂I注入到暴露的衬底101中以形成源极区102和漏极区103。源极区102和漏极区103中的每一个的掺杂类型可以不同于衬底101的掺杂类型。作为示例，当衬底101掺杂有p型掺杂剂时，源极区102和漏极区103可以掺杂有n型掺杂剂。作为注入掺杂剂I的方法，可以应用离子注入方法。
尽管未示出，但是在一些实施方式中，可以在图5中的衬底101和铁电层110之间另外形成界面绝缘层。界面绝缘层可以起到缓冲层的作用，用于减轻衬底101和铁电层110之间的晶格常数差异。界面绝缘层可以包括例如氧化物、氮化物、氧氮化物等。界面绝缘层可以通过例如使用化学气相沉积方法、原子层沉积方法等形成。
通过上述工艺，可以制造根据本公开的实施方式的半导体器件。上述制造半导体器件的方法可以用于制造图1的半导体器件1。
图11至图13是示出根据本公开的另一实施方式的制造半导体器件的方法的示意性截面图。图11至图13中示出的方法可以应用于制造图4的半导体器件2的方法。
参照图11，可以提供衬底201。衬底201可以与图5的衬底101基本相同。替代地，衬底201可以是绝缘衬底或导电衬底。
接下来，可以在衬底201上形成沟道层202。沟道层202可以包括半导体材料。半导体材料可以包括例如硅(Si)、锗(Ge)、砷化镓(GaAs)等。作为另一示例，半导体材料可以包括二维半导体材料。二维半导体材料可以包括过渡金属二硫属化物(TMDC)、黑磷等。过渡金属硫属化物可包括例如钼硒化物(MoSe2)、铪硒化物(HfSe2)、铟硒化物(InSe)、镓硒化物(GaSe)等。半导体材料可以包括例如金属氧化物，诸如铟-镓-锌氧化物(IGZO)。沟道层202可以具有导电性。作为示例，沟道层202可以掺杂有n型掺杂剂或p型掺杂剂。沟道层202可以通过例如应用化学气相沉积方法、原子层沉积方法等形成。
随后，可以在沟道层202上形成铁电层210。铁电层210可以与图5的铁电层110基本相同。形成铁电层210的方法可以与图5的形成铁电层110的方法基本相同。
参照图12，可以在铁电层210上依次形成第一绝缘层222、金属颗粒230、第二绝缘层224和栅电极层240。第一绝缘层222、金属颗粒230、第二绝缘层224和栅电极层240的形成方法可以与上文参照图6至图9描述的形成第一绝缘层122、金属颗粒130、第二绝缘层124和栅电极层140的方法基本相同。在该器件中，第一绝缘层222和第二绝缘层224可以构成栅极绝缘层220。
参照图13，可以在衬底201上方对沟道层202、铁电层210、第一绝缘层222、金属颗粒230、第二绝缘层224和栅电极层240进行图案化以选择性地暴露衬底201。图案化工艺例如可以是光刻工艺和蚀刻工艺。
然后，可以在衬底201的暴露部分上形成源电极层203和漏电极层205。源电极层203和漏电极层205可以形成为例如在x方向上接触沟道层202的相对端。源电极层203和漏电极层205可以通过例如应用化学气相沉积方法、原子层沉积方法等形成。
源电极层203和漏电极层205中的每一个可以包括导电材料。导电材料可以包括例如掺杂的半导体、金属、导电金属氮化物、导电金属碳化物、导电金属硅化物或导电金属氧化物。导电材料可以包括例如掺杂有n型或p型掺杂剂的硅(Si)、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、铱氧化物、钨氮化物、钛氮化物、钽氮化物、钨碳化物、钛碳化物、钨硅化物、钛硅化物、钽硅化物、钌氧化物或其中两种或更多种的组合。通过上述方法，可以制造根据本公开的另一实施方式的半导体器件。
在一些实施方式中，在形成图11所示的沟道层202之前，可以形成至少一个导电层和至少一个绝缘层(未示出)。导电层和绝缘层可以形成半导体器件中的各种功能层。例如，功能层可以包括互连层。
图14是根据本公开的又一实施方式的半导体器件的电路图。图15是与图14的电路图对应的半导体器件的示意性立体图。图15可以是图14的半导体器件的结构图。图16是沿线I-I'截取图15的半导体器件的示意性截面图。
参照图14，半导体器件可以包括存储元件单元U。存储元件单元U可以包括晶体管类型的第一至第四存储单元MC1、MC2、MC3和MC4。第一至第四存储单元MC1、MC2、MC3和MC4可以在源极线SL和位电极BL之间以串的形式彼此串联连接。存储元件单元U可以是NAND型存储器件，其中第一至第四存储单元MC1、MC2、MC3和MC4彼此串联电连接。
第一至第四存储单元MC1、MC2、MC3和MC4可以是非易失性存储元件并且可以包括分别对应于晶体管的栅极介电层的第一至第四铁电元件FL1、FL2、FL3和FL4。第一至第四存储单元MC1、MC2、MC3和MC4可以包括分别连接到与存储单元连接的不同字线的第一至第四栅电极GL1、GL2、GL3和GL4。
参照图15和图16，半导体器件3可以包括第一至第四存储单元MC1、MC2、MC3和MC4，其中每个存储单元具有三维晶体管的形状。半导体器件3可以具有图14的存储元件单元U的电路结构。
半导体器件3可以包括衬底301和设置在衬底301上方的栅极结构320。栅极结构320可以包括孔图案31。孔图案31可以暴露栅极结构320的侧壁表面。此外，半导体器件3可以包括设置在栅极结构320的侧壁表面上的栅极绝缘层330、设置在栅极绝缘层330的内部区域中的金属颗粒332、设置在栅极绝缘层330的侧壁表面上的铁电层340、以及设置在铁电层340的侧壁表面上的沟道层350。此外，半导体器件3可以包括设置为在孔图案31的内部与沟道层350和沟道下接触层310接触的绝缘体360。
半导体器件3可以包括基底绝缘层302。基底绝缘层302和沟道下接触层310可以设置在衬底301和栅极结构320之间。沟道下接触层310可以设置在基底绝缘层302上，可以接触沟道层350的一端。另外，半导体器件3可以包括设置在绝缘体360上以与沟道层350的另一端接触的沟道上接触层370。
参照图15和图16，衬底301可以包括半导体材料。基底绝缘层302可以设置在衬底301上。基底绝缘层302可以使沟道下接触层310与衬底301电绝缘。基底绝缘层302可以包括绝缘材料。尽管未示出，但是集成电路可以设置在衬底301和基底绝缘层302之间。集成电路可以包括用于驱动和控制半导体器件3的多个存储单元的电路。
沟道下接触层310可以设置在基底绝缘层302上。沟道下接触层310可以电连接到沟道层350。尽管未示出，但是沟道下接触层310可以电连接到源极线。沟道下接触层310可以包括导电材料。
栅极结构320可以设置在沟道下接触层310上。栅极结构320可以包括第一至第四栅电极层322a、322b、322c和322d以及第一至第五层间绝缘层323a、323b、323c、323d和323e，它们沿垂直于衬底301的表面301S的第一方向(即，z方向)交替堆叠。第一层间绝缘层323a可被设置为接触沟道下接触层310。第五层间绝缘层323e可被设置为栅极结构320的最上层。第一至第四栅电极层322a、322b、322c和322d中的每一个可以包括导电材料。第一至第五层间绝缘层323a、323b、323c、323d和323e中的每一个可以包括绝缘材料。
栅极结构320的栅电极层的数量可能不一定限于图16所示的四个。栅电极层可以设置成各种数量，并且层间绝缘层可以使各种数量的栅电极层在第一方向(即z方向或竖直方向)上彼此绝缘。
参照图15和图16，可以形成孔图案31以穿透栅极结构320并暴露沟道下接触层310。例如可以通过光刻和蚀刻工艺形成孔图案31。
栅极绝缘层330可以设置为在孔图案31的内部覆盖栅极结构320的侧壁表面。栅极绝缘层330可以包括绝缘材料。栅极绝缘层330的材料组成可以与上文参照图1描述的半导体器件1的栅极绝缘层120的材料组成基本相同。
金属颗粒332可以设置在栅极绝缘层330的内部区域中。金属颗粒332可以被配置为根据施加在栅电极层322a、322b、322c和322d与沟道层350之间的电压的极性而捕获或释放电荷(例如，电子)。
铁电层340可以设置在栅极绝缘层330的侧壁表面上。铁电层340的材料组成可以与上文参照图1描述的半导体器件1的铁电层110的材料组成基本相同。
沟道层350可被设置为接触铁电层340。沟道层350可以在孔图案31的内部沿与衬底301的表面301S基本垂直的方向(例如在z方向上)延伸。沟道层350可以包括半导体材料。沟道层350可以通过掺杂掺杂剂而具有导电性。沟道层350的材料组成可以与参照图4描述的半导体器件2的沟道层202的材料组成基本相同。
参照图15和图16，沟道上接触层370可以设置在绝缘体360上。沟道上接触层370可以电连接到位线(未示出)。沟道上接触层370可以包括导电材料。沟道上接触层370可以由与沟道下接触层310相同的材料制成。
如上所述，半导体器件3可以具有与图14的存储元件单元U的电路配置相对应的器件结构。作为示例，第一存储单元MC1可以包括第一栅电极层322a、由第一栅电极层322a电控制的部分栅极绝缘层330、由第一栅电极层322a电控制的部分铁电层340、以及由第一栅电极层322a电控制的部分沟道层350。作为另一示例，第二存储单元MC2可以包括第二栅电极层322b、由第二栅电极层322b电控制的部分栅极绝缘层330、由第二栅电极层322b电控制的部分铁电层340、以及由第二栅电极层322b电控制的部分沟道层350。作为另一示例，第三存储单元MC3可以包括第三栅电极层322c、由第三栅电极层322c电控制的部分栅极绝缘层330、由第三栅电极层322c电控制的部分铁电层340、以及由第三栅电极层322c电控制的部分沟道层350。作为又一示例，第四存储单元MC4可以包括第四栅电极层322d、由第四栅电极层322d电控制的部分栅极绝缘层330、由第四删电极层322d电控制的部分铁电层340、以及由第四栅电极层322d电控制的部分沟道层350。
如上所述，根据本公开的实施方式，可以提供包括设置在栅电极层和沟道层之间的铁电层和栅极绝缘层的半导体器件。该半导体器件可以包括设置在栅极绝缘层的内部区域中的金属颗粒。
金属颗粒可以由于在半导体器件操作期间在栅极绝缘层中捕获和释放电荷而增加半导体器件的操作电压范围，即存储操作窗口。此外，如上所述，金属颗粒可以在栅极绝缘层中引起应变，并且应变可以增加栅极绝缘层的透电率和电容。结果，可以提高根据实施方式的半导体器件的操作性能，并且可以提高写入铁电层的剩余极化的可靠性。还可以提高铁电层的耐久性。
本公开的实施方式出于说明性目的而被公开。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (28)

1.一种半导体器件，包括：
衬底；
铁电层，设置在所述衬底上；
栅极绝缘层，设置在所述铁电层上；
金属颗粒，设置在所述栅极绝缘层中；以及
栅电极层，设置在所述栅极绝缘层上。
2.根据权利要求1所述的半导体器件，还包括在所述衬底中彼此间隔开的源极区和漏极区。
3.根据权利要求1所述的半导体器件，其中，所述铁电层包括选自由铪氧化物、锆氧化物和铪锆氧化物组成的组中的至少一种氧化物。
4.根据权利要求3所述的半导体器件，其中，所述铁电层包括至少一种掺杂剂，以及
其中，所述掺杂剂包括选自由碳C、硅Si、镁Mg、铝Al、钇Y、氮N、锗Ge、锡Sn、锶Sr、铅Pb、钙Ca、钡Ba、钛Ti、锆Zr、钆Gd和镧La组成的组中的至少一种。
5.根据权利要求1所述的半导体器件，其中，所述铁电层包括具有钙钛矿结构的金属氧化物。
6.根据权利要求1所述的半导体器件，其中，所述金属颗粒分布在与所述铁电层和所述栅极绝缘层之间的界面间隔开的平面上。
7.根据权利要求6所述的半导体器件，其中，所述平面与所述铁电层和所述栅极绝缘层之间的所述界面平行。
8.根据权利要求1所述的半导体器件，其中，所述金属颗粒具有0.1纳米至5纳米的直径。
9.根据权利要求1所述的半导体器件，其中，所述金属颗粒包括选自由钴Co、镍Ni、铜Cu、铁Fe、铂Pt、金Au、银Ag、铱Ir、钌Ru、钯Pd和锰Mn组成的组中的至少一种。
10.根据权利要求1所述的半导体器件，其中，所述金属颗粒根据施加在所述栅电极层和所述衬底之间的电压的极性来捕获或释放电荷。
11.一种半导体器件，包括：
衬底；
沟道层，设置在所述衬底上；
铁电层，设置在所述沟道层上；
栅极绝缘层，设置在所述铁电层上；
金属颗粒，设置在所述栅极绝缘层中；
栅电极层，设置在所述栅极绝缘层上；以及
源电极层和漏电极层，设置在所述衬底上方并且分别接触所述沟道层的相对端。
12.根据权利要求11所述的半导体器件，其中，所述金属颗粒分布在与所述铁电层和所述栅极绝缘层之间的界面间隔开的平面上。
13.根据权利要求11所述的半导体器件，其中，所述金属颗粒分布在与所述铁电层和所述栅极绝缘层之间的界面平行的平面上。
14.根据权利要求11所述的半导体器件，其中，所述金属颗粒根据施加在所述栅电极层和所述衬底之间的电压的极性来捕获或释放电荷。
15.一种制造半导体器件的方法，所述方法包括：
提供衬底；
在所述衬底上形成铁电层；
在所述铁电层上形成第一绝缘层；
在所述第一绝缘层上分布金属颗粒；
形成第二绝缘层以覆盖所述第一绝缘层上的所述金属颗粒；以及
在所述第二绝缘层上形成栅电极层。
16.根据权利要求15所述的方法，其中，分布所述金属颗粒包括：
在所述第一绝缘层上形成厚度为0.1纳米至5纳米的金属薄膜；以及
通过所述金属薄膜的自聚集形成直径为0.1纳米至5纳米的多个金属颗粒。
17.根据权利要求16所述的方法，其中，所述金属颗粒包括选自由钴Co、镍Ni、铜Cu、铁Fe、铂Pt、金Au、银Ag、铱Ir、钌Ru、钯Pd和锰Mn组成的组中的至少一种。
18.根据权利要求15所述的方法，其中，所述第一绝缘层和所述第二绝缘层由相同的材料形成。
19.根据权利要求15所述的方法，还包括：在所述衬底的不同区域中形成源极区和漏极区。
20.根据权利要求15所述的方法，还包括：
在所述衬底和所述铁电层之间形成沟道层；以及
在所述衬底上形成沿第一方向布置成接触所述沟道层的相对端的源电极层和漏电极层。
21.一种半导体器件，包括：
衬底；
栅极结构，设置在所述衬底上方并且包括孔图案，所述栅极结构包括交替堆叠的栅电极层和层间绝缘层；
栅极绝缘层，设置在栅极结构的通过所述孔图案暴露的侧壁表面上；
金属颗粒，分布在所述栅极绝缘层中；
铁电层，设置在所述栅极绝缘层上；以及
沟道层，设置在所述铁电层上。
22.根据权利要求21所述的半导体器件，其中，所述沟道层在与所述衬底的上表面基本垂直的方向上延伸。
23.根据权利要求21所述的半导体器件，还包括电连接到所述沟道层的相对端的源极线和位线。
24.根据权利要求21所述的半导体器件，其中，所述金属颗粒分布在与所述铁电层和所述栅极绝缘层之间的界面间隔开的平面上。
25.根据权利要求24所述的半导体器件，其中，所述平面与所述铁电层和所述栅极绝缘层之间的所述界面平行。
26.根据权利要求21所述的半导体器件，其中，所述金属颗粒具有0.1纳米至5纳米的直径。
27.根据权利要求21所述的半导体器件，其中，所述金属颗粒包括选自由钴Co、镍Ni、铜Cu、铁Fe、铂Pt、金Au、银Ag、铱Ir、钌Ru、钯Pd和锰Mn组成的组中的至少一种。
28.根据权利要求21所述的半导体器件，其中，所述金属颗粒根据施加在所述栅电极层和所述沟道层之间的电压的极性来捕获或释放电荷。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4909552B2 (ja) * 2005-09-12 2012-04-04 旭硝子株式会社 電荷保持特性に優れた不揮発性半導体記憶素子の製造方法
US20070190721A1 (en) * 2006-02-16 2007-08-16 Samsung Electronics Co., Ltd. Semiconductor memory device having an alloy metal gate electrode and method of manufacturing the same
WO2008069325A1 (ja) * 2006-12-07 2008-06-12 Nec Corporation 半導体記憶装置および半導体装置
US9236126B2 (en) * 2013-06-17 2016-01-12 Seoul National University R&Db Foundation Simplified nonvolatile memory cell string and NAND flash memory array using the same
CN105097939B (zh) * 2014-04-24 2018-08-17 清华大学 薄膜晶体管
TW201637172A (zh) * 2015-04-14 2016-10-16 國立交通大學 記憶體結構
CN108475642B (zh) * 2016-01-25 2021-07-27 东丽株式会社 n型半导体元件和互补型半导体器件及其制造方法以及使用其的无线通信设备
KR102638794B1 (ko) * 2018-10-11 2024-02-20 에스케이하이닉스 주식회사 강유전 물질을 포함하는 반도체 장치 및 그 제조 방법
US20210005728A1 (en) * 2019-07-02 2021-01-07 National Taiwan Normal University Storage memory device
US11177267B2 (en) * 2020-01-30 2021-11-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR20210138997A (ko) * 2020-05-13 2021-11-22 삼성전자주식회사 커패시터, 커패시터 제어 방법, 및 이를 포함하는 트랜지스터
US20220102558A1 (en) * 2020-09-30 2022-03-31 Renesas Electronics Corporation Semiconductor device
US11430510B2 (en) * 2020-12-11 2022-08-30 International Business Machines Corporation Multi-level ferroelectric field-effect transistor devices

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