TWI841281B

TWI841281B - 電壓預測方法、記憶體儲存裝置及記憶體控制電路單元

Info

Publication number: TWI841281B
Application number: TW112108586A
Authority: TW
Inventors: 蘇柏誠; 陳柏皓; 許祐誠; 林緯
Original assignee: 群聯電子股份有限公司
Priority date: 2023-03-08
Filing date: 2023-03-08
Publication date: 2024-05-01
Also published as: US20240304259A1

Abstract

一種電壓預測方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：使用第一讀取電壓準位讀取可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且計數資訊反映所述多個記憶胞中符合目標條件的第一記憶胞的總數；以及根據計數資訊預測第二讀取電壓準位，其中第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態。

Description

電壓預測方法、記憶體儲存裝置及記憶體控制電路單元

本發明是有關於一種記憶體控制技術，且特別是有關於一種電壓預測方法、記憶體儲存裝置及記憶體控制電路單元。

智慧型手機、平板電腦及個人電腦在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。

在一個記憶胞可以儲存多個位元的記憶體儲存裝置中，多個預設的讀取電壓準位會被用來讀取屬於不同狀態(state)的記憶胞所儲存的資料。但是，在記憶體儲存裝置使用一段時間後，隨著記憶胞的磨損，這些預設的讀取電壓準位相對於記憶胞的臨界電壓分布可能會發生嚴重偏移。傳統上，記憶體控制器會逐一使用待校正的讀取電壓準位來讀取記憶胞以獲得對應於此讀取電壓準位的偏移資訊，然後再使用此偏移資訊來校正讀取電壓準位。但是，隨著每一個記憶胞所儲存的位元數量越來越多，需要校正的讀取電壓準位的數量也越來越多。因此，如何提高讀取電壓準位的校正效率實為本領域技術人員所致力研究的課題之一。

本發明提供一種電壓預測方法、記憶體儲存裝置及記憶體控制電路單元，可提高對讀取電壓準位的校正效率。

本發明的範例實施例提供一種電壓預測方法，其用於可複寫式非揮發性記憶體模組。所述電壓預測方法包括：使用第一讀取電壓準位讀取所述可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中所述第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且所述計數資訊反映所述多個記憶胞中符合目標條件的第一記憶胞的總數；以及根據所述計數資訊預測第二讀取電壓準位，其中所述第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態。

在本發明的一範例實施例中，所述計數資訊與預設計數資訊之間的差值反映所述第一讀取電壓準位與所述臨界電壓分布之間的偏移。

在本發明的一範例實施例中，根據所述計數資訊預測第二讀取電壓準位的步驟包括：根據所述計數資訊獲得第二校正資訊；以及根據所述第二校正資訊校正所述第二讀取電壓準位。

在本發明的一範例實施例中，根據所述計數資訊獲得所述第二校正資訊的步驟包括：根據所述計數資訊獲得第一校正資訊，其中所述第一校正資訊用以校正所述第一讀取電壓準位；以及根據所述第一校正資訊獲得所述第二校正資訊。

在本發明的一範例實施例中，根據所述計數資訊預測所述第二讀取電壓準位的步驟不包含使用待校正的所述第二讀取電壓準位讀取所述多個記憶胞。

在本發明的一範例實施例中，所述第一讀取電壓準位與所述第二讀取電壓準位屬於同一類別，且所述電壓預測方法更包括：響應於所述第一讀取電壓準位與第三讀取電壓準位不屬於所述同一類別，不根據所述計數資訊預測所述第三讀取電壓準位，其中所述第三讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第五狀態與第六狀態。

在本發明的一範例實施例中，根據所述計數資訊預測第二讀取電壓準位的步驟包括：根據造成所述第二讀取電壓準位與所述臨界電壓分布之間的偏移的至少一原因，決定所述第二讀取電壓準位的類別；以及響應於所述第一讀取電壓準位與所述第二讀取電壓準位屬於同一類別，根據所述計數資訊預測第二讀取電壓準位。

在本發明的一範例實施例中，所述的電壓預測方法更包括：對從所述多個記憶胞讀取的第一資料執行硬解碼操作；以及響應於對所述第一資料執行的所述硬解碼操作失敗或對應於所述硬解碼操作的重試計數達到預設值，執行讀取電壓校正操作，以在所述電壓校正操作中使用所述第一讀取電壓準位讀取所述多個記憶胞並根據所述計數資訊預測所述第二讀取電壓準位。

在本發明的一範例實施例中，使用所述第一讀取電壓準位讀取所述可複寫式非揮發性記憶體模組中的所述多個記憶胞以獲得所述計數資訊的步驟包括：將所述第一讀取電壓準位加上調整值，以使所述第一讀取電壓準位更靠近所述臨界電壓分布中的一個波峰；以及使用調整後的所述第一讀取電壓準位讀取所述多個記憶胞以獲得所述計數資訊。

本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以：發送至少一讀取指令序列，其中所述至少一讀取指令序列用以指示使用第一讀取電壓準位讀取所述可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中所述第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且所述計數資訊反映所述多個記憶胞中符合目標條件的第一記憶胞的總數；以及根據所述計數資訊預測第二讀取電壓準位，其中所述第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述計數資訊預測第二讀取電壓準位的操作包括：根據所述計數資訊獲得第二校正資訊；以及根據所述第二校正資訊校正所述第二讀取電壓準位。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述計數資訊獲得所述第二校正資訊的操作包括：根據所述計數資訊獲得第一校正資訊，其中所述第一校正資訊用以校正所述第一讀取電壓準位；以及根據所述第一校正資訊獲得所述第二校正資訊。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述計數資訊預測所述第二讀取電壓準位的操作不包含使用待校正的所述第二讀取電壓準位讀取所述多個記憶胞。

在本發明的一範例實施例中，所述第一讀取電壓準位與所述第二讀取電壓準位屬於同一類別，且所述記憶體控制電路單元更用以：響應於所述第一讀取電壓準位與第三讀取電壓準位不屬於所述同一類別，不根據所述計數資訊預測所述第三讀取電壓準位，其中所述第三讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第五狀態與第六狀態。

在本發明的一範例實施例中，所述記憶體控制電路單元根據所述計數資訊預測第二讀取電壓準位的操作包括：根據造成所述第二讀取電壓準位與所述臨界電壓分布之間的偏移的至少一原因，決定所述第二讀取電壓準位的類別；以及響應於所述第一讀取電壓準位與所述第二讀取電壓準位屬於同一類別，根據所述計數資訊預測第二讀取電壓準位。

在本發明的一範例實施例中，所述記憶體控制電路單元更用以：對從所述多個記憶胞讀取的第一資料執行硬解碼操作；以及響應於對所述第一資料執行的所述硬解碼操作失敗或對應於所述硬解碼操作的重試計數達到預設值，執行讀取電壓校正操作，以在所述電壓校正操作中使用所述第一讀取電壓準位讀取所述多個記憶胞並根據所述計數資訊預測所述第二讀取電壓準位。

在本發明的一範例實施例中，所述記憶體控制電路單元發送所述至少一讀取指令序列的操作包括：將所述第一讀取電壓準位加上調整值，以使所述第一讀取電壓準位更靠近所述臨界電壓分布中的一個波峰；以及發送所述至少一讀取指令序列以指示使用調整後的所述第一讀取電壓準位讀取所述多個記憶胞以獲得所述計數資訊。

本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以：發送至少一讀取指令序列，其中所述至少一讀取指令序列用以指示使用第一讀取電壓準位讀取所述可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中所述第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且所述計數資訊反映所述多個記憶胞中符合目標條件的第一記憶胞的總數；以及根據所述計數資訊預測第二讀取電壓準位，其中所述第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態。

在本發明的一範例實施例中，所述記憶體管理電路根據所述計數資訊預測第二讀取電壓準位的操作包括：根據所述計數資訊獲得第二校正資訊；以及根據所述第二校正資訊校正所述第二讀取電壓準位。

在本發明的一範例實施例中，所述記憶體管理電路根據所述計數資訊獲得所述第二校正資訊的操作包括：根據所述計數資訊獲得第一校正資訊，其中所述第一校正資訊用以校正所述第一讀取電壓準位；以及根據所述第一校正資訊獲得所述第二校正資訊。

在本發明的一範例實施例中，所述記憶體管理電路根據所述計數資訊預測所述第二讀取電壓準位的操作不包含使用待校正的所述第二讀取電壓準位讀取所述多個記憶胞。

在本發明的一範例實施例中，所述第一讀取電壓準位與所述第二讀取電壓準位屬於同一類別，且所述記憶體管理電路更用以：響應於所述第一讀取電壓準位與第三讀取電壓準位不屬於所述同一類別，不根據所述計數資訊預測所述第三讀取電壓準位，其中所述第三讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第五狀態與第六狀態。

在本發明的一範例實施例中，所述記憶體管理電路根據所述計數資訊預測第二讀取電壓準位的操作包括：根據造成所述第二讀取電壓準位與所述臨界電壓分布之間的偏移的至少一原因，決定所述第二讀取電壓準位的類別；以及響應於所述第一讀取電壓準位與所述第二讀取電壓準位屬於同一類別，根據所述計數資訊預測第二讀取電壓準位。

在本發明的一範例實施例中，所述記憶體控制電路單元更包括錯誤檢查與校正電路，其耦接至所述記憶體管理電路。所述錯誤檢查與校正電路用以對從所述多個記憶胞讀取的第一資料執行硬解碼操作。所述記憶體管理電路更用以響應於對所述第一資料執行的所述硬解碼操作失敗或對應於所述硬解碼操作的重試計數達到預設值，執行讀取電壓校正操作，以在所述電壓校正操作中使用所述第一讀取電壓準位讀取所述多個記憶胞並根據所述計數資訊預測所述第二讀取電壓準位。

在本發明的一範例實施例中，所述記憶體管理電路發送所述至少一讀取指令序列的操作包括：將所述第一讀取電壓準位加上調整值，以使所述第一讀取電壓準位更靠近所述臨界電壓分布中的一個波峰；以及發送所述至少一讀取指令序列以指示使用調整後的所述第一讀取電壓準位讀取所述多個記憶胞以獲得所述計數資訊。

基於上述，在使用第一讀取電壓準位讀取可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊後，第二讀取電壓準位可根據計數資訊而被預測。特別是，第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態。藉此，可有效提高對讀取電壓準位的校正效率。

一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。

請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。

在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。

在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。

在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。

在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。

圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。

請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。

圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。

請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。

連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。

記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。

可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。

可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。

在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。

在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。

圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。

請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52及記憶體介面53。記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。

在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。

在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。

主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。

記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。

在一範例實施例中，記憶體控制電路單元42還包括錯誤檢查與校正電路54、緩衝記憶體55及電源管理電路56。

錯誤檢查與校正電路54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，錯誤檢查與校正電路54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code, EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。

緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。

在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。

圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。

請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。每一個實體單元可包括一或多個實體程式化單元。

儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料及/或無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。

記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。

須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。

記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。

在以下範例實施例中，是以QLC NAND型快閃記憶體模組作為可複寫式非揮發性記憶體模組43所包含的快閃記憶體模組的類型進行說明。然而，在另一範例實施例中，相同或相似的操作亦可以應用於MLC NAND型、TLC NAND型或其他類型的快閃記憶體模組。

在一範例實施例中，在將某一資料(亦稱為原始資料)儲存至可複寫式非揮發性記憶體模組43之前，記憶體管理電路51會對原始資料執行一個隨機化操作，以將原始資料隨機化為另一資料(亦稱為隨機資料)。例如，經過隨機化操作後，隨機資料中的位元“0”與“1”的數目可能會趨於一致(即相等或接近)。

在一範例實施例中，記憶體管理電路51可發送寫入指令序列至可複寫式非揮發性記憶體模組43，以指示可複寫式非揮發性記憶體模組43將經隨機化的原始資料(即隨機資料)程式化至多個記憶胞。例如，經程式化的記憶胞可能會被嘗試平均地程式化為儲存位元“1111”、“1110”、“1101”、“1100”、“1011”、“1010”、“1001”、“1000”、“0111”、“0110”、“0101”、“0100”、“0011”、“0010”、“0001”及“0000”。

在一範例實施例中，原始資料是來自於主機系統11且帶有欲儲存至記憶體儲存裝置10之資料。此原始資料可經過隨機化再進行儲存。在一範例實施例中，原始資料的位元數與隨機資料的位元數相同。

圖7是根據本發明的範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。需注意的是，圖7表示，在根據隨機資料程式化位於同一個字元線的多個記憶胞之後，此些經程式化的記憶胞的臨界電壓分布。此外，在圖7中，橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。

請參照圖7，經程式化的多個記憶胞可具有16個狀態701~716。屬於狀態701~716的記憶胞可分別用以儲存位元“1111”、“1110”、“1101”、“1100”、“1011”、“1010”、“1001”、“1000”、“0111”、“0110”、“0101”、“0100”、“0011”、“0010”、“0001”及“0000”。換言之，狀態701~716分別對應於預設位元值“1111”、“1110”、“1101”、“1100”、“1011”、“1010”、“1001”、“1000”、“0111”、“0110”、“0101”、“0100”、“0011”、“0010”、“0001”及“0000”。然而，在另一範例實施例中，狀態701~716的數目可以被調整，且每一個狀態所對應的預設位元值也可以被調整。

在一範例實施例中，是假設經程式化的多個記憶胞可平均地分散至狀態701~716。亦即，若此些記憶胞的總數為N，且狀態701~716的總數為M(即16)，則屬於狀態701~716中每一個狀態的記憶胞的總數預設皆為N/M(即N/16)。

當欲讀取資料時，讀取電壓準位RV(1)~RV(15)可被施加至所述多個記憶胞，以讀取此些記憶胞所儲存的資料。須注意的是，在圖7中，讀取電壓準位RV(i)可用以區別此些記憶胞的臨界電壓分布中任兩個相鄰的狀態。例如，讀取電壓準位RV(1)用以區別狀態701與702，且讀取電壓準位RV(2)用以區別狀態702與703等，依此類推。

透過依序施加讀取電壓準位RV(1)~RV(15)，此些記憶胞中的某一個記憶胞可以被決定為是屬於狀態701~716的其中之一，進而獲得此記憶胞所儲存的資料。例如，若某一個記憶胞可被讀取電壓準位RV(2)導通但不能被讀取電壓準位RV(3)導通，表示此記憶胞的臨界電壓介於讀取電壓準位RV(2)與RV(3)之間。因此，可判定此記憶胞是屬於狀態703並讀取此記憶胞所儲存的資料。

然而，隨著此些記憶胞的使用時間增加及/或操作環境改變，至少部分記憶胞可能會發生性能衰退(degradation)。在發生性能衰退後，狀態701~716可能會逐漸相互靠近甚至相互重疊。此外，狀態701~716也可能變得更平坦。例如，狀態721~736可用來表示性能衰退後的記憶胞的臨界電壓分布。

在發生性能衰退後，讀取電壓準位RV(1)~RV(15)相對於狀態721~736發生嚴重地偏移，如圖7所示。此時，若持續使用未經校正的讀取電壓準位RV(1)~RV(15)來讀取此些記憶胞，則許多記憶胞的狀態會被誤判，進而導致從此些記憶胞讀取的資料存在許多錯誤。若讀取的資料中包含太多錯誤，則此資料可能無法成功地被解碼並輸出。

在一範例實施例中，記憶體管理電路51可發送至少一讀取指令序列至可複寫式非揮發性記憶體模組43。此讀取指令序列可用以指示可複寫式非揮發性記憶體模組43使用一讀取電壓準位(亦稱為第一讀取電壓準位)讀取可複寫式非揮發性記憶體模組43中的多個記憶胞以獲得計數資訊(亦稱為第一計數資訊)。特別是，第一讀取電壓準位可用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的兩個狀態(亦稱為第一狀態與第二狀態)。此外，第一計數資訊可反映此些記憶胞中符合特定條件(亦稱為目標條件)的記憶胞(亦稱為第一記憶胞)的總數。以圖7為例，第一讀取電壓準位可為讀取電壓準位RV(1)~RV(15)中的讀取電壓準位RV(i)，且第一計數資訊可反映所述多個記憶胞中可被第一讀取電壓準位導通的記憶胞(即第一記憶胞)的總數。或者，從另一角度而言，第一計數資訊可反映所述多個記憶胞中臨界電壓小於第一讀取電壓準位的記憶胞(即第一記憶胞)的總數。

在一範例實施例中，記憶體管理電路51可根據第一計數資訊來預測另一讀取電壓準位(亦稱為第二讀取電壓準位)。特別是，第二讀取電壓準位可用以區分所述臨界電壓分布中彼此相鄰的另兩個狀態(亦稱為第三狀態與第四狀態)。以圖7為例，第二讀取電壓準位可為讀取電壓準位RV(1)~RV(15)中的讀取電壓準位RV(j)，且i不等於j。

在一範例實施例中，記憶體管理電路51根據第一計數資訊來預測第二讀取電壓準位的操作，可用以預測出經過校正的第二讀取電壓準位。例如，相較於未經校正的第二讀取電壓準位，經過校正的第二讀取電壓準位可更靠近第三狀態與第四狀態之間的交界處。因此，在一範例實施例中，相較於未經校正的第二讀取電壓準位，經過校正的第二讀取電壓準位可用以更準確地區分第三狀態與第四狀態。

圖8是根據本發明的範例實施例所繪示的根據對應於第一讀取電壓準位的第一計數資訊來預測第二讀取電壓準位的示意圖。

請參照圖8，假設待校正的第一讀取電壓準位為讀取電壓準位RV(5)，且待校正的第二讀取電壓準位為讀取電壓準位RV(11)。讀取電壓準位RV(5)用以區別臨界電壓分布中的狀態725與726。讀取電壓準位RV(11)用以區別臨界電壓分布中的狀態731與732。

須注意的是，在校正讀取電壓準位RV(5)之前，讀取電壓準位RV(5)與所述臨界電壓分布(包含狀態725與726)之間存在明顯的偏移。類似的，在校正讀取電壓準位RV(11)之前，讀取電壓準位RV(11)與所述臨界電壓分布(包含狀態731與732)之間也存在明顯的偏移。

在使用讀取電壓準位RV(5)來讀取多個記憶胞後，記憶體管理電路51可根據讀取結果獲得對應於讀取電壓準位RV(5)的計數資訊ΔC(1)(即第一計數資訊)。例如，假設某一個記憶胞可被讀取電壓準位RV(5)導通，則所述讀取結果會帶有對應於此記憶胞的位元“1”(或位元“0”)。記憶體管理電路51可根據讀取結果中的位元“1”(或位元“0”)的總數獲得計數資訊ΔC(1)。藉此，計數資訊ΔC(1)可反映出所讀取的多個記憶胞中可被讀取電壓準位RV(5)導通的記憶胞(即第一記憶胞)的總數。在一範例實施例中，計數資訊ΔC(1)的數值亦可反映出圖8的斜線區域的總面積。

在獲得計數資訊ΔC(1)後，記憶體管理電路51可根據計數資訊ΔC(1)來預測讀取電壓準位RV(11)’。讀取電壓準位RV(11)’為經過校正的讀取電壓準位RV(11)。例如，記憶體管理電路51可將計數資訊ΔC(1)輸入至一個方程式或查找表並根據此方程式或查找表的輸出獲得讀取電壓準位RV(11)’的電壓值。

在一範例實施例中，計數資訊ΔC(1)與預設計數資訊(亦稱為第一預設計數資訊)之間的差值可反映讀取電壓準位RV(5)與所述臨界電壓分布之間的偏移。以圖8為例，第一預設計數資訊可反映所述多個記憶胞中預設是屬於狀態721~725的記憶胞的總數。例如，第一預設計數資訊的數值可等於或接近5×(N/16)，其中N為所述記憶胞的總數。

在一範例實施例中，記憶體管理電路51可根據計數資訊ΔC(1)與第一預設計數資訊之間的差值來預測讀取電壓準位RV(11)’。例如，記憶體管理電路51可將此差值輸入至一個方程式或查找表並根據此方程式或查找表的輸出獲得讀取電壓準位RV(11)’的電壓值。

在一範例實施例中，記憶體管理電路51可根據計數資訊ΔC(1)獲得校正資訊(亦稱為第二校正資訊)ΔV(2)。例如，記憶體管理電路51可將計數資訊ΔC(1)或所述差值輸入至一個方程式或查找表並根據此方程式或查找表的輸出獲得校正資訊ΔV(2)。記憶體管理電路51可根據校正資訊ΔV(2)來校正讀取電壓準位RV(11)以獲得讀取電壓準位RV(11)’。例如，記憶體管理電路51可將讀取電壓準位RV(11)加上或減去校正資訊ΔV(2)所對應的電壓值，以獲得讀取電壓準位RV(11)’。如圖8所示，相較於讀取電壓準位RV(11)，讀取電壓準位RV(11)’更靠近狀態731與732之間的交界處。因此，相較於讀取電壓準位RV(11)，讀取電壓準位RV(11)’可用以更準確地區分狀態731與732。

在一範例實施例中，記憶體管理電路51可根據計數資訊ΔC(1)獲得校正資訊(亦稱為第一校正資訊)ΔV(1)。校正資訊ΔV(1)可用以校正讀取電壓準位RV(5)。例如，記憶體管理電路51可將計數資訊ΔC(1)或所述差值輸入至一個方程式或查找表並根據此方程式或查找表的輸出獲得校正資訊ΔV(1)。記憶體管理電路51可根據校正資訊ΔV(1)來校正讀取電壓準位RV(5)。例如，記憶體管理電路51可將讀取電壓準位RV(5)加上或減去校正資訊ΔV(1)所對應的電壓值，以獲得讀取電壓準位RV(5)’。如圖8所示，相較於讀取電壓準位RV(5)，讀取電壓準位RV(5)’更靠近狀態725與726之間的交界處。因此，相較於讀取電壓準位RV(5)，讀取電壓準位RV(5)’可用以更準確地區分狀態725與726。

在一範例實施例中，記憶體管理電路51可根據校正資訊ΔV(1)獲得校正資訊ΔV(2)。校正資訊ΔV(1)與ΔV(2)之間可存在線性或非線性關係。例如，記憶體管理電路51可將校正資訊ΔV(1)輸入至一個方程式或查找表並根據此方程式或查找表的輸出獲得校正資訊ΔV(2)。

在一範例實施例中，記憶體管理電路51可根據以下方程式(1.1)與(1.2)來獲得校正資訊ΔV(2)。

ΔV(2)=C(1)×ΔV(1)+C(5) (1.1)

C(5)=(C(2)×α(NPE, T))/C(3)+(C(2)×α(l))/C(4) (1.2)

在方程式(1.1)與(1.2)中，C(1)~C(5)、α(NPE, T)及α(l)皆為參數並可根據當下量測到的數值及/或預設值來進行設定。例如，參數α(NPE, T)可反映所述多個記憶胞基於特定的磨損情況及溫度而垂直向基板流失電子的速率，而參數α(l)則可反映所述多個記憶胞中的電子流向相鄰的字元線上的記憶胞的速率。此外，方程式(1.1)與(1.2)中的各個參數的數值及整體方程式的設計皆可根據實務需求調整，本發明不加以限制。此外，第一讀取電壓準位與第二讀取電壓準位亦可為讀取電壓準位RV(1)~RV(15)中的任兩者，本發明不加以限制。

在一範例實施例中，假設第一讀取電壓準位與第二讀取電壓準位分別為讀取電壓準位RV(1)~RV(15)中的讀取電壓準位RV(i)與RV(j)，且i不等於j。記憶體管理電路51可根據讀取電壓準位RV(i)與RV(j)之配對或組合來選擇合適的方程式或查找表。在選定方程式或查找表後，記憶體管理電路51可將對應於讀取電壓準位RV(i)的計數資訊或校正資訊(即第一校正資訊)輸入至此方程式或查找表並根據此方程式或查找表的輸出獲得對應於讀取電壓準位RV(j)的校正資訊(即第二校正資訊)。然後，記憶體管理電路51可根據第二校正資訊來校正讀取電壓準位RV(j)。

須注意的是，傳統上，當欲對第二讀取電壓準位(例如讀取電壓準位RV(11))進行校正時，往往需要使用待校正的讀取電壓準位RV(11)來讀取所述多個記憶胞，以根據對應於讀取電壓準位RV(11)的讀取結果或解碼結果來校正讀取電壓準位RV(11)。但是，這樣的做法在需要校正的讀取電壓準位較多(例如圖7中有15個讀取電壓準位需要校正)時缺乏效率。

在一範例實施例中，根據對應於第一讀取電壓準位的計數資訊來預測第二讀取電壓準位的步驟不包含也不需要使用待校正的第二讀取電壓準位來讀取所述多個記憶胞。以圖8為例，在使用讀取電壓準位RV(5)來讀取多個記憶胞以獲得計數資訊ΔC(1)後，在不使用讀取電壓準位RV(11)來讀取所述多個記憶胞的前提下，讀取電壓準位RV(11)’可直接被預測。類似的，經過校正後的其餘讀取電壓準位的電壓位置也可根據對應於第一讀取電壓準位的計數資訊(或第一校正資訊)而被逐一預測。藉此，可有效提高讀取電壓準位的校正效率。

在一範例實施例中，在使用第一讀取電壓準位來讀取所述多個記憶胞之前，記憶體管理電路51可將第一讀取電壓準位加上一個調整值(亦稱為第一調整值)，以使第一讀取電壓準位更靠近所述臨界電壓分布中的某一個波峰(peak)。然後，記憶體管理電路51可使用調整後的第一讀取電壓準位來讀取所述多個記憶胞以獲得另一計數資訊(亦稱為第二計數資訊)。此第二計數資訊可取代第一計數資訊以預測第二讀取電壓準位。

圖9是根據本發明的範例實施例所繪示的根據對應於第一讀取電壓準位的第二計數資訊來預測第二讀取電壓準位的示意圖。

請參照圖9，假設待校正的第一讀取電壓準位為讀取電壓準位RV(5)，且待校正的第二讀取電壓準位為讀取電壓準位RV(11)。

在一範例實施例中，記憶體管理電路51可先將讀取電壓準位RV(5)調整為讀取電壓準位RVP(5)。特別是，相較於讀取電壓準位RV(5)，讀取電壓準位RVP(5)更靠近狀態726的波峰。然後，記憶體管理電路51可指示可複寫式非揮發性記憶體模組43使用讀取電壓準位RVP(5)來讀取所述多個記憶胞並根據讀取結果獲得計數資訊ΔC(2)(即第二計數資訊)。例如，計數資訊ΔC(2)可反映出所述多個記憶胞中可被讀取電壓準位RVP(5)導通的記憶胞的總數(等同於圖9的斜線區域的總面積)。然後，記憶體管理電路51可根據計數資訊ΔC(2)來預測讀取電壓準位RV(11)’。

在一範例實施例中，記憶體管理電路51可根據計數資訊ΔC(2)獲得校正資訊ΔV(1)(即第一校正資訊)。例如，記憶體管理電路51可根據計數資訊ΔC(2)與預設計數資訊(亦稱為第二預設計數資訊)之間的差值獲得校正資訊ΔV(1)。然後，記憶體管理電路51可根據校正資訊ΔV(1)獲得校正資訊ΔV(2)並根據校正資訊ΔV(2)來將讀取電壓準位RV(11)校正為讀取電壓準位RV(11)’。或者，在一範例實施例中，記憶體管理電路51可直接根據計數資訊ΔC(2)來預測讀取電壓準位RV(11)’的電壓值。相關操作細節相同或相似於前述範例實施例中使用計數資訊ΔC(1)來預測讀取電壓準位RV(11)’之操作，在此不重複說明。

在一範例實施例中，第二預設計數資訊的數值可等於第一預設計數資訊的數值與一個調整值(亦稱為第二調整值)的和。此外，相較於讀取電壓準位RV(5)，透過使用更靠近狀態726的波峰的讀取電壓準位RVP(5)來讀取記憶胞，可放大所獲得的計數資訊的數值(即ΔC(2)大於ΔC(1))，進而更精準地對第一讀取電壓準位及/或第二讀取電壓準位進行校正。例如，相較於計數資訊ΔC(1)，放大後的計數資訊ΔC(2)可減少前述隨機化操作本身的缺陷(例如隨機資料中的位元“1”與“0”的分布非完全一致)對後續的讀取電壓準位的校正造成的不良影響。

在一範例實施例中，用來預測第二讀取電壓準位的第一讀取電壓準位的總數也可以是多個。例如，在一範例實施例中，第一讀取電壓準位可包括圖7的讀取電壓準位RV(1)~RV(15)中的讀取電壓準位RV(x)與RV(y)，而待校正的第二讀取電壓準位則可包括讀取電壓準位RV(1)~RV(15)中的讀取電壓準位RV(z)，其中x、y及z各不相同。在一範例實施例中，使用讀取電壓準位RV(x)與RV(y)來讀取所述多個記憶胞所分別獲得的計數資訊可用以共同對讀取電壓準位RV(z)進行校正(即預測校正後的讀取電壓準位RV(z)’)。

在一範例實施例中，記憶體管理電路51可根據以下方程式(2.1)來獲得圖8或圖9中的校正資訊ΔV(2)。

ΔV(2)=(C(1)×ΔV(1)+C(5))/2+(C(6)×ΔV(3)+C(7))/2 (2.1)

在方程式(2.1)中，ΔV(1)表示對應於讀取電壓準位RV(x)的校正資訊，ΔV(3)表示對應於讀取電壓準位RV(y)的校正資訊，C(1)~C(7)皆為參數並可根據當下量測到的數值及/或預設值來進行設定。此外，方程式(2.1)中的各個參數的數值及整體方程式的設計皆可根據實務需求調整，本發明不加以限制。此外，對應於各個第一讀取電壓準位的校正資訊的取得方式請參照前述範例實施例，在此不重複說明。此外，更多的第一讀取電壓準位所對應的計數資訊或校正資訊亦可用來預測第二讀取電壓準位，本發明不加以限制。

在一範例實施例中，記憶體管理電路51可判斷多個讀取電壓準位是否屬於同一類別。在一範例實施例中，響應於第一讀取電壓準位與所述第二讀取電壓準位屬於同一類別，則記憶體管理電路51可根據第一讀取電壓準位所對應的計數資訊來預測第二讀取電壓準位。在一範例實施例中，響應於第一讀取電壓準位與某一讀取電壓準位(亦稱為第三讀取電壓準位)不屬於同一類別，則記憶體管理電路51不根據對應於第一讀取電壓準位的計數資訊來預測第三讀取電壓準位。例如，第三讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的多個狀態(亦稱為第五狀態與第六狀態)。

圖10是根據本發明的範例實施例所繪示的對多個讀取電壓準位進行分類的示意圖。

請參照圖10，在一範例實施例中，記憶體管理電路51可對讀取電壓準位RV(1)~RV(15)進行分類，例如將讀取電壓準位RV(1)~RV(3)分類為類別A，並將讀取電壓準位RV(4)~RV(15)分類為類別B。然而，對於讀取電壓準位RV(1)~RV(15)的分類規則亦可根據實務需求調整，本發明不加以限制。

在一範例實施例中，只有當第一讀取電壓準位與第二讀取電壓準位皆屬於同一類別(例如類別A或類別B)時，記憶體管理電路51可根據第一讀取電壓準位所對應的計數資訊來預測第二讀取電壓準位。在一範例實施例中，若第一讀取電壓準位屬於類別A且第三讀取電壓準位屬於類別B(或第一讀取電壓準位屬於類別B且第三讀取電壓準位屬於類別A)時，記憶體管理電路51不允許根據第一讀取電壓準位所對應的計數資訊來預測第三讀取電壓準位。

在一範例實施例中，記憶體管理電路51可根據造成特定讀取電壓準位與所述臨界電壓分布之間的偏移的至少一原因，來決定特定讀取電壓準位的類別。例如，造成特定讀取電壓準位與所述臨界電壓分布之間的偏移的原因主要可分為資料保留(data retention)缺陷與讀取干擾(read disturbance)。資料保留缺陷是指記憶胞垂直向基板流失電子的情況。讀取干擾缺陷是指記憶胞中的電子流向相鄰的字元線的情況。

在一範例實施例中，以第二讀取電壓準位為例，若第二讀取電壓準位與所述臨界電壓分布之間的偏移的主要原因是資料保留缺陷，則記憶體管理電路51可判定第二讀取電壓準位屬於第一類別(例如圖10的類別A)。此外，若第二讀取電壓準位與所述臨界電壓分布之間的偏移的主要原因是讀取干擾缺陷，則記憶體管理電路51可判定第二讀取電壓準位屬於第二類別(例如圖10的類別B)。在一範例實施例中，記憶體管理電路51亦可採用其他的分類規則來對讀取電壓準位RV(1)~RV(15)進行分類。此外，在一範例實施例中，記憶體管理電路51亦可不對讀取電壓準位RV(1)~RV(15)進行分類。

在一範例實施例中，記憶體管理電路51可使用包含第一讀取電壓準位的至少一讀取電壓準位來從所述多個記憶胞讀取資料(亦稱為第一資料)。在取得第一資料後，記憶體管理電路51可指示錯誤檢查與校正電路54對第一資料執行解碼操作(亦稱為硬解碼操作)，以嘗試更正第一資料中的錯誤。若對於第一資料的硬解碼操作成功(表示第一資料中的所有錯誤皆被更正)，則記憶體管理電路51可輸出解碼成功的第一資料。例如，記憶體管理電路51可響應於來自主機系統11的讀取指令，對第一資料進行讀取並將解碼成功的第一資料回傳至主機系統11。此外，若對於第一資料的硬解碼操作失敗，則記憶體管理電路51可執行讀取電壓校正操作。例如，在讀取電壓校正操作中，記憶體管理電路51可指示可複寫式非揮發性記憶體模組43使用第一讀取電壓準位讀取所述多個記憶胞並根據所述計數資訊預測第二讀取電壓準位。相關操作細節已詳述於上，在此不重複說明。

在一範例實施例中，若硬解碼操作中的某一次的解碼無法更正第一資料中的所有錯誤(即解碼失敗)，則記憶體管理電路51可更新一個重試計數(例如將重試計數加一)並判斷重試計數是否達到預設值。若重試計數未達到預設值，記憶體管理電路51可查詢重試表格(retry table)以改變所使用的讀取電壓準位(包含第一讀取電壓準位)。然後，記憶體管理電路51可使用改變後的讀取電壓準位來重新對所述多個記憶胞進行資料讀取，直到可成功解碼所讀取的資料(即第一資料)或重試計數達到預設值為止。在一範例實施例中，若重試計數達到預設值，記憶體管理電路51可執行所述讀取電壓校正操作。

圖11是根據本發明的範例實施例所繪示的電壓預測方法的流程圖。

請參照圖11，在步驟S1101中，使用第一讀取電壓準位讀取可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且所述計數資訊反映所述多個記憶胞中符合目標條件的第一記憶胞的總數。在步驟S1102中，根據所述計數資訊預測第二讀取電壓準位，其中第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態。

圖12是根據本發明的範例實施例所繪示的電壓預測方法的流程圖。

請參照圖12，在步驟S1201中，使用第一讀取電壓準位從多個記憶胞中讀取第一資料。在步驟S1202中，解碼第一資料。在步驟S1203中，判斷對第一資料的解碼是否失敗。若對第一資料的解碼未失敗(即解碼是成功的)，在步驟S1204中，輸出解碼後的第一資料。若對第一資料的解碼失敗，在步驟S1205中，更新重試計數。在步驟S1206中，判斷重試計數是否達到預設值。若重試計數未達到預設值，在步驟S1207中，改變第一讀取電壓準位，並重覆執行步驟S1201。此外，若重試計數達到預設值，在步驟S1208中，執行讀取電壓校正操作。

然而，圖11與圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11與圖12中各步驟可以實作為多個程式碼或是電路，本案不加以限制。此外，圖11與圖12的方法可以搭配以上範例實施例使用，也可以單獨使用，本案不加以限制。

綜上所述，本發明的範例實施例提出的電壓預測方法、記憶體儲存裝置及記憶體控制電路單元，可在盡可能減少對相同記憶胞的重複讀取的前提下，有效提高對讀取電壓準位的校正效率。

雖然本案已以實施例揭露如上，然其並非用以限定本案，任何所屬技術領域中具有通常知識者，在不脫離本案的精神和範圍內，當可作些許的更動與潤飾，故本案的保護範圍當視後附的申請專利範圍所界定者為準。

10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶體管理電路 52:主機介面 53:記憶體介面 54:錯誤檢查與校正電路 55:緩衝記憶體 56:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 701~716, 721~736:狀態 RV(1)~RV(15), RV(5)’, RV(11)’, RVP(5):讀取電壓準位 ΔC(1), ΔC(2):計數資訊 ΔV(1), ΔV(2):校正資訊 S1101:步驟(使用第一讀取電壓準位讀取可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且所述計數資訊反映所述多個記憶胞中符合目標條件的第一記憶胞的總數) S1102:步驟(根據所述計數資訊預測第二讀取電壓準位，其中第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態) S1201:步驟(使用第一讀取電壓準位從多個記憶胞中讀取第一資料) S1202:步驟(解碼第一資料) S1203:步驟(解碼失敗?) S1204:步驟(輸出解碼後的第一資料) S1205:步驟(更新重試計數) S1206:步驟(重試計數達到預設值?) S1207:步驟(改變第一讀取電壓準位) S1208:步驟(執行讀取電壓校正操作)

圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。圖7是根據本發明的範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。圖8是根據本發明的範例實施例所繪示的根據對應於第一讀取電壓準位的第一計數資訊來預測第二讀取電壓準位的示意圖。圖9是根據本發明的範例實施例所繪示的根據對應於第一讀取電壓準位的第二計數資訊來預測第二讀取電壓準位的示意圖。圖10是根據本發明的範例實施例所繪示的對多個讀取電壓準位進行分類的示意圖。圖11是根據本發明的範例實施例所繪示的電壓預測方法的流程圖。圖12是根據本發明的範例實施例所繪示的電壓預測方法的流程圖。

S1101:步驟(使用第一讀取電壓準位讀取可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中第一讀取電壓準位用以區分所述多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且所述計數資訊反映所述多個記憶胞中符合目標條件的第一記憶胞的總數)

S1102:步驟(根據所述計數資訊預測第二讀取電壓準位，其中第二讀取電壓準位用以區分所述臨界電壓分布中彼此相鄰的第三狀態與第四狀態)

Claims

一種電壓預測方法，用於可複寫式非揮發性記憶體模組，該電壓預測方法包括：使用第一讀取電壓準位讀取該可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中該第一讀取電壓準位用以區分該多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且該計數資訊反映該多個記憶胞中符合目標條件的第一記憶胞的總數；以及根據該計數資訊預測第二讀取電壓準位，其中該第二讀取電壓準位用以區分該臨界電壓分布中彼此相鄰的第三狀態與第四狀態。
如請求項1所述的電壓預測方法，其中該計數資訊與預設計數資訊之間的差值反映該第一讀取電壓準位與該臨界電壓分布之間的偏移。
如請求項1所述的電壓預測方法，其中根據該計數資訊預測第二讀取電壓準位的步驟包括：根據該計數資訊獲得第二校正資訊；以及根據該第二校正資訊校正該第二讀取電壓準位。
如請求項3所述的電壓預測方法，其中根據該計數資訊獲得該第二校正資訊的步驟包括：根據該計數資訊獲得第一校正資訊，其中該第一校正資訊用以校正該第一讀取電壓準位；以及根據該第一校正資訊獲得該第二校正資訊。
如請求項1所述的電壓預測方法，其中根據該計數資訊預測該第二讀取電壓準位的步驟不包含使用待校正的該第二讀取電壓準位讀取該多個記憶胞。
如請求項1所述的電壓預測方法，其中該第一讀取電壓準位與該第二讀取電壓準位屬於同一類別，且該電壓預測方法更包括：響應於該第一讀取電壓準位與第三讀取電壓準位不屬於該同一類別，不根據該計數資訊預測該第三讀取電壓準位，其中該第三讀取電壓準位用以區分該臨界電壓分布中彼此相鄰的第五狀態與第六狀態。
如請求項1所述的電壓預測方法，其中根據該計數資訊預測第二讀取電壓準位的步驟包括：根據造成該第二讀取電壓準位與該臨界電壓分布之間的偏移的至少一原因，決定該第二讀取電壓準位的類別；以及響應於該第一讀取電壓準位與該第二讀取電壓準位屬於同一類別，根據該計數資訊預測第二讀取電壓準位。
如請求項1所述的電壓預測方法，更包括：對從該多個記憶胞讀取的第一資料執行硬解碼操作；以及響應於對該第一資料執行的該硬解碼操作失敗或對應於該硬解碼操作的重試計數達到預設值，執行讀取電壓校正操作，以在該電壓校正操作中使用該第一讀取電壓準位讀取該多個記憶胞並根據該計數資訊預測該第二讀取電壓準位。
如請求項1所述的電壓預測方法，其中使用該第一讀取電壓準位讀取該可複寫式非揮發性記憶體模組中的該多個記憶胞以獲得該計數資訊的步驟包括：將該第一讀取電壓準位加上調整值，以使該第一讀取電壓準位更靠近該臨界電壓分布中的一個波峰；以及使用調整後的該第一讀取電壓準位讀取該多個記憶胞以獲得該計數資訊。
一種記憶體儲存裝置，包括：連接介面單元，用以耦接至主機系統；可複寫式非揮發性記憶體模組；以及記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以：發送至少一讀取指令序列，其中該至少一讀取指令序列用以指示使用第一讀取電壓準位讀取該可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中該第一讀取電壓準位用以區分該多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且該計數資訊反映該多個記憶胞中符合目標條件的第一記憶胞的總數；以及根據該計數資訊預測第二讀取電壓準位，其中該第二讀取電壓準位用以區分該臨界電壓分布中彼此相鄰的第三狀態與第四狀態。
如請求項10所述的記憶體儲存裝置，其中該計數資訊與預設計數資訊之間的差值反映該第一讀取電壓準位與該臨界電壓分布之間的偏移。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該計數資訊預測第二讀取電壓準位的操作包括：根據該計數資訊獲得第二校正資訊；以及根據該第二校正資訊校正該第二讀取電壓準位。
如請求項12所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該計數資訊獲得該第二校正資訊的操作包括：根據該計數資訊獲得第一校正資訊，其中該第一校正資訊用以校正該第一讀取電壓準位；以及根據該第一校正資訊獲得該第二校正資訊。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該計數資訊預測該第二讀取電壓準位的操作不包含使用待校正的該第二讀取電壓準位讀取該多個記憶胞。
如請求項10所述的記憶體儲存裝置，其中該第一讀取電壓準位與該第二讀取電壓準位屬於同一類別，且該記憶體控制電路單元更用以：響應於該第一讀取電壓準位與第三讀取電壓準位不屬於該同一類別，不根據該計數資訊預測該第三讀取電壓準位，其中該第三讀取電壓準位用以區分該臨界電壓分布中彼此相鄰的第五狀態與第六狀態。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該計數資訊預測第二讀取電壓準位的操作包括：根據造成該第二讀取電壓準位與該臨界電壓分布之間的偏移的至少一原因，決定該第二讀取電壓準位的類別；以及響應於該第一讀取電壓準位與該第二讀取電壓準位屬於同一類別，根據該計數資訊預測第二讀取電壓準位。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：對從該多個記憶胞讀取的第一資料執行硬解碼操作；以及響應於對該第一資料執行的該硬解碼操作失敗或對應於該硬解碼操作的重試計數達到預設值，執行讀取電壓校正操作，以在該電壓校正操作中使用該第一讀取電壓準位讀取該多個記憶胞並根據該計數資訊預測該第二讀取電壓準位。
如請求項10所述的記憶體儲存裝置，其中該記憶體控制電路單元發送該至少一讀取指令序列的操作包括：將該第一讀取電壓準位加上調整值，以使該第一讀取電壓準位更靠近該臨界電壓分布中的一個波峰；以及發送該至少一讀取指令序列以指示使用調整後的該第一讀取電壓準位讀取該多個記憶胞以獲得該計數資訊。
一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：主機介面，用以耦接至主機系統；記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以：發送至少一讀取指令序列，其中該至少一讀取指令序列用以指示使用第一讀取電壓準位讀取該可複寫式非揮發性記憶體模組中的多個記憶胞以獲得計數資訊，其中該第一讀取電壓準位用以區分該多個記憶胞的臨界電壓分布中彼此相鄰的第一狀態與第二狀態，且該計數資訊反映該多個記憶胞中符合目標條件的第一記憶胞的總數；以及根據該計數資訊預測第二讀取電壓準位，其中該第二讀取電壓準位用以區分該臨界電壓分布中彼此相鄰的第三狀態與第四狀態。
如請求項19所述的記憶體控制電路單元，其中該計數資訊與預設計數資訊之間的差值反映該第一讀取電壓準位與該臨界電壓分布之間的偏移。
如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路根據該計數資訊預測第二讀取電壓準位的操作包括：根據該計數資訊獲得第二校正資訊；以及根據該第二校正資訊校正該第二讀取電壓準位。
如請求項21所述的記憶體控制電路單元，其中該記憶體管理電路根據該計數資訊獲得該第二校正資訊的操作包括：根據該計數資訊獲得第一校正資訊，其中該第一校正資訊用以校正該第一讀取電壓準位；以及根據該第一校正資訊獲得該第二校正資訊。
如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路根據該計數資訊預測該第二讀取電壓準位的操作不包含使用待校正的該第二讀取電壓準位讀取該多個記憶胞。
如請求項19所述的記憶體控制電路單元，其中該第一讀取電壓準位與該第二讀取電壓準位屬於同一類別，且該記憶體管理電路更用以：響應於該第一讀取電壓準位與第三讀取電壓準位不屬於該同一類別，不根據該計數資訊預測該第三讀取電壓準位，其中該第三讀取電壓準位用以區分該臨界電壓分布中彼此相鄰的第五狀態與第六狀態。
如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路根據該計數資訊預測第二讀取電壓準位的操作包括：根據造成該第二讀取電壓準位與該臨界電壓分布之間的偏移的至少一原因，決定該第二讀取電壓準位的類別；以及響應於該第一讀取電壓準位與該第二讀取電壓準位屬於同一類別，根據該計數資訊預測第二讀取電壓準位。
如請求項19所述的記憶體控制電路單元，其中該記憶體控制電路單元更包括錯誤檢查與校正電路，其耦接至該記憶體管理電路，該錯誤檢查與校正電路用以對從該多個記憶胞讀取的第一資料執行硬解碼操作，並且該記憶體管理電路更用以響應於對該第一資料執行的該硬解碼操作失敗或對應於該硬解碼操作的重試計數達到預設值，執行讀取電壓校正操作，以在該電壓校正操作中使用該第一讀取電壓準位讀取該多個記憶胞並根據該計數資訊預測該第二讀取電壓準位。
如請求項19所述的記憶體控制電路單元，其中該記憶體管理電路發送該至少一讀取指令序列的操作包括：將該第一讀取電壓準位加上調整值，以使該第一讀取電壓準位更靠近該臨界電壓分布中的一個波峰；以及發送該至少一讀取指令序列以指示使用調整後的該第一讀取電壓準位讀取該多個記憶胞以獲得該計數資訊。