CN104102598A - 数据读取方法、控制电路、存储器模块与存储器储存装置 - Google Patents

Abstract

本发明提供一种数据读取方法、控制电路、存储器模块与存储器储存装置。此数据读取方法，用于可复写式非易失性存储器模块。本方法包括基于检测电压至可复写式非易失性存储器模块的一字符线以读取多个验证比特数据。本方法还包括：计算此些验证比特数据之中被识别为第一状态的比特数据的增加量；根据此增加量来获取新的读取电压值组；并且以读取电压值组来更新对应此字符线的门槛电压组。本方法还包括使用更新后的门槛电压组从电性连接至此字符线的存储单元所形成的实体页面中读取数据。基此，存储单元中的储存状态能够正确地被识别，以避免其所储存的数据遗失。

Description

数据读取方法、控制电路、存储器模块与存储器储存装置

技术领域

本发明是有关于一种数据读取方法、控制电路、存储器模块与存储器储存装置。

背景技术

数字相机、手机与MP3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器(rewritable non-volatilememory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记型电脑。固态硬盘就是一种以快闪存储器作为储存媒体的储存装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。

图1是根据已有技术所示出的快闪存储器元件的示意图。

请参照图1，快闪存储器元件1包含用于储存电子的电荷捕捉层(chargetraping layer)2、用于施加电压的控制栅极(Control Gate)3、穿遂氧化层(TunnelOxide)4与多晶硅间介电层(Interpoly Dielectric)5。当欲写入数据至快闪存储器元件1时，可通过将电子注入电荷捕捉层2以改变快闪存储器元件1的临界电压，由此定义快闪存储器元件1的数字高低态，而实现储存数据的功能。在此，注入电子至电荷捕捉层2的过程称为程序化。反之，当欲将所储存的数据移除时，通过将所注入的电子从电荷捕捉层2中移除，则可使快闪存储器元件1回复为未被程序化前的状态。

在写入与抹除过程中，快闪存储器元件1会随着电子的多次的注入与移除而造成磨损，导致电子写入速度增加并造成临界电压分布变宽。因此，在多次写入与抹除后，快闪存储器元件1可能无法被正确地识别其储存状态，而产生错误比特。

发明内容

本发明提供一种数据读取方法、控制电路、存储器模块与存储器储存装置，其能够在存储单元发生磨损时，正确地识别其储存状态。

本发明范例实施例提出一种数据读取方法，用于可复写式非易失性存储器模块，其中此可复写式非易失性存储器模块具有多个存储单元、多条字符线与多条比特线，每一存储单元与此些字符线的其中一条字符线以及此些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为第一状态或第二状态，并且此些存储单元构成多个实体页面。本数据读取方法包括基于检测电压至此些字符线之中的第一字符线以读取多个验证比特数据，其中一门槛电压组会以一第一读取电压值组来设定且被配置用于此第一字符线。本数据读取方法还包括：计算此些验证比特数据之中被识别为第一状态的比特数据的增加量；根据此增加量来获取第二读取电压值组；并且以第二读取电压值组来更新该门槛电压组。本数据读取方法还包括使用以第二读取电压值组所更新的门槛电压组从该些实体页面之中的一第一实体页面中读取数据，其中此些存储单元之中构成第一实体页面的存储单元是电性连接至第一字符线。

在本发明的一范例实施例中，上述数据读取方法还包括：将一检测数据程序化至第一字符线所连接的存储单元中并且基于检测电压至第一字符线以读取多个初始验证比特数据；以及计算此些初始验证比特数据之中被识别为第一状态的比特数据的数目。

在本发明的一范例实施例中，上述计算此些验证比特数据之中被识别为第一状态的比特数据的增加量的步骤包括：计算此些验证比特数据之中被识别为第一状态的比特数据的数目；以及通过将此些验证比特数据之中被识别为第一状态的比特数据的数目减去此些初始验证比特数据之中被识别为第一状态的比特数据的数目以获取上述增加量。

在本发明的一范例实施例中，上述数据读取方法还包括判断使用以第二读取电压值组所更新的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于一预设门槛值。上述数据读取方法还包括，倘若使用以第二读取电压值组所更新的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时，使用一容差来微调第二读取电压值组以产生第三读取电压值组，并且以第三读取电压值组来更新门槛电压组。上述数据读取方法也包括使用以第三读取电压值组所更新的门槛电压组来对第一实体页面进行重新读取。

在本发明的一范例实施例中，上述第一读取电压值组包括多个读取电压值并且上述检测电压的值等于此些读取电压值之中的一最大读取电压值或者介于此些读取电压之中的最大读取电压值与此些读取电压之中的次大读取电压值之间。

在本发明的一范例实施例中，上述数据读取方法还包括：使用以第一读取电压值组所设定的门槛电压组从第一实体页面中读取数据；并且判断使用以第一读取电压值组所设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。并且，上述基于检测电压至第一字符线以读取上述验证比特数据的步骤是在使用以第一读取电压值组所设定的门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时被执行。

在本发明的一范例实施例中，上述数据读取方法还包括判断可复写式非易失性存储器模块的抹除次数是否大于抹除次数门槛值。并且，上述基于检测电压至第一字符线以读取上述验证比特数据的步骤是在可复写式非易失性存储器模块的抹除次数大于此抹除次数门槛值时被执行。

在本发明的一范例实施例中，上述根据增加量来获取第二读取电压值组的步骤包括：根据增加量查询一读取电压对应表以获取第二读取电压值组。

本发明范例实施例提出一种控制电路，用于从可复写式非易失性存储器模块的多个存储单元中读取数据。本控制电路包括：接口与存储器管理电路。接口用以电性连接上述存储单元、多条字符线与多条比特线，每一存储单元与此些字符线的其中一条字符线以及此些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为一第一状态或一第二状态，并且此些存储单元构成多个实体页面。存储器管理电路电性连接至此接口，并且用以基于检测电压至此些字符线之中的第一字符线以读取多个验证比特数据，其中此存储器管理电路设定第一读取电压值组作为用于第一字符线的门槛电压组。此外，存储器管理电路还用以计算该些验证比特数据之中被识别为第一状态的比特数据的增加量，并且根据此增加量来获取第二读取电压值组。再者，存储器管理电路还用以以第二读取电压值组来更新门槛电压组并且使用以第二读取电压值组所更新的门槛电压组从该些实体页面之中的第一实体页面中读取数据，其中此些存储单元之中构成第一实体页面的存储单元连接至第一字符线。

在本发明的一范例实施例中，上述存储器管理电路还用以将检测数据程序化至第一字符线所连接的存储单元中并且基于上述检测电压至第一字符线以读取多个初始验证比特数据。此外，存储器管理电路还用以计算此些初始验证比特数据之中被识别为第一状态的比特数据的数目。

在本发明的一范例实施例中，上述在计算此些验证比特数据之中被识别为第一状态的比特数据的增加量的运作中，上述存储器管理电路计算此些验证比特数据之中被识别为第一状态的比特数据的数目，并且通过将此些验证比特数据之中被识别为第一状态的比特数据的数目减去此些初始验证比特数据之中被识别为第一状态的比特数据的数目以获取上述增加量。

在本发明的一范例实施例中，上述存储器管理电路还用以判断使用以第二读取电压值组所更新的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。倘若使用以第二读取电压值组所更新的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时，上述存储器管理电路还用以使用一容差来微调第二读取电压值组以产生一第三读取电压值组，以第三读取电压值组来更新门槛电压组，并且使用以第三读取电压值组所更新的门槛电压组来对第一实体页面进行一重新读取。

在本发明的一范例实施例中，上述存储器管理电路使用以第一读取电压值组所设定的门槛电压组从第一实体页面中读取数据，并且判断使用以第一读取电压值组所设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。并且，上述存储器管理电路是在使用以第一读取电压值组所设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时基于上述检测电压至第一字符线以读取上述验证比特数据。

在本发明的一范例实施例中，上述存储器管理电路还用以判断可复写式非易失性存储器模块的抹除次数是否大于抹除次数门槛值。并且，上述存储器管理电路是在可复写式非易失性存储器模块的抹除次数大于抹除次数门槛值时基于上述检测电压至第一字符线以读取上述验证比特数据。

在本发明的一范例实施例中，在上述根据增加量来获取第二读取电压值组的运作中，存储器管理电路根据增加量查询读取电压对应表以获取第二读取电压值组。

本发明范例实施例提出一种存储器储存装置，其包括连接器、可复写式非易失性存储器模块与存储器控制器。连接器用以电性连接至主机系统。可复写式非易失性存储器模块具有多个存储单元、多条字符线与多条比特线，每一存储单元与此些字符线的其中一条字符线以及此些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为一第一状态或一第二状态，并且此些存储单元构成多个实体页面。存储器控制器电性连接至连接器与可复写式非易失性存储器模块，且用以基于检测电压至此些字符线之中的第一字符线以读取多个验证比特数据，其中此存储器控制器设定第一读取电压值组作为用于第一字符线的门槛电压组。此外，存储器控制器还用以计算该些验证比特数据之中被识别为第一状态的比特数据的增加量，并且根据此增加量来获取第二读取电压值组。再者，存储器控制器还用以以第二读取电压值组来更新门槛电压组并且使用以第二读取电压值组所更新的门槛电压组从该些实体页面之中的第一实体页面中读取数据，其中此些存储单元之中构成第一实体页面的存储单元连接至第一字符线。

在本发明的一范例实施例中，上述存储器控制器还用以将检测数据程序化至第一字符线所连接的存储单元中并且基于上述检测电压至第一字符线以读取多个初始验证比特数据。此外，存储器控制器还用以计算此些初始验证比特数据之中被识别为第一状态的比特数据的数目。

在本发明的一范例实施例中，上述在计算此些验证比特数据之中被识别为第一状态的比特数据的增加量的运作中，上述存储器控制器计算此些验证比特数据之中被识别为第一状态的比特数据的数目，并且通过将此些验证比特数据之中被识别为第一状态的比特数据的数目减去此些初始验证比特数据之中被识别为第一状态的比特数据的数目以获取上述增加量。

在本发明的一范例实施例中，上述存储器控制器还用以判断使用以第二读取电压值组所更新的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。倘若使用以第二读取电压值组所更新的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时，上述存储器控制器还用以使用一容差来微调第二读取电压值组以产生一第三读取电压值组，以第三读取电压值组来更新门槛电压组，并且使用以第三读取电压值组所更新的门槛电压组来对第一实体页面进行一重新读取。

在本发明的一范例实施例中，上述存储器控制器使用以第一读取电压值组所设定的门槛电压组从第一实体页面中读取数据，并且判断使用以第一读取电压值组所设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。并且，上述存储器控制器是在使用以第一读取电压值组所设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于一预设门槛值时基于上述检测电压至第一字符线以读取上述验证比特数据。

在本发明的一范例实施例中，上述存储器控制器还用以判断可复写式非易失性存储器模块的抹除次数是否大于抹除次数门槛值。并且，上述存储器控制器是在可复写式非易失性存储器模块的抹除次数大于抹除次数门槛值时基于上述检测电压至第一字符线以读取上述验证比特数据。

在本发明的一范例实施例中，在上述根据增加量来获取第二读取电压值组的运作中，存储器控制器根据增加量查询读取电压对应表以获取第二读取电压值组。

本发明范例实施例提出一种存储器模块，其包括多条字符线、多条比特线、多个存储单元以及控制电路。每一存储单元与此些字符线的其中一条字符线以及此些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为第一状态或第二状态，并且此些存储单元构成多个实体页面。控制电路电性连接至此些字符线、此些比特线与此些存储单元，且用以基于检测电压至此些字符线之中的第一字符线以读取多个验证比特数据，其中此控制电路设定第一读取电压值组作为用于第一字符线的门槛电压组。此外，控制电路还用以计算此些验证比特数据之中被识别为第一状态的比特数据的增加量，并且根据此增加量来获取第二读取电压值组。再者，此控制电路器还用以以第二读取电压值组来更新门槛电压组并且使用以第二读取电压值组所更新的门槛电压组从该些实体页面之中的第一实体页面中读取数据，其中此些存储单元之中构成第一实体页面的存储单元连接至第一字符线。

基于上述，本范例实施例的数据读取方法、控制电路、可复写式非易失性存储器模块与存储器储存装置能够正确地识别存储单元的储存状态，以避免存储单元所储存的数据遗失。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据已有技术所示出的快闪存储器元件的示意图；

图2是根据一范例实施例所示出的主机系统与存储器储存装置；

图3是根据一范例实施例所示出的电脑、输入/输出装置与存储器储存装置的示意图；

图4是根据一范例实施例所示出的主机系统与存储器储存装置的示意图；

图5是根据第一范例实施例所示出的存储器储存装置的概要方块图；

图6是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；

图7是根据一范例实施例所示出的存储单元阵列的示意图；

图8是根据一范例实施例所示出储存于存储单元阵列中的写入数据所对应的栅极电压的统计分配图；

图9是根据一范例实施例所示出的程序化存储单元的示意图；

图10是根据一范例实施例所示出的从存储单元中读取数据的示意图；

图11是根据另一范例实施例所示出的从存储单元中读取数据的示意图；

图12是根据本发明范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图13是根据一范例实施例所示出的存储器控制器的概要方块图；

图14是根据一范例实施例所示出当存储单元多次程序化与抹除后储存于存储单元阵列中的写入数据所对应的栅极电压的统计分配图；

图15是根据本发明一范例实施例所示出的数据读取方法的流程图。

附图标记说明：

1：快闪存储器元件；

2：电荷捕捉层；

3：控制栅极；

4：穿遂氧化层；

5：多晶硅间介电层；

1000：主机系统；

1100：电脑；

1102：微处理器；

1104：随机存取存储器；

1106：输入/输出装置；

1108：系统汇流排；

1110：数据传输接口；

1202：鼠标；

1204：键盘；

1206：显示器；

1208：打印机；

1212：U盘；

1214：存储卡；

1216：固态硬盘；

1310：数字相机；

1312：SD卡；

1314：MMC卡；

1316：存储棒；

1318：CF卡；

1320：嵌入式储存装置；

100：存储器储存装置；

102：连接器；

104：存储器控制器；

106：可复写式非易失性存储器模块；

2202：存储单元阵列；

2204：字符线控制电路；

2206：比特线控制电路；

2208：行解码器；

2210：数据输入/输出缓冲器；

2212：控制电路；

702：存储单元；

704：比特线；

706：字符线；

708：源极线；

712：选择栅漏极晶体管；

714：选择栅源极晶体管；

VA：第一门槛电压；

VB：第二门槛电压；

VC：第三门槛电压；

VD：第四门槛电压；

VE：第五门槛电压；

VF：第六门槛电压；

VG：第七门槛电压；

400(0)～400(N)：实体区块；

202：存储器管理电路；

204：主机接口；

206：存储器接口；

252：缓冲存储器；

254：电源管理电路；

256：错误检查与校正电路；

S1501、S1503、S1505、S1507、S1509、S1511、S1513、S1515、S1517、S1519、S1521、S1523：数据读取方法的步骤。

具体实施方式

一般而言，存储器储存装置(也称，存储器储存系统)包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。

图2是根据一范例实施例所示出的主机系统与存储器储存装置。

请参照图2，主机系统1000一般包括电脑1100与输入/输出(input/output，I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(random accessmemory，RAM)1104、系统汇流排1108与数据传输接口1110。输入/输出装置1106包括如图3的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图3所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。

在本发明实施例中，存储器储存装置100是透过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器储存装置100或从存储器储存装置100中读取数据。例如，存储器储存装置100可以是如图3所示的U盘1212、存储卡1214或固态硬盘(Solid State Drive，SSD)1216等的可复写式非易失性存储器储存装置。

一般而言，主机系统1000为可实质地与存储器储存装置100配合以储存数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数字相机、摄影机、通信装置、音讯播放器或视讯播放器等系统。例如，在主机系统为数字相机(摄影机)1310时，可复写式非易失性存储器储存装置则为其所使用的SD卡1312、MMC卡1314、存储棒(memory stick)1316、CF卡1318或嵌入式储存装置1320(如图4所示)。嵌入式储存装置1320包括嵌入式多媒体卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。

图5是根据第一范例实施例所示出的存储器储存装置的概要方块图。

请参照图5，存储器储存装置100包括连接器102、存储器控制器104与可复写式非易失性存储器模块106。

在本范例实施例中，连接器102是相容于通用序列汇流排(Universal SerialBus，USB)标准。然而，必须了解的是，本发明不限于此，连接器102也可以是符合并列先进附件(Parallel Advanced Technology Attachment，PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers，IEEE)1394标准、高速周边零件连接接口(Peripheral Component InterconnectExpress，PCI Express)标准、安全数字(Secure Digital，SD)接口标准、序列先进附件(Serial Advanced Technology Attachment，SATA)标准、超高速一代(UltraHigh Speed-I，UHS-I)接口标准、超高速二代(Ultra High Speed-II，UHS-II)接口标准、存储棒(Memory Stick，MS)接口标准、多媒体储存卡(Multi Media Card，MMC)接口标准、崁入式多媒体储存卡(Embedded Multimedia Card，eMMC)接口标准、通用快闪存储器(Universal Flash Storage，UFS)接口标准、小型快闪(Compact Flash，CF)接口标准、整合式驱动电子接口(Integrated DeviceElectronics，IDE)标准或其他适合的标准。

存储器控制器104用以执行以硬体型式或韧体型式实作的多个逻辑闸或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以储存主机系统1000所写入的数据。在本范例实施例中，可复写式非易失性存储器模块106为多阶存储单元(Multi Level Cell，MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个比特数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块106也可是复数阶存储单元(Trinary Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个比特数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

图6是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。

请参照图6，可复写式非易失性存储器模块106包括存储单元阵列2202、字符线控制电路2204、比特线控制电路2206、行解码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。

存储单元阵列2202包括用以储存数据的多个存储单元702、多个选择栅漏极(select gate drain，SGD)晶体管712与多个选择栅源极(select gate source，SGS)晶体管714、以及连接此些存储单元的多条比特线704、多条字符线706、与共用源极线708(如图7所示)。存储单元702是以阵列方式配置在比特线704与字符线706的交叉点上。当从存储器控制器104接收到写入指令或读取数据时，控制电路2212会控制字符线控制电路2204、比特线控制电路2206、行解码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字符线控制电路2204用以控制基于至字符线706的电压，比特线控制电路2206用以控制基于至比特线704的电压，行解码器2208依据指令中的解码列位址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存数据。

在本范例实施例中，可复写式非易失性存储器模块106为MLC NAND型快闪存储器模块，其使用多种栅极电压来代表多比特(bits)的数据。具体来说，存储单元阵列2202的每一存储单元具有多个状态，并且此些状态是以多个门槛电压来区分。

图8是根据一范例实施例所示出储存于存储单元阵列中的写入数据所对应的栅极电压的统计分配图。

请参照图8，以MLC NAND型快闪存储器为例，每一存储单元中的栅极电压可依据第一门槛电压VA、第二门槛电压VB与第三门槛电压VC而区分为4种储存状态，并且此些储存状态分别地代表″11″、″10″、″00″与″01″。换言之，每一个储存状态包括最低有效比特(Least Significant Bit，LSB)以及最高有效比特(Most Significant Bit，MSB)。在本范例实施例中，储存状态(即，″11″、″10″、″00″与″01″)中从左侧算起的第1个比特的值为LSB，而从左侧算起的第2个比特的值为MSB。因此，在第一范例实施例中，每一存储单元可储存2个比特数据。必须了解的是，图8所示出的栅极电压及其储存状态的对应仅为一个范例。在本发明另一范例实施例中，栅极电压与储存状态的对应也可是随着栅极电压越大而以″11″、″10″、″01″与″00″排列。或者，栅极电压所对应的储存状态也可为对实际储存值进行映射或反相后的值，此外，在另一范例时实例中，也可定义从左侧算起的第1个比特的值为MSB，而从左侧算起的第2个比特的值为LSB。

在此，第一门槛电压VA、第二门槛电压VB与第三门槛电压VC被定义为用于对MLC NAND型快闪存储器执行读取运作的门槛电压组。在存储器储存装置100生产时，第一门槛电压VA、第二门槛电压VB与第三门槛电压VC会根据可复写式非易失性存储器模块106的物理特性以一组适当的初始电压值(以下称为第一读取电压值组)来被设定，由此识别存储单元的储存状态。

在本范例实施例中，每一存储单元可储存2个比特数据，因此同一条字符线上的存储单元会构成2个实体页面(即，下实体页面与上实体页面)的储存空间。也就是说，每一存储单元的LSB是对应下实体页面，并且每一存储单元的MSB是对应上实体页面。此外，在存储单元阵列2202中数个实体页面会构成一个实体区块，并且实体区块为执行抹除运作的最小单位。也即，每一实体区块含有最小数目之一并被抹除的存储单元。

存储单元阵列2202的存储单元的数据写入(或称为程序化)是利用基于一特定端点的电压，例如是控制栅极电压来改变栅极中的一电荷捕捉层的电子量，因而改变了存储单元的通道的导通状态，以呈现不同的储存状态。例如，当下页面数据为1且上页面数据为1时，控制电路2212会控制字符线控制电路2204不改变存储单元中的栅极电压，而将存储单元的储存状态保持为″11″。当下页面数据为1且上页面数据为0时，字符线控制电路2204会在控制电路2212的控制下改变存储单元中的栅极电压，而将存储单元的储存状态改变为″10″。当下页面数据为0且上页面数据为0时，字符线控制电路2204会在控制电路2212的控制下改变存储单元中的栅极电压，而将存储单元的储存状态改变为″00″。并且，当下页面数据为0且上页面数据为1时，字符线控制电路2204会在控制电路2212的控制下改变存储单元中的栅极电压，而将存储单元的储存状态改变为″01″。

图9是根据一范例实施例所示出的程序化存储单元的示意图。

请参照图9，在本范例实施例中，存储单元的程序化是透过脉冲写入/验证临界电压方法来完成。具体来说，欲将数据写入至存储单元时，存储器控制器104会设定初始写入电压以及写入电压脉冲时间，并且指示可复写式非易失性存储器模块106的控制电路2212使用所设定的初始写入电压以及写入电压脉冲时间来程序化存储单元，以进行数据的写入。之后，存储器控制器104会使用验证电压来对存储单元进行验证，以判断存储单元是否已处于正确的储存状态。倘若存储单元未被程序化至正确的储存状态时，存储器控制器104指示控制电路2212以目前给予的写入电压加上一增量阶跃脉冲程式(Incremental-step-pulse programming，ISPP)调整值作为新的写入电压(也称为重复写入电压)并且依据新的写入电压与写入电压脉冲时间再次来程序化存储单元。反之，倘若存储单元已被程序化至正确的储存状态时，则表示数据已被正确地写入至存储单元。例如，初始写入电压会被设定为16伏特(Voltage，V)，写入电压脉冲时间会被设定为18微秒(microseconds，μs)并且增量阶跃脉冲程式调整值被设定为0.6V，但本发明不限于此。

图10是根据一范例实施例所示出的从存储单元中读取数据的示意图。

请参照图10，存储单元阵列2202的存储单元的读取运作是通过基于读取电压于控制闸(control gate)，通过存储单元的通道(存储单元用以电连接比特线与源极线的路径，例如是存储单元源极至漏极间的路径)的导通状态，来识别存储单元储存的数据。在读取下页数据的运作中，字符线控制电路2204会使用第二门槛电压VB作为读取电压来基于至存储单元并且依据存储单元的通道是否导通和对应的运算式(1)来判断下页数据的值：

LSB＝(VB)Lower_pre1               (1)

其中(VB)Lower_pre1表示透过基于第二门槛电压VB而获得的第1下页验证值。

例如，当第二门槛电压VB小于存储单元的栅极电压时，存储单元的通道不会导通并输出值′0′的第1下页验证值，由此LSB会被识别处于第一状态为0。例如，当第二门槛电压VB大于存储单元的栅极电压时，存储单元的通道会导通并输出值′1′的第1下页验证值，由此，此LSB会被识别处于第二状态。在此，第一状态被识别为’0’并且第二状态被识别为′1′。也就是说，用以呈现LSB为1的栅极电压与用以呈现LSB为0的栅极电压可透过第二门槛电压VB而被区分。

在读取上页数据的运作中，字符线控制电路2204会分别地使用第三门槛电压VC与第一门槛电压VA作为读取电压来基于至存储单元并且依据存储单元的通道是否导通和对应的运算式(2)来判断上页数据的值：

MSB＝((VA)Upper_pre2)xor(～(VC)Upper_pre1)          (2)

其中(VC)Upper_pre1表示透过基于第三门槛电压VC而获得的第1上页验证值，并且(VA)Upper_pre2表示透过基于第一门槛电压VA而获得的第2上页验证值，其中符号”～”代表反相。此外，在本范例实施例中，当第三门槛电压VC小于存储单元的栅极电压时，存储单元的通道不会导通并输出值′0′的第1上页验证值((VC)Upper_pre1)，当第一门槛电压VA小于存储单元的栅极电压时，存储单元的通道不会导通并输出值′0′的第2上页验证值((VA)Upper_pre2)。

因此，在本范例实施例中，依照运算式(2)，当第三门槛电压VC与第一门槛电压VA皆小于存储单元的栅极电压时，在基于第三门槛电压VC下存储单元的通道不会导通并输出值′0′的第1上页验证值并且在基于第一门槛电压VA下存储单元的通道不会导通并输出值′0′的第2上页验证值。此时，MSB会被识别为处于第二状态，即，′1′。

例如，当第三门槛电压VC大于存储单元的栅极电压且第一门槛电压VA小于存储单元的栅极电压小于存储单元的栅极电压时，在基于第三门槛电压VC下存储单元的通道会导通并输出值′1′的第1上页验证值，并且在基于第一门槛电压VA下存储单元的通道不会导通并输出值′0′的第2上页验证值。此时，MSB会被识别为处于第一状态，即，′0′。

例如，当第三门槛电压VC与第一门槛电压VA皆大于存储单元的栅极电压时，在基于第三门槛电压VC下，存储单元的通道会导通并输出值′1′的第1上页验证值，并且在基于第一门槛电压VA下存储单元的通道会导通并输出值′1′的第2上页验证值。此时，MSB会被识别为处于第二状态，即，′1′。

必须了解的是，尽管本发明是以MLC NAND型快闪存储器来作说明。然而，本发明不限于此，其他多层存储单元NAND型快闪存储器也可依据上述原理进行数据的读取。

例如，以TLC NAND型快闪存储器为例(如图11所示)，每一个储存状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(Center Significant Bit，CSB)以及从左侧算起的第3个比特的最高有效比特MSB，其中LSB对应下页面，CSB对应中页面，MSB对应上页面。在此范例中，每一存储单元中的栅极电压可依据第一门槛电压VA、第二门槛电压VB、第三门槛电压VC、第四门槛电压VD、第五门槛电压VE、第六门槛电压VF与第七门槛电压VG而区分为8种储存状态(即，″111″、″110″、″100″、″101″、″001″、″000″、″010″与″011″)。

图12是根据本发明范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图12，存储器控制器104(或存储器管理电路202)会以实体页面为单位来对可复写式非易失性存储器模块106的存储单元702进行写入运作并且以实体区块为单位来对可复写式非易失性存储器模块106的存储单元702进行抹除运作。具体来说，可复写式非易失性存储器模块106的存储单元702会构成多个实体页面，并且此些实体页面会构成多个实体区块400(0)～400(N)。实体区块为抹除的最小单位。也即，每一实体区块含有最小数目之一并被抹除的存储单元。实体页面为程序化的最小单元。即，一个实体页面为写入数据的最小单元。每一实体页面通常包括数据比特区与冗余比特区。数据比特区包含多个实体存取位址用以储存使用者的数据，而冗余比特区用以储存系统的数据(例如，控制资讯与错误更正码)。在本范例实施例中，位于同一条字符线上的存储单元的LSB会构成一个下实体页面；位于同一条字符线上的存储单元的CSB会构成一个中实体页面；并且位于同一条字符线上的存储单元的MSB会构成一个上实体页面。

图13是根据一范例实施例所示出的存储器控制器的概要方块图。必须了解的是，图13所示的存储器控制器的结构仅为一范例，本发明不以此为限。

请参照图13，存储器控制器104包括存储器管理电路202、主机接口204与存储器接口206。

存储器管理电路202用以控制存储器控制器104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器储存装置100运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。

在本范例实施例中，存储器管理电路202的控制指令是以韧体型式来实作。例如，存储器管理电路202具有微处理器单元(未示出)与唯读存储器(未示出)，并且此些控制指令是被烧录至此唯读存储器中。当存储器储存装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程式码型式储存于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、唯读存储器(未示出)及随机存取存储器(未示出)。特别是，此唯读存储器具有驱动码，并且当存储器控制器104被致能时，微处理器单元会先执行此驱动码段来将储存于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬体型式来实作。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块106的实体区块；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。

主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会透过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于USB标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCI Express标准、SD标准、SATA标准、UHS-I接口标准、UHS-II接口标准、MS标准、MMC标准、eMMC接口标准、UFS接口标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。

在本发明一范例实施例中，存储器控制器104还包括缓冲存储器252、电源管理电路254以及错误检查与校正电路256。

缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。

电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器储存装置100的电源。

错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。在本范例实施例中，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checkingand Correcting Code，ECC Code)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。具体来说，错误检查与校正电路256会被设计能够校正一数目的错误比特(以下称为最大可校正错误比特数)。例如，最大可校正错误比特数为24。倘若发生在所读取的数据的错误比特的数目非大于24个时，错误检查与校正电路256就能够依据错误校正码将错误比特校正回正确的值，即此数据为可错误校正。反之，错误检查与校正电路256就会回报错误校正失败，即此数据非为可错误校正。

如上所述，当欲从存储单元中读取数据时，存储器控制器104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路2212对连接至欲读取的存储单元的字符线基于所设定的读取电压组，以验证存储单元的通道储存状态。特别是，在写入与抹除过程中，可复写式非易失性存储器模块106的存储单元702会随着电子多次的注入与移除而造成部份结构磨损，例如穿遂氧化层，导致电子写入速度增加并造成临界电压分布变宽(如图14的虚线所示)。因此，原先以第一读取电压值组所设定的门槛电压组可能无法正确地区别存储单元的储存状态。为了解决这个问题，在本范例实施例中，当从实体页面中读取的数据中的错误比特的数目超过一预设门槛值时，存储器控制器104(或存储器管理电路202)会基于单一检测电压至对应的字符线以获取关于字符线上的存储单元的数据保留能力的资讯并据此调整门槛电压组。在此，预设门槛值可被设定为小于或等于最大可校正错误比特数。具体来说，在预设门槛值被设定为等于最大可校正错误比特数的例子中，若从实体页面中读取的数据中的错误比特的数目超过此预设门槛值时，则表示数据无法被错误校正。而在预设门槛值被设定为小于最大可校正错误比特数的例子中，若从实体页面中读取的数据中的错误比特的数目超过此预设门槛值时，则表示数据可能仍可被错误校正，但错误比特的数目较多。

具体来说，当从一个实体页面(以下称为第一实体页面)读取数据时，存储器控制器104(或存储器管理电路202)会一并从此实体页面中读取对应的错误检查与校正码，并且存储器控制器104(或错误检查与校正电路256)会执行错误检查与校正程序以验证所读取的数据是否存有错误比特并且在发现错误比特时尝试校正此错误比特。特别是，倘若错误比特的数目大于预设门槛值时，存储器控制器104(或存储器管理电路202)会基于单一检测电压至构成第一实体页面的存储单元所连接的字符线上以从此些存储单元中读取多个验证比特数据。也就是说，此单一检测电压会被当作为读取电压来基于至控制闸(control gate)，并通过存储单元的通道的导通状态，来识别存储单元所储存的比特数据的状态。

例如，在可复写式非易失性存储器模块106为MLC NAND快闪存储器模块的例子中，单一检测电压为介于第一读取电压值组中设定为第一门槛电压VA的电压值与第一读取电压值组中设定为第三门槛电压VC的电压值之间。再例如，在可复写式非易失性存储器模块106为TLC NAND快闪存储器模块的例子中，单一检测电压为介于第一读取电压值组中设定为第一门槛电压VA的电压值与第一读取电压值组中设定为第七门槛电压VG的电压值之间。

在获取验证比特数据之后，存储器控制器104(或存储器管理电路202)会计算所获取的验证比特数据之中被识别为第一状态的比特数据的增加量。更详细来说，在存储器储存装置100生产时，存储器控制器104(或存储器管理电路202)会将检测数据程序化至存储单元中，基于此单一检测电压至字符线以读取多个初始验证比特数据并且计算此些初始验证比特数据之中被识别为第一状态的比特数据的数目。特别是，关于此些初始验证比特数据之中被识别为第一状态的比特数据的数目的资讯会被记录，并且之后在获取验证比特数据之后，存储器控制器104(或存储器管理电路202)会计算所获取的验证比特数据之中被识别为第一状态的比特数据的数目并且通过将所获取的验证比特数据之中被识别为第一状态的比特数据的数目减去初始验证比特数据之中被识别为第一状态的比特数据的数目来获取被识别为第一状态的比特数据的增加量。

在本范例实施例中，存储器控制器104(或存储器管理电路202)会根据此增加量来查询一读取电压对应表以获取新的读取电压值组(以下称为第二读取电压值组)并且以第二读取电压值组来设定用于第一实体页面的读取运作所使用的门槛电压组。具体来说，对应可复写式非易失性存储器模块106的存储单元的各种临界电压分布的适当读取电压值会事先以模拟方式来计算获得并且记录在读取电压对应表中。例如，一个用以评估对应可复写式非易失性存储器模块106的存储单元的临界电压的偏移的函数，可根据可复写式非易失性存储器模块106的存储单元之中被识别为第一状态的存储单元的数目、存储单元的抹除次数以或其他可指示存储单元损耗的资讯来被建立，并且对应此偏移的适当读取电压值会被计算并记录在读取电压对应表中。在存储器储存装置100生产时，读取电压对应表会被载入至可复写式非易失性存储器模块106或者存储器控制器104内的非易失性储存电路中。由于存储单元中比特数据之中被识别为第一状态的比特数据的增加量可用于识别存储单元的临界电压分布的变化程度，因此，在本范例实施例中，存储器控制器104(或存储器管理电路202)会根据被识别为第一状态的比特数据的增加量从读取电压对应表中获取更适合的读取电压值组来作为用于执行读取运作的门槛电压组。值得一提的是，尽管在本范例实施例中是以查询读取电压对应表来获取适当读取电压值，但本发明不限于此。在另一范例实施例中，存储器控制器104(或存储器管理电路202)也可根据被识别为第一状态的比特数据的增加量透过预先设计的公式来运算出适当读取电压值。

特别是，在另一范例实施例中，倘若使用第二读取电压值组从第一实体页面中读取的数据中的错误比特的数目大于预设门槛值时，存储器控制器104(或存储器管理电路202)还会根据一容差(Margin)来微调第二读取电压值组以获取微调后的读取电压值组(以下称为第三读取电压值组)并且以第三读取电压值组作为门槛电压组以对第一实体页面执行重新读取(retry read)运作。

图15是根据本发明一范例实施例所示出的数据读取方法的流程图。

请参照图15，在步骤S1501中，存储器控制器104(或存储器管理电路202)会基于以第一读取电压值组设定的门槛电压组至构成一实体页面(以下称为第一实体页面)的存储单元所连接的字符线(以下称为第一字符线)以从第一实体页面中读取数据。例如，存储器控制器104(或存储器管理电路202)是根据主机系统1000的读取指令来从第一实体页面中读取数据或者是执行数据合并运作而从第一实体页面中读取欲搬移的数据。

在步骤S1503中，存储器控制器104(或存储器管理电路202)会判断以第一读取电压值组设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。

倘若从以第一读取电压值组设定的门槛电压组第一实体页面中所读取的数据中的错误比特的数目非大于预设门槛值时，在步骤S1505中，存储器控制器104(或存储器管理电路202)会将已错误校正的数据传送给主机系统1000。

倘若以第一读取电压值组设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时，在步骤S1507中，存储器控制器104(或存储器管理电路202)会基于单一测试电压至第一字符线以读取多个验证比特数据并且在步骤S1509中存储器控制器104(或存储器管理电路202)会计算验证比特数据之中被识别为第一状态的比特数据的增加量。计算被识别为第一状态的比特数据的增加量的范例已详细描述如上，在此不再重复说明。

之后，在步骤S1511中，存储器控制器104(或存储器管理电路202)会根据被识别为第一状态的比特数据的增加量查询读取电压对应表以获取新的读取电压值组(以下称为第二读取电压值组)并且以第二读取电压值组来设定对应第一字符线的门槛电压组。

然后，在步骤S1513中，存储器控制器104(或存储器管理电路202)会基于以第二读取电压值组设定的门槛电压组至第一字符线以从第一实体页面中读取数据，并且在步骤S1515中，存储器控制器104(或存储器管理电路202)会判断以第二读取电压值组设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。

倘若从以第二读取电压值组设定的门槛电压组第一实体页面中所读取的数据中的错误比特的数目非大于预设门槛值时，步骤S1505会被执行。

倘若以第二读取电压值组设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时，在步骤S1517中，存储器控制器104(或存储器管理电路202)会以在第二读取电压值组的至少一读取电压值中加入一容差以获取微调的读取电压值组(以下称为第三读取电压值组)且以第三读取电压值组来设定对应第一字符线的门槛电压组。

之后，在步骤S1519中，存储器控制器104(或存储器管理电路202)会基于以第三读取电压值组设定的门槛电压组至第一字符线以对第一实体页面执行重新读取运作。

然后，在步骤S1521中，存储器控制器104(或存储器管理电路202)会判断以第三读取电压值组设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目是否大于预设门槛值。

倘若从以第三读取电压值组设定的门槛电压组第一实体页面中所读取的数据中的错误比特的数目非大于预设门槛值时，步骤S1505会被执行。

倘若以第三读取电压值组设定的门槛电压组从第一实体页面中所读取的数据中的错误比特的数目大于预设门槛值时，在步骤S1523中，存储器控制器104(或存储器管理电路202)会输出读取错误信息。

值得一提的是，在本范例实施例中，存储器控制器104(或存储器管理电路202)是在读取数据并发生错误比特的数目大于一预定门槛值时，透过基于单一测试电压至对应的字符线以读取多个验证比特数据并根据被识别为第一状态的比特数据的增加量来调整读取电压。然而，本发明不限于此，在本发明另一范例实施例中，存储器控制器104(或存储器管理电路202)也可记录可复写式非易失性存储器模块106的抹除次数并且当可复写式非易失性存储器模块106的抹除次数大于一抹除次数门槛值时，执行本范例实施例所述的读取电压调整运作。具体来说，存储器控制器104(或存储器管理电路202)会储存关于抹除次数的记录，并且每当对实体区块执行抹除指令时，存储器控制器104(或存储器管理电路202)会将此抹除次数加1。并且，当此抹除次数大于抹除次数门槛值，表示存储单元已有相当的磨损，因此，存储器控制器104(或存储器管理电路202)会执行本范例实施例的读取电压调整运作，以正确地识别存储单元的储存状态。

值得一提的是，尽管在本范例实施例中存储器管理电路202是实作在存储器控制器104中，但本发明不限于此。在本发明另一范例实施例中，存储器管理电路202也可实作在可复写式非易失性存储器模块106的控制电路中并透过一接口电性连接至可复写式非易失性存储器模块106的存储单元阵列2202。

综上所述，本发明的数据读取方法、存储器控制器、存储器储存装置与可复写式非易失性存储器模块可以根据存储单元的劣化程度动态地调整适当的读取电压由此避免数据的遗失。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (25)

1.一种数据读取方法，用于一可复写式非易失性存储器模块，其特征在于，该可复写式非易失性存储器模块具有多个存储单元、多条字符线与多条比特线，每一该些存储单元与该些字符线的其中一条字符线以及该些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为一第一状态或一第二状态，并且该些存储单元构成多个实体页面，该数据读取方法包括：

基于一检测电压至该些字符线之中的一第一字符线以读取多个验证比特数据，其中一门槛电压组会以一第一读取电压值组来设定且被配置用于该第一字符线；

计算该些验证比特数据之中被识别为该第一状态的比特数据的一增加量；

根据该增加量来获取一第二读取电压值组；

以该第二读取电压值组来更新该门槛电压组；以及

使用以该第二读取电压值组所更新的该门槛电压组从该些实体页面之中的一第一实体页面中读取数据，其中该些存储单元之中构成该第一实体页面的存储单元电性连接至该第一字符线。

2.根据权利要求1所述的数据读取方法，其特征在于，还包括：

将一检测数据程序化至该第一字符线所连接的存储单元中并且基于该检测电压至该第一字符线以读取多个初始验证比特数据；以及

计算该些初始验证比特数据之中被识别为该第一状态的比特数据的数目。

3.根据权利要求2所述的数据读取方法，其特征在于，计算该些验证比特数据之中被识别为该第一状态的比特数据的该增加量的步骤包括：

计算该些验证比特数据之中被识别为该第一状态的比特数据的数目；以及

通过将该些验证比特数据之中被识别为该第一状态的比特数据的数目减去该些初始验证比特数据之中被识别为该第一状态的比特数据的数目以获取该增加量。

4.根据权利要求1所述的数据读取方法，其特征在于，还包括：

判断使用以该第二读取电压值组所更新的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目是否大于一预设门槛值；

倘若使用以该第二读取电压值组所更新的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目大于该预设门槛值时，使用一容差来微调该第二读取电压值组以产生一第三读取电压值组，并且以该第三读取电压值组来更新该门槛电压组；以及

使用以该第三读取电压值组所更新的该门槛电压组来对该第一实体页面进行一重新读取。

5.根据权利要求1所述的数据读取方法，其特征在于，该第一读取电压值组包括多个读取电压值并且该检测电压的值等于该些读取电压值之中的一最大读取电压值或者介于该些读取电压之中的该最大读取电压值与该些读取电压之中的一次大读取电压值之间。

6.根据权利要求1所述的数据读取方法，其特征在于，还包括：

使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中读取数据；

判断使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目是否大于一预设门槛值；

其中所述基于该检测电压至该第一字符线以读取该些验证比特数据的步骤是在使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目大于该预设门槛值时被执行。

7.根据权利要求1所述的数据读取方法，其特征在于，还包括：

判断该可复写式非易失性存储器模块的一抹除次数是否大于一抹除次数门槛值，

其中所述基于该检测电压至该第一字符线以读取该些验证比特数据的步骤是在该可复写式非易失性存储器模块的该抹除次数大于该抹除次数门槛值时被执行。

8.根据权利要求1所述的数据读取方法，其特征在于，所述根据该增加量来获取该第二读取电压值组的步骤包括：

根据该增加量查询一读取电压对应表以获取该第二读取电压值组。

9.一种控制电路，用于从一可复写式非易失性存储器模块的多个存储单元中读取数据，其特征在于，该控制电路包括：

一接口，用以电性连接该些存储单元、多条字符线与多条比特线，每一该些存储单元与该些字符线的其中一条字符线以及该些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为一第一状态或一第二状态，并且该些存储单元构成多个实体页面；以及

一存储器管理电路，电性连接至该接口，并且用以基于一检测电压至该些字符线之中的一第一字符线以读取多个验证比特数据，其中该存储器管理电路设定一第一读取电压值组作为用于该第一字符线的一门槛电压组，

其中该存储器管理电路还用以计算该些验证比特数据之中被识别为该第一状态的比特数据的一增加量，并且根据该增加量来获取一第二读取电压值组，

其中该存储器管理电路还用以以该第二读取电压值组来更新该门槛电压组并且使用以该第二读取电压值组所更新的该门槛电压组从该些实体页面之中的一第一实体页面中读取数据，其中该些存储单元之中构成该第一实体页面的存储单元电性连接至该第一字符线。

10.根据权利要求9所述的控制电路，其特征在于，该存储器管理电路还用以将一检测数据程序化至该第一字符线所连接的存储单元中并且基于该检测电压至该第一字符线以读取多个初始验证比特数据，

其中该存储器管理电路还用以计算该些初始验证比特数据之中被识别为该第一状态的比特数据的数目。

11.根据权利要求10所述的控制电路，其特征在于，在计算该些验证比特数据之中被识别为该第一状态的比特数据的该增加量的运作中，该存储器管理电路计算该些验证比特数据之中被识别为该第一状态的比特数据的数目，并且通过将该些验证比特数据之中被识别为该第一状态的比特数据的数目减去该些初始验证比特数据之中被识别为该第一状态的比特数据的数目以获取该增加量。

12.根据权利要求9所述的控制电路，其特征在于，该存储器管理电路还用以判断使用以该第二读取电压值组所更新的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目是否大于一预设门槛值，

倘若使用以该第二读取电压值组所更新的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目大于该预设门槛值时，该存储器管理电路还用以使用一容差来微调该第二读取电压值组以产生一第三读取电压值组，以该第三读取电压值组来更新该门槛电压组，并且使用以该第三读取电压值组所更新的该门槛电压组来对该第一实体页面进行一重新读取。

13.根据权利要求9所述的控制电路，其特征在于，该第一读取电压值组包括多个读取电压值并且该检测电压的值等于该些读取电压值之中的一最大读取电压值或者介于该些读取电压之中的该最大读取电压值与该些读取电压之中的一次大读取电压值之间。

14.根据权利要求9所述的控制电路，其特征在于，该存储器管理电路使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中读取数据，并且判断使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目是否大于一预设门槛值，

其中该存储器管理电路是在使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目大于该预设门槛值时基于该检测电压至该第一字符线以读取该些验证比特数据。

15.根据权利要求9所述的控制电路，其特征在于，该存储器管理电路还用以判断该可复写式非易失性存储器模块的一抹除次数是否大于一抹除次数门槛值，

其中该存储器管理电路是在该可复写式非易失性存储器模块的该抹除次数大于该抹除次数门槛值时基于该检测电压至该第一字符线以读取该些验证比特数据。

16.根据权利要求9所述的控制电路，其特征在于，在所述根据该增加量来获取该第二读取电压值组的运作中，该存储器管理电路根据该增加量查询一读取电压对应表以获取该第二读取电压值组。

17.一种存储器储存装置，其特征在于，包括：

一连接器，用以电性连接至一主机系统；

一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块具有多个存储单元、多条字符线与多条比特线，每一该些存储单元与该些字符线的其中一条字符线以及该些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为一第一状态或一第二状态，并且该些存储单元构成多个实体页面；以及

一存储器控制器，电性连接至该连接器与该可复写式非易失性存储器模块，且用以基于一检测电压至该些字符线之中的一第一字符线以读取多个验证比特数据，其中该存储器控制器设定一第一读取电压值组作为用于该第一字符线的一门槛电压组，

其中该存储器控制器还用以计算该些验证比特数据之中被识别为该第一状态的比特数据的一增加量，并且根据该增加量来获取一第二读取电压值组，

其中该存储器控制器还用以以该第二读取电压值组来更新该门槛电压组并且使用以该第二读取电压值组所更新的该门槛电压组从该些实体页面之中的一第一实体页面中读取数据，其中该些存储单元之中构成该第一实体页面的存储单元电性连接至该第一字符线。

18.根据权利要求17所述的存储器储存装置，其特征在于，该存储器控制器还用以将一检测数据程序化至该第一字符线所连接的存储单元中并且基于该检测电压至该第一字符线以读取多个初始验证比特数据，

其中该存储器控制器还用以计算该些初始验证比特数据之中被识别为该第一状态的比特数据的数目。

19.根据权利要求18所述的存储器储存装置，其特征在于，在计算该些验证比特数据之中被识别为该第一状态的比特数据的该增加量的运作中，该存储器控制器计算该些验证比特数据之中被识别为该第一状态的比特数据的数目，并且通过将该些验证比特数据之中被识别为该第一状态的比特数据的数目减去该些初始验证比特数据之中被识别为该第一状态的比特数据的数目以获取该增加量。

20.根据权利要求17所述的存储器储存装置，其特征在于，该该存储器控制器还用以判断使用以该第二读取电压值组所更新的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目是否大于一预设门槛值，

倘若使用以该第二读取电压值组所更新的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目大于该预设门槛值时，该存储器管理电路还用以使用一容差来微调该第二读取电压值组以产生一第三读取电压值组，以该第三读取电压值组来更新该门槛电压组，并且使用以该第三读取电压值组所更新的该门槛电压组来对该第一实体页面进行一重新读取。

21.根据权利要求17所述的存储器储存装置，其特征在于，该第一读取电压值组包括多个读取电压值并且该检测电压的值等于该些读取电压值之中的一最大读取电压值或者介于该些读取电压之中的该最大读取电压值与该些读取电压之中的一次大读取电压值之间。

22.根据权利要求17所述的存储器储存装置，其特征在于，该存储器控制器使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中读取数据，并且判断使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目是否大于一预设门槛值，

其中该存储器控制器是在使用以该第一读取电压值组所设定的该门槛电压组从该第一实体页面中所读取的数据中的错误比特的数目大于该预设门槛值时基于该检测电压至该第一字符线以读取该些验证比特数据。

23.根据权利要求17所述的存储器储存装置，其特征在于，该存储器控制器还用以判断该可复写式非易失性存储器模块的一抹除次数是否大于一抹除次数门槛值，

其中该存储器控制器是在该可复写式非易失性存储器模块的该抹除次数大于该抹除次数门槛值时基于该检测电压至该第一字符线以读取该些验证比特数据。

24.根据权利要求17所述的存储器储存装置，其特征在于，在所述根据该增加量来获取该第二读取电压值组的运作中，该存储器控制器根据该增加量查询一读取电压对应表以获取该第二读取电压值组。

25.一种存储器模块，其特征在于，包括：

多条字符线；

多条比特线；

多个存储单元，其中每一该些存储单元与该些字符线的其中一条字符线以及该些比特线的其中一条比特线电性连接，每一存储单元可储存至少一个比特数据，每一比特数据可根据一电压被识别为一第一状态或一第二状态，并且该些存储单元构成多个实体页面；以及

一控制电路，电性连接至该些字符线、该些比特线与该些存储单元，且用以基于一检测电压至该些字符线之中的一第一字符线以读取多个验证比特数据，其中该控制电路设定一第一读取电压值组作为用于该第一字符线的一门槛电压组，

其中该控制电路还用以计算该些验证比特数据之中被识别为该第一状态的比特数据的一增加量，并且根据该增加量来获取一第二读取电压值组，

其中该控制电路器还用以以该第二读取电压值组来更新该门槛电压组并且使用以该第二读取电压值组所更新的该门槛电压组从该些实体页面之中的一第一实体页面中读取数据，其中该些存储单元之中构成该第一实体页面的存储单元电性连接至该第一字符线。