JP2012203972A - 不揮発性半導体記憶装置の制御方法 - Google Patents
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Abstract
【課題】メモリセルにおけるしきい値分布の広がりを抑制することができる不揮発性半導体記憶装置の制御方法を提供する。
【解決手段】本発明の不揮発性半導体記憶装置の制御方法は、選択されたメモリセルWLnにデータを書き込むためのプログラム動作において、メモリセルWLnに近接するメモリセルWLn+1に書き込まれるデータが判定されるステップ(ST12)と、ST12における判定結果に基づいて、メモリセルWLnに注入される電荷量が制御されつつメモリセルWLnへのデータ書き込みが行われるステップ(ST13〜16)と、を有する。
【選択図】 図1
【解決手段】本発明の不揮発性半導体記憶装置の制御方法は、選択されたメモリセルWLnにデータを書き込むためのプログラム動作において、メモリセルWLnに近接するメモリセルWLn+1に書き込まれるデータが判定されるステップ(ST12)と、ST12における判定結果に基づいて、メモリセルWLnに注入される電荷量が制御されつつメモリセルWLnへのデータ書き込みが行われるステップ(ST13〜16)と、を有する。
【選択図】 図1
Description
本発明の実施形態は、不揮発性半導体記憶装置の制御方法に関する。
フローティングゲート(以下、「FG」ともいう。)に蓄積された電荷量によってデータを記憶する不揮発性半導体記憶装置、例えば、NANDフラッシュメモリでは、個々のメモリセルがFGを備え、FGの電子注入と電子放出によりデータの書き込みと消去が実行される。このFG内の電子注入量を制御することにより、複数のしきい値状態(データ状態)を設定することができる。近年、1つのメモリセルに2ビット、すなわち4値を記憶させるNANDフラッシュメモリが開発され、量産されている。
ところで、一般に、メモリセル間には製造工程のバラツキや動作時の微妙な電圧変化などによりFGに注入される電荷量にバラツキが生ずる。このため、メモリセルのしきい値は同じデータに対しても全体としてある分布を形成し、この分布の広がりがData Retention耐性を低下させ、ひいてはメモリの誤動作(読み出しエラー)を引き起こす可能性がある。特に、近年の製造プロセス技術のさらなる微細化に伴って、近接メモリセルのFG間の干渉により書き込みセルのしきい値分布が拡大する傾向にある。
多値メモリ、例えば、多値NANDフラッシュメモリのプログラム動作においては、通常、消去(Erase)状態に対応するデータに関してはデータの書き込みは行なわれない。つまり、状態の遷移(しきい値の変化)は発生しない。そのため、周囲に消去状態のメモリセル(以下、「消去セル」という)が多いメモリセルは、自身にデータが書き込まれた状態からの遷移量(しきい値の変化量)は小さい。これに対して、周りのメモリセルに消去セルが少ない場合は、自身のメモリセルにデータが書き込まれた後に周りのメモリセルが書き込まれると、近接セル間の影響でそのメモリセルに状態遷移(しきい値の変化)が発生する。このような書き込みセルにおける各データ状態の分布が近接するメモリセルのデータ状態によって広がってしまうという問題が、近年顕著になってきている。多値メモリでは、その動作特性上の制約から、2値メモリに比べ書き込みセルでのしきい値分布の広がりはより狭く抑えられなければならず、特に大きな問題となっている。
本発明は、メモリセルにおけるしきい値分布の広がりを抑制することができる不揮発性半導体記憶装置の制御方法を提供する。
本発明の一態様によれば、複数のメモリセルが行列状に配置された不揮発性半導体記憶装置の制御方法であって、前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込むためのプログラム動作において、前記選択されたメモリセルに近接する近接メモリセルに書き込まれるデータが判定される第1のステップと、前記第1のステップにおける判定結果に基づいて、前記選択されたメモリセルへ注入される電荷量が制御されつつ前記選択されたメモリセルへのデータ書き込みが行われる第2のステップと、を有することを特徴とする不揮発性半導体記憶装置の制御方法が提供される。
以下、図面を参照しながら、本発明の実施の形態を説明する。
図1は、本発明の実施例1に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すフロー図である。ここでは、一例として、NANDフラッシュメモリにおいて、選択されたメモリセル(ワード線WLnに対応する。以下、「メモリセルWLn」ともいう。)にデータが書き込まれるプログラム動作にかかわる部分を示した。
本発明の実施例1に係る不揮発性半導体記憶装置の制御方法は、メモリセルWLnへの初期書き込みを行うステップ(ST11)、メモリセルWLnに近接するメモリセルWLn+1のデータを判定するステップ(ST12)、ST12の判定結果に基づいてベリファイレベルを設定するステップ(ST13およびST14)、ステップ(ST13、ST14)のベリファイレベルによりメモリセルWLnのベリファイ(読み出し)を行うステップ(ST16)、およびメモリセルWLnのベリファイ(追加書き込み)を行うステップ(ST15)を備えている。
初期書き込みステップ(ST11)では、選択されたメモリセル(WLn)に書き込まれるデータに応じてフローティングゲート(FG)に通常の方法で電子が注入され、これによりメモリセルWLnのしきい値が変化する。4値NANDフラッシュメモリの場合、例えば、データ“1”に対応するメモリセルWLnのしきい値は“A”状態(“A”state)に遷移し、データ“2”に対応するメモリセルWLnのしきい値は“B”状態(“B”state)に遷移し、データ“3”に対応するメモリセルWLnのしきい値は“C”状態(“C”state)に遷移する。
NANDフラッシュメモリでは、プログラム動作に先立って対象となるブロックのメモリセルはすべて消去(“E”状態)され、データ“0”に対応するメモリセルWLnのFGには電子は注入されない。したがって、この場合しきい値は“E”状態(“E”state)のままとなる。
判定ステップ(ST12)では、メモリセルWLnに近接するメモリセルWLn+1に書き込まれるべきデータが“0”(“E”状態)であるかが判定される。
ST12の判定結果が“Yes”、つまり、メモリセルWLn+1に書き込まれるデータが“0”である場合には、第1のベリファイレベル設定ステップ(ST13)で、メモリセルWLnに対応するワード線の読み出し電圧レベル(ベリファイレベル)が通常より高いV_FINE#となるよう設定される。
また、ST12の判定結果が“No”、つまり、メモリセルWLn+1に書き込まれるデータが“0”以外である場合には、第2のベリファイレベル設定ステップ(ST14)で、メモリセルWLnに対応するワード線の読み出し電圧レベル(ベリファイレベル)が通常のV_FINE(<V_FINE#)となるよう設定される。
すなわち、ST12における判定結果に基づいて、メモリセルWLnに対応するワード線には異なる読み出し電圧(ベリファイレベル)が印加されることになる。
ベリファイ(読み出し)(ST16)では、ST13またはST14で設定されたベリファイレベルによりメモリセルWLnの読み出しが行われる。この結果により、ベリファイパス、ベリファイフェイルが判定される。次にベリファイフェイルになった場合はベリファイ(追加書き込み)ステップ(ST15)が行われる。
ベリファイ(追加書き込み)(ST15)では、ST13またはST14を用いたベリファイ(読み出し)ステップ(ST16)の結果によりベリファイレベルを用いて追加書き込み(ベリファイ)が実行される。すなわち、メモリセルWLn+1に書き込まれるデータに基づいて、FGに注入される電子量を制御しつつメモリセルWLnへの追加書き込みが行われる。
この結果、メモリセルWLn+1に書き込まれるデータが“0”である場合には、データが“0”以外である場合に比べメモリセルWLnのFGにはより多くの電子が注入され、この時点(メモリセルWLnへの追加書き込み終了直後)では、メモリセルWLn+1に書き込まれるデータが“0”以外である場合に比べ、メモリセルWLnのしきい値は相対的に高くなっている。
図2は、本発明の実施例1に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図である。ここでは、図1に対応して、4値のNANDフラッシュメモリにおいて、選択されたカラム(書き込みカラム)に複数配置されたメモリセル(21a〜21e)に順次データが書き込まれるプログラム動作にかかわる部分を示した。
図2(a)は、書き込みカラムのメモリセルWLn-1までのデータ書き込みが終了し、メモリセルWLnへのデータ書き込み(データ“3”)を行う際のベリファイステップ(ST16)における各ワード線の電圧レベルを示したイメージ図である。ここで、書き込みカラムのメモリセル21aがワード線WLn-2に対応し、メモリセル21bがワード線WLn-1に対応し、メモリセル21cがワード線WLnに対応し、メモリセル21dがワード線WLn+1に対応し、メモリセル21eがワード線WLn+2に対応しており、メモリセル21aにデータ“3”(“C”状態に対応する。)が書き込まれ、メモリセル21bにデータ“1”(“A”状態に対応する。)が書き込まれる。また、メモリセル21cにデータ“3”(“C”状態に対応する。)が書き込まれる予定であり、メモリセル21dにデータ“0”(“E”状態に対応する。)が書き込まれる予定であり、メモリセル21eにデータ“1”(“A”状態に対応する。)が書き込まれる予定である。
また、図2(b)は、書き込みカラムに配置されたメモリセルに順次データ書き込みを行った場合の近接するメモリセルの近接効果による影響の様子を示すイメージ図である。図2(b)に示したように、本発明の不揮発性半導体記憶装置の制御方法におけるプログラム動作は、選択された書き込みカラムにおいて複数のメモリセル(WLn-1、WLn、WLn+1)に対して順次データ書き込みが実行される。したがって、メモリセルWLnへのデータ書き込みが終了した時点でメモリセルWLnの近接効果による影響でメモリセルWLn-1のしきい値が遷移し、メモリセルWLn+1へのデータ書き込みが終了した時点でメモリセルWLn+1の近接効果による影響でメモリセルWLnのしきい値が遷移することになる。
近接効果の影響によるメモリセルのしきい値の遷移について具体的な一例を挙げれば、例えば図2(a)に示したように、メモリセル21cへのデータ書き込みが終了した時点ではメモリセル21cは“C”状態となるので、この近接効果によりメモリセル21bのしきい値は、メモリセル21bへのデータ書き込み(“1”)が終了した直後の値から高い方へ遷移する。
これに対し、メモリセル21dへのデータ書き込みが終了した時点では、メモリセル21dは“E”状態のままであるので、この近接効果によるメモリセル21cのしきい値は、メモリセル21cへのデータ書き込み(“3”)が終了した直後の値から変化せずしきい値の遷移は発生しない。
本発明の実施例1に係る不揮発性半導体記憶装置の制御方法は、この近接効果の影響によるしきい値の遷移量の差異を当該メモリセルのデータ書き込み(ベリファイ)時点であらかじめ補正しておこうとするものである。すなわち、次にデータ書き込みが行われるメモリセルが“E”状態になるならば、あらかじめベリファイレベルを上げて(V_FINE#)追加書き込みを行うことで、結果的に、次にデータ書き込みが行われるメモリセルが“E”状態以外の場合と同程度のしきい値の遷移がそのメモリセルに生ずるようにFGへ注入される電荷量を制御するものである。
なお、次に書き込まれるデータは、例えば、センスアンプ中のラッチ回路などに記憶されている。図2(a)の場合では、メモリセル21cへのデータ書き込みする時にメモリセル21dのデータ(“E”)がラッチ回路に記憶されている。このラッチ回路のデータをもとに図1の判定ステップ(ST12)が行われる。
図3は、本発明の実施例1に係る不揮発性半導体記憶装置のデータ書き込みにおける状態遷移(しきい値分布の変化)の一例を示すイメージ図である。ここでは、一例として、通常の方法でメモリセルWLnに“0”以外のあるデータを書き込んだ直後のしきい値分布とその近接メモリセルWLn+1にデータ書き込みを行った後のメモリセルWLnのしきい値分布とを比較して示した。
図3の横軸はメモリセルのしきい値電圧(V)を示し、縦軸はそのしきい値でのメモリセル数を示している。左側の山形波形(実線)は、メモリセルWLnへのデータ書き込みが終了した時点でのメモリセルWLnのしきい値分布(元の分布)を示し、右側の3つの山形波形は近接メモリセルWLn+1へのデータ書き込みが終了した後のメモリセルWLnのしきい値分布を示している。左側の波形(元の分布)は、プログラム動作中のしきい値変化を分かり易く説明するため一般的なしきい値分布の波形を示したものであり、実際にメモリセル全体でこのようなしきい値分布が発現するわけではない。別の言葉で言い替えると、左側の波形(元の分布)は、近接メモリセルWLn+1からの近接効果の影響によるしきい値の遷移がないと仮定した場合のメモリセルWLnのしきい値分布を示している。
近接メモリセルWLn+1へのデータ書き込みが終了すると、メモリセルWLn+1が“E”状態であれば、右側に実線の山形波形で示したようにしきい値の遷移は殆ど発生しない。これに対し、近接メモリセルWLn+1が“E”状態以外であれば、右側に太い実線の山形波形で示したように元の分布から高い方へしきい値の遷移が発生する。したがって、メモリ全体のしきい値分布は右側に点線の山形波形で示したように元の分布に比べてより広がった分布となる。
このような近接効果は、簡易的に、
Z = X + α(Y−Yi)
で表すことができる。ここで、
Z: メモリセルWLnのしきい値(WLn+1のデータ書き込み後)
X: メモリセルWLnのしきい値(WLnのデータ書き込み直後)
Y: メモリセルWLn+1のしきい値(WLn+1のデータ書き込み後))
Yi: メモリセルWLn+1のしきい値(初期状態)
α: 係数
である。
Z = X + α(Y−Yi)
で表すことができる。ここで、
Z: メモリセルWLnのしきい値(WLn+1のデータ書き込み後)
X: メモリセルWLnのしきい値(WLnのデータ書き込み直後)
Y: メモリセルWLn+1のしきい値(WLn+1のデータ書き込み後))
Yi: メモリセルWLn+1のしきい値(初期状態)
α: 係数
である。
例えば、メモリセルWLn+1に書き込まれるデータが“0”(“E”状態)であれば、Y=YiなのでZ=Xとなり、メモリセルWLnのしきい値の遷移は殆ど発生しない。これに対し、メモリセルWLn+1に書き込まれるデータが“0”以外(“E”状態以外)であれば、Y≠Yiなので、α(Y−Yi)の分だけメモリセルWLnのしきい値が高い方へ遷移することになる。
したがって、図1で述べたように、近接メモリセルWLn+1が“E”状態となる場合には、メモリセルWLnのベリファイの時にα(Y−Yi)と同程度のしきい値の遷移が生ずるようにベリファイレベルを高くして追加書き込みを行っておくことで、図3に示したような近接効果の影響が補正され、メモリセル全体のしきい値分布を狭くすることができる。
ここで、読み出し時に近接メモリセルWLn+1が“E”状態となる場合を補正することも考えられる。例えば、近接メモリセルWLn+1が“E”状態となった場合、ワード線WLn+1に他のワード線よりも高い電圧を印加するなどが考えられる。しかし、読み出し時に近接メモリセルWLn+1の影響を補正する場合、読み出し動作毎に近接メモリセルWLn+1のデータを読み出す必要がある。その結果、読み出し動作が遅くなってしまう。一方、本実施例のように、書き込み時に近接メモリセルWLn+1の影響を補正することにより、読み出し時に近接メモリセルWLn+1の影響を補正する必要が無くなる。その結果、読み出し時間が短くなる。特に、メモリセルWLnにデータを1回書き込んだ後、データの読み出しを多く行う場合に効果が大きい。
図4は、本発明の実施例1に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作でのしきい値分布変化を示すイメージ図である。図4(a)〜(c)の横軸はメモリセルのしきい値電圧を示し、縦軸はそのしきい値でのメモリセル数を示している。
図4(a)は全てのメモリセルが消去状態である初期状態(Initial)のしきい値分布を示し、図4(b)はメモリセルWLnのデータ書き込み直後の状態(WLnのプログラム後)のしきい値分布を示し、図4(c)はメモリセルWLn+1にデータを書き込んだ後の状態(WLn+1のプログラム後)でのしきい値分布を示している。ここでは、図を簡略にするため、4値NANDフラッシュメモリの各データ状態(“E”state、“A”state、“B”state、“C”state)のしきい値分布を1つのイメージ図として示した。また、図4(b)は、プログラム動作中のしきい値変化を分かり易く説明するため一般的なしきい値分布を示したものであり、実際にメモリセル全体でこのようなしきい値分布が発現するわけではない。
4値NANDフラッシュメモリでは、プログラム動作に先だって書き込み対象となるブロックのメモリセル全てでデータが消去され、図4(a)に示したように、しきい値分布は“E”stateだけになる。
この状態で、図1に示した方法でメモリセルWLnへのデータ書き込みが行われると、メモリセルWLnのしきい値が書き込まれたデータに応じて遷移し、メモリセルWLnの一般的なしきい値分布は、図4(b)に示したように、それぞれの状態に遷移する。すなわち、データ“1”が書き込まれたメモリセル(“A”state)のうち近接メモリセルWLn+1が“E”状態以外となるメモリセルWLnはしきい値電圧AVで始まる一般的なしきい値分布(図4(b)では実線で示してある。以下、「しきい値分布AV」という。)に遷移し、データ“1”が書き込まれたメモリセル(“A”state)のうち近接メモリセルWLn+1が“E”状態となるメモリセルWLnはしきい値電圧A#Vで始まる一般的なしきい値分布(図4(b)では太い実線で示してある。以下、「しきい値分布A#V」という。)に遷移する。
また、データ“2”が書き込まれたメモリセル(“B”state)のうち近接メモリセルWLn+1が“E”状態以外となるメモリセルWLnはしきい値電圧BVで始まる一般的なしきい値分布(図4(b)では実線で示してある。以下、「しきい値分布BV」という。)に遷移し、データ“2”が書き込まれたメモリセル(“B”state)のうち近接メモリセルWLn+1が“E”状態となるメモリセルWLnはしきい値電圧B#Vで始まる一般的なしきい値分布(図4(b)では太い実線で示してある。以下、「しきい値分布B#V」という。)に遷移し、データ“3”が書き込まれたメモリセル(“C”state)のうち近接メモリセルWLn+1が“E”状態以外となるメモリセルWLnはしきい値電圧CVで始まる一般的なしきい値分布(図4(b)では実線で示してある。以下、「しきい値分布CV」という。)に遷移し、データ“3”が書き込まれたメモリセル(“C”state)のうち近接メモリセルWLn+1が“E”状態となるメモリセルWLnはしきい値電圧C#Vで始まる仮想的なしきい値分布(図4(b)では太い実線で示してある。以下、「しきい値分布C#V」という。)に遷移する。
メモリセルWLn+1へのデータ書き込みが実行されると、図4(c)に示したように、メモリセルWLn+1からメモリセルWLnへの近接効果の影響によりメモリセルWLnのしきい値分布AV、BV、およびCV(図4(c)では点線で示してある。)はそれぞれしきい値電圧の高い方へ遷移する。
すなわち、しきい値分布A#Vはあらかじめ近接効果の影響に対応するしきい値の遷移量α(Y−Yi)と同程度のしきい値の遷移が生ずるように追加書き込み(ベリファイ)が行われている。その結果、しきい値分布AVはメモリセルWLn+1の近接効果の影響によってしきい値分布A#Vとほぼ重なる位置まで遷移し、結果として“A”stateのしきい値分布の広がり(分布幅)は太い実線で示したように狭いものとなる。同様に、しきい値分布BVはしきい値分布B#Vとほぼ重なる位置まで遷移し、しきい値分布CVはしきい値分布C#Vとほぼ重なる位置まで遷移し、“B”stateおよび“C”stateのしきい値分布の広がり(分布幅)も狭くなる。
ここで、しきい値分布A#V、B#V、およびC#Vのメモリセルは、メモリセルWLn+1に書き込まれたデータが“0”(“E”状態)であるので、メモリセルWLn+1へのデータ書き込みが終了してもしきい値が殆ど遷移せず、しきい値分布AV、BV、およびCVのみが高い方へ遷移する。
上記実施例1によれば、近接メモリセルからの近接効果の影響を補正しているので、メモリセルのしきい値分布の広がり(分布幅)を狭くすることができ、データエラー率を低減し高い信頼性を持った不揮発性半導体記憶装置を提供することができる。
また、上記実施例1によれば、データエラー率を低減することができるので、搭載するECC(Error Correcting Code)の救済数を下げ、読み出し性能やコスト競争力を向上させることができる。
上述の実施例1の説明では、初期書き込みステップ(ST11)は判定ステップ(ST12)の前に実行されるとしたが、本発明はこれに限られるものではなく、例えば、判定ステップ(ST12)およびベリファイレベル設定ステップ(ST13、ST14)の後に初期書き込みステップ(ST11)およびベリファイステップ(ST16、ST15)を続けて実行するようにしても良い。
また、上述の実施例1の説明では、メモリセルWLnのデータ書き込みの際にメモリセルWLn+1に書き込まれるデータ(“E”状態)を判定しているが、本発明はこれに限られるものではなく、例えば、メモリセルWLn+1へのデータ書き込みが終了した後にメモリセルWLnの追加書き込み(ベリファイ)を実行するようにしても良いし、あるいは、他の動作のバックグランドジョブとしてメモリセルWLn+1の判定(ST12)、WLnのベリファイレベル設定(ST13およびST14)、およびメモリセルWLnへのベリファイ(ST16、ST15)を実行するようにしても良い。その結果、次に書き込まれるデータをラッチ回路などに記憶する必要が無くなる。そのため、書き込み動作を簡略化することができる。また、書き込み動作を高速化することができる。
また、ベリファイパスするまで、ベリファイ(読み出し)、ベリファイ(追加書き込み)が行われる場合がある。その場合、全てのベリファイ(読み出し)において、メモリセルWLnに印加されるベリファイレベルを設定するステップ(ST13およびST14)で設定した電圧にしても良い。
図5は、本発明の実施例2に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すフロー図である。ここでは、一例として、NANDフラッシュメモリにおいて、選択されたメモリセル(WLn)にデータが書き込まれるプログラム動作にかかわる部分を示した。
本発明の実施例2に係る不揮発性半導体記憶装置の制御方法は、メモリセルWLnに近接するメモリセルWLn+1のデータを判定するステップ(ST51)、ST51の判定結果に基づいてメモリセルWLn+1のワード線電圧(以下、「読み出し電圧」ともいう。)を設定するステップ(ST52およびST53)、メモリセルWLnへの初期書き込みを行うステップ(ST54)、ステップ(ST52、ST53)の読み出し電圧によりメモリセルWLnのベリファイ(読み出し)を行うステップ(ST56)、およびメモリセルWLnのベリファイ(追加書き込み)を行うステップ(ST55)を備えている。
判定ステップ(ST51)では、メモリセルWLnに近接するメモリセルWLn+1に書き込まれるべきデータが“0”(“E”状態)であるかが判定される。なお、メモリセルWLn+1に書き込まれるべきデータは、例えば、センスアンプ中のラッチ回路などに記憶されている。
ST51の判定結果が“Yes”、つまり、メモリセルWLn+1に書き込まれるデータが“0”である場合には、第1の読み出し電圧設定ステップ(ST52)で、メモリセルWLn+1に対応するワード線の読み出し電圧が通常より高いVreadK#となるよう設定される。
また、ST51の判定結果が“No”、つまり、メモリセルWLn+1に書き込まれるデータが“0”以外である場合には、第2の読み出し電圧設定ステップ(ST53)で、メモリセルWLn+1に対応するワード線の読み出し電圧が通常のVreadK(<VreadK#)となるよう設定される。
すなわち、ST51における判定結果に基づいて、ステップ(ST56)のベリファイ(読み出し)時にメモリセルWLn+1に対応するワード線には異なる読み出し電圧が印加されることになる。
初期書き込みステップ(ST54)では、選択されたメモリセル(WLn)に書き込まれるデータに応じてフローティングゲート(FG)に通常の方法で電子が注入され、これによりメモリセルWLnのしきい値が変化する。4値NANDフラッシュメモリの場合、例えば、データ“1”に対応するメモリセルWLnのしきい値は“A”状態(“A”state)に遷移し、データ“2”に対応するメモリセルWLnのしきい値は“B”状態(“B”state)に遷移し、データ“3”に対応するメモリセルWLnのしきい値は“C”状態(“C”state)に遷移する。
NANDフラッシュメモリでは、プログラム動作に先立って対象となるブロックのメモリセルはすべて消去(“E”状態)され、データ“0”に対応するメモリセルWLnのFGには電子は注入されない。したがって、この場合しきい値は“E”状態(“E”state)のままとなる。
ベリファイ(読み出し)(ST56)では、ST52またはST53で設定されたメモリセルWLn+1の読み出し電圧を印加してメモリセルWLnの読み出しが行われる。この結果により、ベリファイパス、ベリファイフェイルが判定される。次にベリファイフェイルになった場合はベリファイ(追加書き込み)ステップ(ST55)が行われる。
ベリファイ(追加書き込み)(ST55)では、ST52またはST53で設定された読み出し電圧(メモリセルWLn+1のワード線電圧)を用いたベリファイ(読み出し)の結果により追加書き込み(ベリファイ)が実行される。すなわち、メモリセルWLn+1に書き込まれるデータに基づいて、FGに注入される電子量を制御しつつメモリセルWLnへの追加書き込みが行われる。
メモリセルWLn+1のワード線電圧VreadK、VreadK#は、メモリセルに書き込まれたデータの如何にかかわらず、つまり、そのメモリセルのしきい値如何にかかわらずそのメモリセルが十分にON状態(導通状態)になる電圧レベルである。また、VreadK#は、VreadKとの差が実施例1の図3で説明した近接効果のα(Y−Yi)と同程度のしきい値の遷移を生ずるように、VreadKより高く設定されている。
この結果、メモリセルWLn+1に書き込まれるデータが“0”である場合には、データが“0”以外である場合に比べメモリセルWLnのFGにはより多くの電子が注入され、この時点(メモリセルWLnへの追加書き込み終了直後)では、メモリセルWLn+1に書き込まれるデータが“0”以外である場合に比べ、メモリセルWLnのしきい値は相対的に高くなっている。
図6は、本発明の実施例2に係る不揮発性半導体記憶装置の制御方法におけるプログラム動作を示すイメージ図である。ここでは、図5に対応して、4値のNANDフラッシュメモリにおいて、選択されたカラム(書き込みカラム)に複数配置されたメモリセル(21a〜21e)に順次データが書き込まれるプログラム動作にかかわる部分を示した。
図6(a)は、書き込みカラムのメモリセルWLn-1までのデータ書き込みが終了し、メモリセルWLnへのデータ書き込みを行う際のベリファイ(読み出し)のステップ(ST56)における各ワード線の電圧レベルを示したイメージ図である。また、図6(b)は、書き込みカラムに配置されたメモリセルに順次データ書き込みを行った場合の近接するメモリセルの近接効果による影響の様子を示すイメージ図である。
図6に示したプログラムの流れおよび例として用いたデータなどは実施例1と同様であるので、同じ符号、名称を用い詳しい説明は省略する。実施例1との違いは、図5で説明したように、メモリセルWLnに印加される電圧とメモリセルn+1のワード線電圧に印加される電圧である。すなわち、実施例2では、メモリセルWLnのベリファイステップ(ST56)において、メモリセルWLn+1に書き込まれるデータの如何にかかわらずベリファイレベルは通常のV_FINEを用い、メモリセルWLn+1に書き込まれるデータに応じてメモリセルWLn+1のワード線電圧をVreadKまたはVreadK#に設定してメモリセルWLnのベリファイを実行する。
本発明の実施例2に係る不揮発性半導体記憶装置の制御方法は、近接効果の影響によるしきい値の遷移量の差異を当該メモリセルのデータ書き込み(ベリファイ)時点であらかじめ補正しておこうとするものである。すなわち、次にデータ書き込みが行われるメモリセルが“E”状態ならば、近接メモリセルのワード線電圧を通常より高く(VreadK#)して追加書き込みを行う。その結果、次にデータ書き込みが行われるメモリセルが“E”状態以外の場合と同程度のしきい値の遷移がそのメモリセルに生ずるようにFGへ注入される電荷量を制御するものである。
上記実施例2によれば、近接メモリセルからの近接効果の影響を補正しているので、メモリセルのしきい値分布の広がり(分布幅)を狭くすることができ、データエラー率を低減し高い信頼性を持った不揮発性半導体記憶装置を提供することができる。
また、上記実施例2によれば、データエラー率を低減することができるので、搭載するECC(Error Correcting Code)の救済数を下げ、読み出し性能やコスト競争力を向上させることができる。
また、書き込み時に近接メモリセルWLn+1の影響を補正することにより、読み出し時に近接メモリセルWLn+1の影響を補正する必要が無くなる。その結果、読み出し時間が短くなる。特に、メモリセルWLnにデータを1回書き込んだ後、データの読み出しを多く行う場合に効果が大きい。
上述の実施例2の説明では、初期書き込みステップ(ST54)は読み出し電圧設定ステップ(ST52およびST53)の後に実行されるとしたが、本発明はこれに限られるものではなく、例えば実施例1と同様に、最初に初期書き込みステップ(ST54)を実行するようにしても良い。
また、ベリファイパスするまで、ベリファイ(読み出し)、ベリファイ(追加書き込み)が行われる場合がある。その場合、全てのベリファイ(読み出し)において、メモリセルWLn+1に印加される読み出し電圧を、読み出し電圧設定ステップ(ST52およびST53)で設定した電圧にしても良い。
また、上述の実施例2の説明では、メモリセルWLnのデータ書き込みの際にメモリセルWLn+1に書き込まれるデータ(“E”状態)を判定しているが、本発明はこれに限られるものではなく、例えば、メモリセルWLn+1へのデータ書き込みが終了した後にメモリセルWLnの追加書き込み(ベリファイ)を実行するようにしても良いし、あるいは、他の動作のバックグランドジョブとしてメモリセルWLn+1の判定(ST51)、WLn+1のワード線読み出し電圧設定(ST52およびST53)、およびメモリセルWLnのベリファイ(ST56、ST55)を実行するようにしても良い。その結果、次に書き込まれるデータをラッチ回路などに記憶する必要が無くなる。そのため、書き込み動作を簡略化することができる。また、書き込み動作を高速化することができる。
さらに、上述の実施例1および2の説明では、4値NANDフラッシュメモリを一例として用いたが、本発明はこれに限られるものではなく、原理的には近接効果の影響によりしきい値分布が広くなるような不揮発性半導体記憶装置に適用可能である。
以上において本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、電荷蓄積層が浮遊ゲート電極ではなく、絶縁膜に電荷をトラップさせる、いわゆるMONOS型のメモリセルにも対応することが可能である。
ST11 初期書き込みステップ
ST12 判定ステップ
ST13 第1のベリファイレベル設定ステップ
ST14 第2のベリファイレベル設定ステップ
ST15 ベリファイステップ(追加書き込み)
ST16 ベリファイステップ(読み出し)
21c 選択されたメモリセル(WLn)
21d 近接メモリセル(WLn+1)
21a、21b データ書き込みが終了したメモリセル
ST12 判定ステップ
ST13 第1のベリファイレベル設定ステップ
ST14 第2のベリファイレベル設定ステップ
ST15 ベリファイステップ(追加書き込み)
ST16 ベリファイステップ(読み出し)
21c 選択されたメモリセル(WLn)
21d 近接メモリセル(WLn+1)
21a、21b データ書き込みが終了したメモリセル
Claims (5)
- 複数のメモリセルが行列状に配置された不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルのうち選択された選択メモリセルにデータを書き込むためのプログラム動作において、前記選択されたメモリセルに近接する近接メモリセルに書き込まれるデータが判定される第1のステップと、
前記第1のステップにおける判定結果に基づいて、前記選択されたメモリセルへ注入される電荷量が制御されつつ前記選択されたメモリセルへのデータ書き込みが行われる第2のステップと、
を有することを特徴とする不揮発性半導体記憶装置の制御方法。 - 前記第1のステップおよび前記第2のステップは、初期のデータ書き込み終了後に他の動作のバックグラウンドジョブとして実行されることを特徴とする請求項1に記載の不揮発性半導体記憶装置の制御方法。
- 前記第1のステップおよび前記第2のステップは、前記近接メモリセルへの書き込み前に前記選択メモリセルに対して実行されることを特徴とする請求項1に記載の不揮発性半導体記憶装置の制御方法。
- 前記第2のステップは、前記第1のステップにおける判定結果に基づいて、前記近接メモリセルに対応するワード線に異なる電圧が印加されてベリファイ読み出しが実行されるステップを備えていることを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置の制御方法。
- 前記第2のステップは、前記第1のステップにおける判定結果に基づいて、前記選択メモリセルに対応するワード線に異なる電圧が印加されてベリファイ読み出しが実行されるステップを備えていることを特徴とする請求項1乃至3に記載の不揮発性半導体記憶装置の制御方法。
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