TW201814705A - 半導體記憶體裝置及其操作方法 - Google Patents

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Abstract

本文提供了一種半導體記憶體裝置和操作該半導體記憶體裝置的方法。半導體記憶體裝置包括記憶體單元陣列，其包括多個記憶體單元；週邊電路，其被配置為對該等記憶體單元中被選擇的記憶體單元執行包括多個程式迴圈的程式操作；以及控制電路，其被配置為控制週邊電路，使得在各該程式迴圈的預設時間段期間，施加到與選擇的記憶體單元耦接的選擇的字線的程式電壓從程式開始電壓階梯式地增加階躍電壓到目標程式電壓，其中階躍電壓是該程式電壓的電壓增量。

Description

半導體記憶體裝置及其操作方法
本發明的各個實施例關於電子裝置，且更具體地，關於半導體記憶體裝置以及操作該半導體記憶體裝置的方法。
半導體記憶體裝置是使用諸如矽（Si）、鍺（Ge）、砷化鎵（GaAs）、磷化銦（InP）等的半導體實現的記憶體件。半導體記憶體裝置分為揮發性記憶體裝置和非揮發性記憶體裝置。
揮發性記憶體裝置是當電源關閉時，儲存在其中的數據丟失的記憶體件。揮發性記憶體裝置的代表性示例包括靜態RAM（SRAM）、動態RAM（DRAM）、同步DRAM（SDRAM）等。非揮發性記憶體裝置是即使在電源關閉的情況下，仍保持儲存在其中的數據的記憶體件。非揮發性記憶體裝置的代表性示例包括唯讀記憶體（ROM）、可程式設計ROM（PROM）、電可程式設計ROM（EPROM）、電可擦除可程式設計ROM（EEPROM）、快閃記憶體、相變隨機存取記憶體（PRAM）、磁性RAM（MRAM）、電阻RAM（RRAM）、鐵電RAM（FRAM）等。快閃記憶體分為NOR型記憶體和NAND型記憶體。
相關申請的交叉引用： 本申請要求於2016年9月23日向韓國智慧財產局提交的申請號為10-2016-0122219的韓國專利申請案之優先權，該專利申請透過引用被全部併入本申請。
本發明的各個實施例針對具有提高的可靠性的半導體記憶體裝置以及操作該半導體記憶體裝置的方法。
本發明的一個實施例提供一種包括記憶體單元陣列的半導體記憶體裝置，該記憶體單元陣列包括多個記憶體單元；週邊電路，其被配置為對該等記憶體單元中被選擇的記憶體單元執行包括多個程式迴圈的程式操作；以及控制電路，其被配置為控制週邊電路，使得在各該程式迴圈的預設時間段期間，被施加到與選擇的記憶體單元耦接的選擇的字線的程式電壓從程式開始電壓階梯式地增加階躍電壓（step voltage）到目標程式電壓階躍，其中階躍電壓是程式電壓的電壓增量。
本發明提供一種操作半導體記憶體裝置的方法，其包括向所有字線施加通過電壓；當字線的電壓達到通過電壓時，向字線中被選擇的字線施加高於通過電壓的程式開始電壓；且當選擇的字線的電壓達到程式開始電壓時，在多個程式迴圈的各預設時間段期間向選擇的字線施加程式電壓，其中，在預設時間段期間，程式電壓從程式開始電壓以階梯式地增加階躍電壓到目標程式電壓，其中階躍電壓是程式電壓的電壓增量。
在下文中，將參照附圖更詳細地描述實施例。本文參考了作為實施例和中間結構的示意圖的橫截面示意圖來描述實施例。因此，作為例如製造技術和/或公差的結果的圖示的形狀的變化是預期的。因此，實施例不應被解釋為限於本文所闡明區域的特定形狀，而是可以包括例如由製造導致的形狀上的偏差。在附圖中，為了清楚起見，層和區域的長度和尺寸可能被放大。附圖中相同的附圖標記表示相同的元件。
諸如 「第一」和 「第二」的術語可用於描述各種組件，但不應限制各種組件。這些術語僅用於將組件與其它組件區分開來。例如，在不脫離本公開的精神和範圍的情況下，第一組件可以被稱為第二組件，並且第二組件可以被稱為第一組件等。此外，「和/或」可以包括所提及組件中的任何一種或組合。
此外，只要在句子中沒有具體提及，單數形式可以包括複數形式。此外，在本說明書中使用的「包括/包含」或「含有/具有」表示存在或增加一個或多個組件、階段、操作和元件。
此外，除非另有定義，本說明書中使用的包括技術和科學術語的所有術語，具有與相關技術領域的技術人員通常的理解相同的含義。通常使用的字典中定義的術語應被解釋為具有與相關領域背景下的解釋相同的含義，且除非在本說明書中另有明確定義，而不應被解釋為具有理想主義或過於正式的含義。
還應注意的是，在本說明書中，「連接/耦接」是指一個元件不僅直接與另一元件耦接，而且還間接地透過中間元件與另一元件耦接。或者，「直接連接/直接耦接」是指一個元件與另一個元件直接耦接而沒有中間元件。
在下文中，將透過參照附圖描述本發明的示例性實施例，來詳細描述本發明。以下，將參照附圖詳細描述本發明的實施例。
圖1是示出記憶體系統配置的方塊圖。
記憶體系統50包括半導體記憶體裝置1000和控制器1100。
半導體記憶體裝置1000採用諸如以下的許多可選形式，例如NAND快閃記憶體、豎直NAND快閃記憶體、NOR快閃記憶體裝置、電阻式隨機存取記憶體（RRAM）、相變記憶體（PRAM）、磁阻隨機存取記憶體（MRAM）、鐵電隨機存取記憶體（FRAM）或自旋轉移轉矩隨機存取記憶體（STT-RAM）。此外，根據本發明的半導體記憶體裝置1000，可被實施為三維陣列結構。本發明不僅可應用於其中電荷儲存層被實施為導電浮柵（FG）的快閃記憶體，也可應用於其中電荷儲存層被實施為絕緣層的電荷捕獲快閃記憶體（CTF）。
半導體記憶體裝置1000包括記憶體單元陣列100和用於驅動記憶體單元陣列100的週邊電路600。記憶體單元陣列100包括多個非揮發性記憶體單元。
記憶體單元陣列100包括多個記憶塊，可以使用這些記憶塊，使得記憶塊根據其用途被劃分為系統塊和使用者塊。
在實施例中，記憶體單元陣列100可包括內容可定址記憶體（CAM）區域。CAM區域可包括多個被包括在至少一個記憶塊中的記憶體單元。在CAM區域中，可以儲存半導體記憶體裝置1000操作所需的各種類型的設置資訊。例如，在CAM區域中，可以儲存關於數據輸入/輸出操作設置的條件或其它資訊片段。在實施例中，在CAM區域中，可以儲存關於讀取/寫入操作（程式設計/擦除（P / E）迴圈）的次數的資訊、錯誤列位址和錯誤塊位址。在實施例中，在CAM區域中，半導體記憶體裝置1000操作所需的選項資訊，例如程式電壓資訊、讀取電壓資訊、擦除電壓資訊、各單元的柵極氧化膜的厚度資訊等可以被儲存。
當向半導體記憶體裝置1000供應電力時，儲存在CAM區域中的資訊由週邊電路600讀取，且週邊電路600可控制記憶體單元陣列100，使得記憶體單元上的數據輸入/輸出操作基於讀取資訊在設置的條件下被執行。
週邊電路600在控制器1100的控制下操作。週邊電路600可在控制器1100的控制下對記憶體單元陣列100中的數據進行程式設計。可以操作週邊電路600使得數據從記憶體單元陣列100被讀取且記憶體單元陣列100中的數據被擦除。
在各實施例中，半導體記憶體裝置1000的讀取操作和程式操作可在頁面的基礎上進行。半導體記憶體裝置1000的擦除操作可在記憶塊的基礎上進行。
在程式操作期間，週邊電路600可接收來自控制器1100的指示程式操作的命令、物理塊位址PBA以及寫入數據。當響應於物理塊位址PBA，包括在對應的記憶塊中的單個記憶塊和單個頁面被選擇時，週邊電路600可對選擇的頁面中的數據進行程式。
在讀取操作期間，週邊電路600可接收來自控制器1100的指示讀取操作的命令（下文稱為「讀取命令」）和物理塊位址PBA。週邊電路600可從來自響應於物理塊位址PBA而選擇的單個記憶塊中以及從包括在記憶塊中的頁面中讀取數據，並且可將讀取數據（下文稱為「頁面數據」）輸出到控制器1100。
在擦除操作期間，週邊電路600可接收來自控制器1100的指示擦除操作的命令以及物理塊位址PBA。物理塊位址PBA可指定單個記憶塊。週邊電路600可擦除與物理塊位址PBA對應的記憶塊中儲存的數據。
控制器1100控制半導體記憶體裝置1000的整體（overall）操作。控制器1100可響應於來自外部主機的請求而訪問半導體記憶體裝置1000。控制器1100可響應於來自外部主機的請求而向半導體記憶體裝置1000提供命令。
在實施例中，控制器1100可以控制半導體記憶體裝置1000，使得程式操作、讀取操作或擦除操作被執行。在程式操作期間，控制器1100可以透過通道向半導體記憶體裝置1000提供程式命令、位址和數據。在讀取操作期間，控制器1100可以透過通道向半導體記憶體裝置1000提供讀取命令和位址。在擦除操作中，控制器1100可以透過通道向半導體記憶體裝置1000提供擦除命令和位址。
控制器可包括隨機存取記憶體（RAM）1110、記憶體控制單元1120、以及錯誤校正碼（ECC）電路1130。
RAM 1110在記憶體控制單元1120的控制下操作，並且可以用作工作記憶體、緩衝記憶體、高速緩衝記憶體等等。當RAM 1110用作工作記憶體時，可以臨時儲存由記憶體控制單元1120處理的數據。當RAM 1110用作緩衝記憶體時，RAM可以用於緩衝將從主機（未示出）傳輸到半導體記憶體裝置1000或從半導體記憶體裝置1000傳輸到主機（未示出）的數據。
記憶體控制單元1120被配置為控制半導體記憶體裝置1000的讀取操作、程式操作、擦除操作和後臺操作。記憶體控制單元1120被配置為運行用於控制半導體記憶體裝置1000的韌體。
記憶體控制單元1120可執行快閃記憶體轉換層（FTL）的功能。記憶體控制單元1120可以將由主機提供的邏輯塊位址（LBA）透過FTL轉換成物理塊位址（PBA）。FTL可以使用映射表接收LBA並將LBA轉換為PBA。透過FTL執行的位址映射方法包括根據映射單元的各種方法。典型的位址映射方法包括頁面映射法、塊映射法和混合映射法。
ECC電路1130產生作為將進行程式設計的數據的ECC的同位。進一步地，在讀取操作期間，ECC電路1130可以使用同位來校正來自讀取的頁面數據中的錯誤。ECC電路1130可以使用低密度同位（LDPC）碼、博斯-查德胡裡-霍昆格姆（Bose-Chaudhuri-Hocquenghem，BCH）碼、turbo碼、里德-所羅門（Reed-Solomon，RS）碼、卷積碼、遞迴系統碼（RSC）或編碼調製，例如網路編碼調製（TCM）、分組編碼調製（Block coded modulation，BCM）或漢明（hamming）碼。
在讀取操作期間，ECC電路1130可以校正讀取頁面數據的錯誤。當錯誤位的數量超過讀取頁面數據中包括的可校正的位的數量時，解碼可能失敗。當錯誤位的數量小於或等於頁面數據中包括的可校正的位的數量時，解碼可能成功。
解碼成功表明相應的讀取命令已經通過。解碼失敗表示相應的讀取命令已經失敗。當解碼成功時，控制器1100將校正了錯誤的頁面數據輸出到主機。
儘管未在附圖中示出，但是控制器1100可進一步包括用於與半導體記憶體裝置1000通信的記憶體介面。記憶體介面包括用於與半導體記憶體裝置1000進行通信的協定。例如，記憶體介面可以包括諸如NAND介面和NOR介面的快閃記憶體介面中的至少一個。
控制器1100還可以包括主機介面（未示出），以執行主機和控制器1100之間的數據交換。主機介面包括主機和控制器1100之間通信所需的協定。在示例性實施例中，控制器1100被配置為通過諸如以下的各種介面協定中的至少一種與諸如主機的外部裝置通信：通用序列匯流排（USB）協定、多媒體卡（MMC）協定、週邊組件連接（PCI）協定、高速PCI（PCI-E）協定、先進技術附件（ATA）協定、序列ATA協定、並行ATA協定、小型電腦小型介面（SCSI）協定、增強型小型磁片介面（ESDI）協定和整合裝置電路（IDE）協定。
圖2是示出根據本發明實施例的半導體記憶體裝置的方塊圖。
圖3是示出圖2的記憶體單元陣列100的結構示意圖。
參照圖2，半導體記憶體裝置1000包括記憶體單元陣列100、週邊電路600以及控制電路700。
記憶體單元陣列100包括多個記憶塊BLK1至BLKz。多個記憶塊BLK1至BLKz透過行線RL耦接到位址解碼器200。該等記憶塊BLK1至BLKz透過多個位線BL1至BLm耦接到讀取和寫入電路400。該等記憶塊BLK1至BLKz的每一個記憶塊包括多個記憶體單元。在實施例中，多個記憶體單元為非揮發性記憶體單元。在多個記憶體單元中，耦接到相同字線的記憶體單元被定義為單個頁面。也就是說，記憶體單元陣列100由多個頁面組成。
半導體記憶體裝置1000的記憶體單元可以各自被實現為能夠儲存單個數據位的單層單元（SLC）、能夠儲存兩個數據位的多層單元（MLC）、能夠儲存三個數據位的三層單元（TLC）或能夠儲存四個數據位的四層單元（QLC）。
參照圖3，包括在記憶體單元陣列100_1中的第一記憶塊BLK1至第Z記憶塊BLKz共同耦接到第一位線BL1至第m位線BLm。在圖3中，為了便於說明，示出了多個記憶塊BLK1至BLKz中的包括在第一記憶塊BLK1中的元件，並且省略了其餘記憶塊BLK2至BLKz中包括的各個元件。將被理解的是，其餘記憶塊BLK2至BLKz中的每一個記憶塊以與第一記憶塊BLK1相同的方式被配置。
記憶塊BLK1包括多個單元串CS1_1至CS1_m。第一單元串CS1_1至第m個單元串CS1_m分別耦接到第一位線BL1至第m位線BLm。
第一單元串CS1_1至第m單元串CS1_m中的每一個單元串包括汲極選擇電晶體DST、多個串聯耦接的記憶體單元MC1至MCn以及源極選擇電晶體SST。汲極選擇電晶體DST耦接到汲極選擇線DSL1。第一記憶體單元MC1至第n記憶體單元MCn分別耦接到第一字線WL1至第n字線WLn。 源極選擇電晶體SST耦接到源極選擇線SSL1。汲極選擇電晶體DST的汲極耦接到對應的位線。第一單元串CS1_1至第m單元串CS1_m的汲極選擇電晶體分別耦接到第一位線BL1至第m位線BLm。源極選擇電晶體SST的源極耦接到共源線CSL。在實施例中，共源線CSL可以共同耦接到第一記憶塊BLK1至第Z記憶塊BLKz。
汲極選擇線DSL1、第一字線WL1至第n字線WLn以及源極選擇線SSL1均包括在圖2的行線RL中。汲極選擇線DSL1、第一字線WL1至第n字線WLn以及源極選擇線SSL1由位址解碼器200控制。共源線CSL由控制電路700控制。第一位線BL1至第m位線BLm由讀取和寫入電路400控制。
再次參照圖2，週邊電路600可以包括位址解碼器200、電壓產生器300、讀取和寫入電路400以及數據輸入/輸出（I / O）電路500。
週邊電路600在控制電路700的控制下驅動記憶體單元陣列100。例如，週邊電路600可以驅動記憶體單元陣列100，使得在控制電路700的控制下執行程式操作、讀取操作和擦除操作。
位址解碼器200透過行線RL耦接到記憶體單元陣列100。位址解碼器200被配置為響應於控制電路700的控制而操作。位址解碼器200透過設置在半導體記憶體裝置1000中的輸入/輸出緩衝器（未示出）從控制電路700接收位址ADDR。
位址解碼器200被配置為對接收到的位址ADDR的塊位址進行解碼。位址解碼器200回應於解碼的塊位址，從記憶塊BLK1至BLKz中選擇至少一個記憶塊。位址解碼器200被配置為對接收的位址ADDR的行位址進行解碼。位址解碼器200可以響應於解碼的行位址，透過將電壓產生器300供應的電壓施加到至少一個字線WL上，來選擇所選記憶塊的至少一個字線。
在程式操作期間，位址解碼器200可以對被選擇的字線施加程式電壓，並且將具有低於程式電壓的電平的通過電壓施加到未選擇的字線。在程式驗證操作期間，位址解碼器200可以將驗證電壓施加到選擇的字線，並將高於驗證電壓的驗證通過電壓施加到未選擇的字線。
在讀取操作期間、位址解碼器200可以將讀取電壓施加到選擇的字線，並且將高於讀取電壓的透過電壓施加到未選擇的字線。
在實施例中，半導體記憶體裝置1000的擦除操作在記憶塊的基礎上進行。在擦除操作期間，輸入到半導體記憶體裝置1000的位址ADDR包括塊位址。位址解碼器200可解碼塊位址，並響應解碼的塊位址而選擇單個記憶塊。在擦除操作期間，位址解碼器200可將接地電壓施加到與選擇的記憶塊耦接的字線。在實施例中，位址解碼器200可包括塊解碼器、字線解碼器、位址緩衝器等。
電壓產生器300被配置為使用提供到半導體記憶體裝置1000的外部電源電壓來產生多個電壓。電壓產生器300在控制電路700的控制下操作。
在實施例中，電壓產生器300可以透過調節外部電源電壓來產生內部電源電壓。由電壓產生器300產生的內部電源電壓被用作半導體記憶體裝置1000的操作電壓。
在實施例中，電壓產生器300可以使用外部電源電壓或內部電源電壓來產生多個電壓。例如，電壓產生器300可以包括用於接收內部電源電壓的多個泵電容器，並且可以透過在控制電路700的控制下選擇性地啟動泵電容器來產生多個電壓。產生的電壓被施加到由位址解碼器200選擇的字線上。
讀取和寫入電路400包括第一頁面緩衝器PB1至第m頁面緩衝器PBm。第一頁面緩衝器PB1至第m頁面緩衝器PBm分別透過第一位線BL1至第m位線BLm耦接到記憶體單元陣列100。第一頁面緩衝器PB1至第m頁面緩衝器PBm在控制電路700的控制下操作。
第一頁面緩衝器PB1至第m頁面緩衝器PBm執行與數據I/O電路500的數據通信。在程式操作期間，第一頁面緩衝器PB1至第m頁面緩衝器PBm透過數據I/O電路500和數據線DL接收待被儲存的數據DATA。
在程式操作期間，當程式脈衝被施加到各選擇的字線時，第一頁面緩衝器PB1至第m頁面緩衝器PBm可透過第一位線BL1至第m位線BLm，將透過數據I/O電路500接收到的數據DATA傳輸到選擇的記憶體單元。選擇的頁面中的記憶體單元基於傳輸的數據DATA進行程式設計。與施加了諸如接地電壓的程式允許電壓的位線耦接的記憶體單元，可具有增加的閾值電壓。與施加了諸如電源電壓的程式禁止電壓的位線耦接的記憶體單元的閾值電壓，可以保持不變。在程式驗證操作期間，第一頁面緩衝器PB1至第m頁面緩衝器PBm透過第一位線BL1至第m位線BLm從選擇的記憶體單元讀取頁面數據。
在讀取操作期間，讀取和寫入電路400透過位線BL從選擇的頁面中的記憶體單元讀取數據DATA，並將讀取的數據DATA輸出到數據I/O電路500。
在擦除操作期間，讀取和寫入電路400可以浮置位線BL。在實施例中，讀取和寫入電路400可以包括列選擇電路。
數據I/O電路500透過數據線DL耦接到第一頁面緩衝器PB1至第m頁面緩衝器PBm。數據I/O電路500在控制電路700的控制下操作。在程式操作期間，數據I/O電路500從外部控制器（未示出）接收待儲存的數據DATA。在讀取操作期間，數據I / O電路500將從包括在讀取和寫入電路400中的第一頁面緩衝器PB1至第m頁面緩衝器PBm接收的數據輸出到外部控制器。
控制電路700與位址解碼器200、電壓產生器300、讀取和寫入電路400以及數據I / O電路500耦接。控制電路700可以控制半導體記憶體裝置1000的整體操作。控制電路700從外部控制器接收命令CMD和位址ADDR。控制電路700可以響應命令CMD而控制週邊電路600。控制電路700可以控制位址解碼器200、電壓產生器300、讀取和寫入電路400以及數據I / O電路500，以執行與接收的命令相對應的操作。在實施例中，控制電路700可以在擦除操作期間將較高的擦除電壓Verase施加到源極線。
控制電路700可進一步包括程式電壓控制單元710。
程式電壓控制單元710可以控制在程式操作期間被施加到選擇的字線的程式電壓VPGM。在程式操作期間，程式電壓VPGM被施加到選擇的字線，且具有比程式電壓VPGM的電平低的電平的通過電壓VPASS被施加到未被選擇的字線。因此，在程式操作期間，當首先通過電壓被施加到所有字線，並且字線的電壓達到通過電壓VPASS的電平時，半導體記憶體裝置1000將被施加到選擇的字線的電壓增加到程式電壓VPGM的電平。
可以透過重複一個或多個程式迴圈（PGM迴圈）來執行半導體記憶體裝置1000的程式操作。單個程式迴圈（PGM迴圈）可以包括施加程式電壓VPGM的程式階段和驗證程式狀態的驗證階段。在程式階段中，程式電壓VPGM被施加到選擇的記憶體單元的字線。
在實施例中，半導體記憶體裝置1000可以使用每當程式迴圈進行時，逐漸增加程式電壓的增量階躍脈衝程式（ISPP）方案來執行程式操作。
在使用ISPP方案的程式操作中，在各程式迴圈中的程式電壓可具有不同的目標程式電壓VPGM_TARGET。也就是說，每當每個程式迴圈被執行時，目標程式電壓VPGM_TARGET的電平可增加。
此外，可以根據施加的程式電壓的電平和施加程式電壓的持續時間來確定每個記憶體單元的閾值電壓。由於記憶體單元與將程式電壓施加到記憶體單元的偏置源極驅動器的相對位置的差異，記憶體單元的閾值電壓可以互不相同。例如，位置更靠近位址解碼器200的近字線的記憶體單元，比位置距離位址解碼器200更遠的遠字線的那些記憶體單元更快達到目標程式電壓VPGM_TARGET的電平。隨著記憶體單元的相對位置變大，達到目標程式電壓VPGM_TARGET的電平的時間差異變大，這導致並加劇了記憶體單元閾值電壓的失真。閾值電壓分佈中的這種失真可降低半導體記憶體裝置的可靠性。
根據本發明的實施例，半導體記憶體裝置1000向選擇的字線施加逐漸增大的程式電壓，而不是直接向選擇的字線施加目標程式電壓VPGM_TARGET。更具體地，在程式操作期間，程式電壓控制單元710可控制程式電壓VPGM的電平，使得程式開始電壓VPGM_START首先被施加到選擇的字線，且隨後當選擇的字線的電壓達到程式開始電壓VPGM_START時，向選擇的字線施加在預設時間段內逐漸達到目標程式電壓VPGM_TARGET的階躍電壓。該方法可不同於在選擇的字線的電壓已經達到程式通過電壓VPASS的電平後，將對應於當前程式迴圈的目標程式電壓VPGM_TARGET直接施加到與選擇的字線。下文將參照圖6至圖12詳細描述半導體記憶體裝置1000控制被施加到選擇的字線的程式電壓VPGM的電平，使得在預設時間段階躍電壓從程式開始電壓VPGM_START逐漸階梯式地增加到目標程式電壓VPGM_TARGET的方法。
圖4是示出圖2記憶體單元陣列的另一實施例的示意圖。
參照圖4，記憶體單元陣列100_2包括多個記憶塊BLK1至BLKz。在圖4中，為了便於說明，示出了第一記憶塊BLK1的內部配置，並且省略了其餘記憶塊BLK2至BLKz的內部配置。應當理解，第二記憶塊BLK2至第z記憶塊BLKz以與第一記憶塊BLK1相同的方式配置。
參照圖4，第一記憶塊BLK1包括多個單元串CS11至CS1m和CS21至CS2m。在實施例中，單元串CS11至CS1m和CS21至CS2m中的每一個單元串可以形成「U」形。在第一記憶塊BLK1中，m個單元串被設置在行方向上，即正（+）X方向。在圖4中，示出兩個單元串被設置在列方向上，即正（+）Y方向。然而，做出這樣的圖示是為了便於說明，且將被理解的是，可以在列方向上配置3個或更多個單元串。
多個單元串CS11至CS1m和CS21至CS2m中的每一個單元串包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、管型（pipe）電晶體PT以及至少一個汲極選擇電晶體DST。
選擇電晶體SST和DST以及第一記憶體單元MC1至第n記憶體單元MCn可以分別具有相似的結構。在一個實施例中，選擇電晶體SST和DST以及第一記憶體單元MC1至第n記憶體單元MCn中的每一個記憶體可以包括通道層、隧道絕緣層、電荷儲存層和阻隔絕緣層。在實施例中，用於提供通道層的柱（pillar）可以被提供到每個單元串。在實施例中，用於提供通道層、隧道絕緣層、電荷儲存層和隔離絕緣層中至少一個的柱可被提供到每個單元串。
各單元串的源級選擇電晶體SST在共源線CSL和第一記憶體單元MC1至第p記憶體單元MCp之間連接。
在實施例中，佈置在同一行中的單元串的源極選擇電晶體被耦接到在行方向上延伸的源極選擇線，並且佈置在不同行中的單元串的源極選擇電晶體被耦接到不同的源極選擇線。在圖4中，第一行中的單元串CS11至CS1m的源極選擇電晶體被耦接到第一源極選擇線SSL1。第二行中的單元串CS21至CS2m的源極選擇電晶體被耦接到第二源極選擇線SSL2。
在另一實施例中，單元串CS11至CS1m和CS21至CS2m的源極選擇電晶體可以共同耦接到單個源極選擇線。
每個單元串中的第一記憶體單元MC1至第n記憶體單元MCn耦接在源極選擇電晶體SST和汲極選擇電晶體DST之間。
第一記憶體單元MC1至第n記憶體單元MCn可被劃分為第一記憶體單元MC1至第p記憶體單元MCp以及第p+1記憶體單元MCp+1至第n記憶體單元MCn。 第一記憶體單元MC1至第p記憶體單元MCp在與正（+）Z方向相反的方向上依序設置，並在源極選擇電晶體SST和管型電晶體PT之間串聯連接。第p+1記憶體單元MCp+1至第n記憶體單元MCn在+ Z方向上依序配置並在管型電晶體PT和汲極選擇電晶體DST之間串聯連接。第一記憶體單元MC1至第p記憶體單元MCp和第p+1記憶體單元MCp+1至第n記憶體單元MCn透過管型電晶體PT彼此耦接。每個單元串的第一記憶體單元MC1至第n記憶體單元MCn的柵極分別耦接到第一字線WL1至第n字線WLn。
在實施例中，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可以用作虛擬記憶體單元。當虛擬記憶體單元被提供時，可以穩定地控制相應單元串的電壓或電流。因此，提高了儲存在第一記憶塊BLK1中的數據的可靠性。
每個單元串的管型電晶體PT的柵極被耦接到管線PL。
每個單元串的汲極選擇電晶體DST連接在對應的位線和第p+1記憶體單元MCp+1至第n記憶體單元MCn之間。在行方向上的單元串被耦接到在行方向上延伸的汲極選擇線。第一行中的單元串CS11至CS1m的汲極選擇電晶體被耦接到第一汲極選擇線DSL1。第二行中的單元串CS21至CS2m的汲極選擇電晶體被耦接到第二汲極選擇線DSL2。
在列方向上設置的單元串被耦接到在列方向上延伸的位線。如圖4所示，第一列中的單元串CS11和CS21耦接到第一位線BL1。第m列中的單元串CS1m和CS2m被耦接到第m位線BLm。
耦接到在行方向上設置的單元串中的相同字線的記憶體單元構成單個頁面。例如，在第一行的單元串CS11至CS1m當中，耦接到第一字線WL1的記憶體單元構成單個頁面。在第二行的單元串CS21至CS2m當中，耦接到第一字線WL1的記憶體單元構成單個附加頁面。可以透過選擇第一汲極選擇線DSL1和第二汲極選擇線DSL2中的任意一個來選擇在單行方向上設置的單元串。可以透過選擇第一字線WL1至第n字線WLn中的任意一個，在選擇的單元串中選擇單個頁面。
圖5是示出圖2的記憶體單元陣列的又一實施例的示意圖。
參照圖5，記憶體單元陣列100_3包括多個記憶塊BLK1'至BLKz'。在圖5中，為了便於說明，示出了第一記憶塊BLK1'的內部結構，且省略了其餘記憶塊BLK2'至BLKz'的內部配置的圖示。將被理解的是，第二記憶塊BLK2'至第z記憶塊BLKz'以與第一記憶塊BLK1'相同的方式配置。
第一記憶塊BLK1'包括多個單元串CS11'至CS1m'和CS21'至CS2m'。多個單元串CS11'至CS1m'和CS21'至CS2m'中的每一個單元串沿+ Z方向延伸。在第一記憶塊BLK1'中，m個單元串被設置在+ X方向上。在圖5中，兩個單元串示出為被設置在+ Y方向上。然而，做出這樣的配置是為了便於說明，並且將被理解的是，可以在列方向上設置三個或更多個單元串。
單元串CS11'至CS1m'和CS21'至CS2m'中的每一個單元串包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn以及至少一個汲極選擇電晶體DST。
每個單元串的源極選擇電晶體SST連接在共源線CSL和第一記憶體單元MC1至第n記憶體單元MCn之間。設置在同一行中的單元串的源極選擇電晶體耦接到相同的源極選擇線。設置在第一行中的單元串CS11'至CS1m'的源極選擇電晶體耦接到第一源極選擇線SSL1。設置在第二行中的單元串CS21'至CS2m'的源極選擇電晶體耦接到第二源極選擇線SSL2。在另一個實施例中，單元串CS11'至CS1m'和CS21'至CS2m'的源極選擇電晶體可以共同耦接到單個源極選擇線。
每個單元串中的第一記憶體單元MC1至第n記憶體單元MCn在源極選擇電晶體SST和汲極選擇電晶體DST之間串聯連接。第一記憶體單元MC1至第n記憶體單元MCn的柵極分別耦接到第一字線WL1至第n字線WLn。
在實施例中，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可以用作虛擬記憶體單元。當提供了虛擬記憶體單元時，可以穩定地控制對應的單元串的電壓或電流。因此，提高了儲存在第一記憶塊BLK1'中的數據的可靠性。
每個單元串的汲極選擇電晶體DST連接在對應的位線和第一記憶體單元MC1至第n記憶體單元MCn之間。在行方向上設置的單元串的汲極選擇電晶體被耦接到在行方向上延伸的汲極選擇線。第一行中的單元串CS11'至CS1m'的汲極選擇電晶體被耦接到第一汲極選擇線DSL1。第二行中的單元串CS21'至CS2m'的汲極選擇電晶體被耦接到第二汲極選擇線DSL2。
最終，除了每個單元串不具有管型電晶體PT外，圖5的第一記憶塊BLK1'具有與圖4的第一記憶塊BLK1的電路相似的等效電路。
圖6是示出使用ISPP方案的程式方法的示意圖。
參照圖6，半導體記憶體裝置的程式操作可以包括一個或多個程式迴圈。在圖6中，示出了半導體記憶體裝置總共進行N次程式迴圈的情況。單個程式迴圈可以被劃分為施加程式電壓Vpgm的程式階段和程式驗證階段。
在N個程式迴圈期間，半導體記憶體裝置將程式電壓脈衝Vpgm1至Vpgm（n）施加到選擇的字線WL，之後分別對第一至第N程式狀態中的每一個程式狀態施加相應的驗證電壓Vvfy1至Vvfyn。在施加電壓的同時，半導體記憶體裝置可以將程式通過電壓和讀取通過電壓施加到未選擇的字線。
在實施例中，在驗證階段中使用的驗證電壓的數量可以根據程式方法被區別設置。也就是說，在驗證階段中使用的驗證電壓的數量並不受圖6的實施例的限制。
在使用ISPP方案的程式操作中，隨著程式迴圈次數增加，程式電壓Vpgm1至Vpgm（n）可以預設的電壓電平逐漸增加。例如，在程式迴圈2中施加的第二程式電壓Vpgm2可以預設的電壓電平來大於程式迴圈1中施加的第一程式電壓Vpgm1。在實施例中，程式電壓Vpgm1至Vpgm（n）的電平可以是各程式迴圈中的目標程式電壓VPGM_TARGET的電平。
圖7是示出在單個程式迴圈中施加到選擇的字線的程式電壓的示意圖。
圖7示出了在程式操作中由半導體記憶體裝置施加到選擇的字線的程式電壓VPGM。
在程式操作期間，程式電壓VPGM被施加到選擇的字線，且具有比程式電壓VPGM電平低的電平的通過電壓VPASS被施加到未被選擇的字線。在程式操作期間，半導體記憶體裝置首先將通過電壓VPASS施加到所有字線，並且當所有字線的電壓達到通過電壓VPASS的電平時，將施加到選擇的字線的電壓增加到程式電壓VPGM的電平。
更具體地，在t1時刻，半導體記憶體裝置可向所有字線施加通過電壓VPASS。由於在t1時刻所施加的通過電壓VPASS，當到達t2時刻時，所有字線的電壓可以達到通過電壓VPASS的電平，因此所有字線的電壓可以具有通過電壓VPASS的電平。
在t2時刻，半導體記憶體裝置可以將程式開始電壓VPGM_START施加到選擇的字線。程式開始電壓VPGM_START的電平在所有程式迴圈中可以具有相同的值。
當在t2時刻程式開始電壓VPGM_START被施加到選擇字線時，選擇的字線的電位會增加。在t3時刻，選擇的字線的電位可達到程式開始電壓VPGM_START的電平。
半導體記憶體裝置可以執行控制，使得在t3時刻和t4時刻之間的區間內，施加到選擇的字線的電壓從程式開始電壓VPGM_START階梯式地增加到目標程式電壓VPGM_TARGET。
在使用ISPP方案的程式操作中，目標程式電壓VPGM_TARGET的電平隨著程式迴圈次數的增加而增加。因此，在半導體記憶體裝置中，隨著程式迴圈次數的增加，在t3時刻和t4時刻之間的區間內，施加到選擇的字線的電壓的增量梯度可以進一步增加。
圖8為示出根據本發明實施例的程式電壓控制方法的示意圖。
參照圖8，圖的橫軸表示階段（t）。單個階段可以具有與半導體記憶體裝置的微時鐘MC_CK的一個週期和半個週期對應的的一個時間長度。圖的縱軸表示程式電壓的大小（V）。
為了便於說明，在圖8中，假定在階段計數例如為5 （t=5）時， 也就是當時間到達第5階段時，選擇的字線的電壓達到程式開始電壓VPGM_START。
半導體記憶體裝置可以控制程式電壓，使得在與從階段計數為5到21所對應的預設時間段期間，即與從第5階段（t = 5）到第21階段（t = 21）的階段數量所對應的預設時間段期間，選擇的字線的電壓從程式開始電壓VPGM_START達到目標程式電壓VPGM_TARGET。
更具體地，半導體記憶體裝置可以控制程式電壓，使得在對應於多個階段的預設時間段期間，例如在如上文舉例的對應於從第5階段（t = 5）到第21階段（t = 21）的階段數量的預設時間段期間，當施加到選擇的字線的電壓達到程式開始電壓VPGM_START時，選擇的字線的電壓增加達到對應的程式迴圈的目標程式電壓VPGM_TARGET。
在實施例中，可以控制程式電壓，使得在預設時間段期間，程式電壓在每個階段中增加階躍電壓Vstep。預設時間段的長度可以對所有程式迴圈保持不變，這意味著在各程式迴圈中，選擇的字線的電壓從程式開始電壓VPGM_START達到目標程式電壓VPGM_TARGET需要恒定的時間段。在一個實施例中，預設時間段可對應於總共2N 個階段。圖8示例了具有總共16個階段的預設時間段，也就是N=4。
半導體記憶體裝置可以在從程式開始電壓VPGM_START開始的預設時間段期間，在每個階段區間開始時，對與預設時間段中剩餘時間長度對應的剩餘階段進行計數。
階段區間可由如下的等式1定義。
[等式1]：第n階段區間（單位：階段）=
其中， 「n」為從1到N+1範圍內的自然數。
當給出與預設時間段對應的總共為2N 個階段時，可以獲得各個階段區間。例如，具有總共16個階段（= 2N ，其中N = 4）並且從第5階段開始的預設時間段可以包括從第5階段開始的8（= 24 -23 ）個階段的第一階段區間、從第13階段開始的4（= 23 -22 ）個階段的第二階段區間、從第17階段開始的2（= 22 -21 ）個階段的第四階段區間、從第19階段開始的1（= 21 -20 ）個階段的第四階段區間以及從第20階段開始的1個階段的第五階段區間，如圖8所示。
在每個階段區間開始時，半導體記憶體裝置可以基於目標程式電壓VPGM_TARGET、選擇的字線的當前程式電壓以及剩餘階段的計數的數量來更新階躍電壓Vstep。在更新階躍電壓Vstep時，程式電壓可以在相應的階段區間期間在各個階段增加更新的階躍電壓。
在每個階段區間開始時，半導體記憶體裝置可基於目標程式電壓VPGM_TARGET、選擇的字線的當前電壓VCURRENT以及剩餘階段的計數的數量來更新階躍電壓Vstep，如以下等式2：
[等式2]：Vstep（n）=
其中，「n」為從1到N+1範圍內的自然數。
例如，假設當階躍電壓更新時，階段的總數為2N ，且更新的階躍電壓的電平由如下的表1所示：
[表1]
參照表1，在2N -2N-1 個階段的第一階段區間期間，程式電壓可在各階段增加第一階躍電壓Vstep1。
在2N-1 -2N-2 個階段的第二階段區間期間，程式電壓可在各階段增加第二階躍電壓Vstep2。
在2N-2 -2N-3 個階段的第三階段區間期間，程式電壓可在各階段增加第三階躍電壓Vstep3。
在21 -20 個階段的第N階段區間期間，程式電壓可在各階段增加第N階躍電壓Vstep（N）。
在20 個階段的第N+1階段區間期間，程式電壓可在各階段增加第N+1階躍電壓Vstep（N+1），且選擇的字線的電壓達到目標程式電壓VPGM_TARGET。
在圖8中，雖然已經透過舉例描述了包括在預設時間段中的階段總數為16（= 2N = 24 ）的情況，但是本發明實施例中的預設時間段中包括的多個階段的數量不受圖8的實施例的限制。
參照圖8，預設時間段中包括的階段總數為16（=2N ，其中N=4）。
在從第5階段到第13階段的8個階段的第一階段區間Step1期間，施加到選擇的字線的第一階躍電壓Vstep1為(VPGM_TARGET - VCURRENT(t=5))/16，且程式電壓被控制成從程式開始電壓VPGM_START，即第5階段的電壓電平開始，在各階段增加第一階躍電壓Vstep1。
在從第13階段到第17階段的4個階段的第二階段區間Step2期間，施加到選擇的字線的第二階躍電壓Vstep2為(VPGM_TARGET - VCURRENT(t=13))/8，且程式電壓被控制成從第13階段的電壓電平開始，在各階段增加第二階躍電壓Vstep2。
在從第17階段到第19階段的2個階段的第三階段區間Step3期間，施加到選擇的字線的第三階躍電壓Vstep3為(VPGM_TARGET - VCURRENT(t=17))/4，且程式電壓被控制成從第17階段的電壓電平開始，在各階段增加第三階躍電壓Vstep3。
在從第19階段到第20階段的1個階段的第四階段區間Step4期間，施加到選擇的字線的第四階躍電壓Vstep4為(VPGM_TARGET - VCURRENT(t=19))/2，且程式電壓被控制成從第19階段的電壓電平開始，在各階段增加第四階躍電壓Vstep4。
在從第20階段到第21階段的1個階段的第五階段區間Step5期間，施加到選擇的字線的第五階躍電壓Vstep5為(VPGM_TARGET - VCURRENT(t=20))/1，且程式電壓被控制成從第20階段的電壓電平開始，在各階段增加第五階躍電壓Vstep5。
圖9是示出圖2程式電壓控制單元710結構的示意圖。
參照圖9，程式電壓控制單元710可包括階躍電壓決定單元910、程式電壓輸出單元920以及加法器930。
階躍電壓決定單元910基於目標程式電壓VPGM_TARGET、各階段區間開始時選擇的字線的當前程式電壓VCURRENT以及剩餘階段的計數的數量，根據等式1和2來確定階躍電壓。階躍電壓決定單元910可接收目標程式電壓VPGM_TARGET、選擇的字線的當前程式電壓VCURRENT以及預設時間段中包括的階段的總數（step#），該預設時間段是在程式迴圈中從程式開始電壓VPGM_START達到目標程式電壓VPGM_TARGET的程式電壓所需的。
階躍電壓決定單元910可向加法器930輸出已計算的階躍電壓Vstep。
階躍電壓決定單元910可根據選擇的字線的當前程式電壓VCURRENT以及各階段區間開始時剩餘階段的數量，在各階段區間開始時更新階躍電壓Vstep（參照等式1和2）。在各階段區間開始時，階躍電壓決定單元910可基於當前程式電壓VCURRENT、目標程式電壓VPGM_TARGET、剩餘階段的數量，根據等式1和2來更新階躍電壓Vstep。階躍電壓決定單元910可向加法器930輸出更新的階躍電壓Vstep。
例如，階躍電壓決定單元910接收對應於預設時間段的階段的總數step#、並在每個由等式1定義的階段區間開始時更新階躍電壓Vstep。
如上文所示，對應於預設時間段的階段的總數step#為2N 。階躍電壓決定單元910在由等式1定義的每個階段區間開始時更新階躍電壓Vstep。
程式電壓輸出單元920可以響應於輸入時鐘信號，輸出為每個時鐘增加了階躍電壓Vstep的程式電壓。在下一階段中從程式電壓輸出單元920輸出的程式電壓Vpgm_next，可以是當前程式電壓Vpgm_current和階躍電壓Vstep之和。程式電壓輸出單元920可以將作為當前程式電壓Vpgm_current的程式電壓Vpgm_next回饋給階躍電壓決定單元910和加法器930兩者。
加法器930可以將反饋的當前程式電壓Vpgm_current加上從階躍電壓決定單元910輸出的階躍電壓Vstep，並且可以將得到的電壓提供給程式電壓輸出單元920。
圖10為示出階躍電壓決定單元910的結構的示意圖。
參照圖10，階躍電壓決定單元910可包括階躍電壓計算單元911、階段計數電路912以及減法器913。
階躍電壓計算單元911可接收當前階躍電壓和剩餘階段的數量，並且可以計算階躍電壓Vstep。假設對應於預設時間段的階段總數step#為2N ，階躍電壓計算單元911可在每個由等式1定義的階段區間開始時計算階躍電壓Vstep。
階躍電壓計算單元911可選擇在每個由等式1定義的階段區間開始時輸出的階躍電壓Vstep，並且可輸出選擇的階躍電壓Vstep。階躍電壓計算單元911可根據等式2計算階躍電壓Vstep。
階段計數電路912可接收對應於預設時間段的階段的總數step#，該預設時間段是在程式迴圈中程式電壓從程式開始電壓VPGM_START達到目標程式電壓VPGM_TARGET所需的時間，並且每當每個階段進行時，可對剩餘階段的數量計數。在實施例中，階段計數電路912可被實施為移位暫存器。
減法器913可從目標程式電壓VPGM_TARGET中減去當前程式電壓VCURRENT，且可輸出結果值。
圖11是根據本發明實施例的用於說明半導體記憶體裝置操作的流程圖。
也就是說，圖11是用於說明在單個程式迴圈期間將程式電壓VPGM施加到選擇的字線的進程的示意圖。
參照圖11，在步驟1101中，半導體記憶體裝置將程式電壓施加到選擇的字線。更具體地，在程式操作期間，程式電壓VPGM被施加到選擇的字線，並且具有比程式電壓VPGM電平小的電平的通過電壓VPASS被施加到未被選擇的字線。因此，在程式操作期間，當通過電壓VPASS被施加到所有字線且字線的電壓達到通過電壓VPASS的電平時，半導體記憶體裝置將被施加到選擇的字線的電壓增大到程式開始電壓VPGM_START的電平。在步驟1101中，在選擇的字線的電壓達到通過電壓VPASS之後，程式開始電壓VPGM_START可以被施加到選擇的字線。
在步驟1103中，半導體記憶體裝置可以確定選擇的字線的電壓是否已經達到程式開始電壓VPGM_START。如果確定選擇的字線的電壓已經達到程式開始電壓VPGM_START，則進程進入步驟1105。
在步驟1105中，半導體記憶體裝置可以控制程式電壓，使得施加到選擇的字線的程式電壓在預設時間段期間從程式開始電壓VPGM_START達到目標程式電壓VPGM_TARGET。具體地，當程式電壓施加到選擇的字線時，半導體記憶體裝置將從程式開始電壓VPGM_START逐漸增加階躍電壓Vstep到目標程式電壓VPGM_TARGET的程式電壓施加到選擇的字線。
圖12是示出圖11程式電壓控制方法的流程圖。
參照圖12，半導體記憶體裝置可以在步驟1201中確定是否是階段區間的開始。若確定是階段區間的開始，則進程進入步驟1203，而如果確定不是階段區間的開始，則進程會進入步驟1205。在實施例中，當對應於預設時間段的總共2N 個階段被給出時，可以根據等式1確定每個階段區間的開始。
在步驟1203中，如參考圖6至10所述，半導體記憶體裝置可根據目標程式電壓VPGM_TARGET、選擇的字線的當前程式電壓VCURRENT以及剩餘階段的計數的數量，透過在各階段區間開始時應用等式2來更新階躍電壓Vstep。
在步驟1205中，半導體記憶體裝置向選擇的字線施加增加了階躍電壓Vstep的程式電壓。
在步驟1207中，半導體記憶體裝置可確定程式電壓是否達到目標程式電壓VPGM_TARGET。在實施例中，因為程式電壓在對應於預設時間段的階段總數中的最後一個階段達到目標程式電壓VPGM_TARGET，所以半導體記憶體裝置還可以透過確定是否有剩餘的階段來確定程式電壓是否達到目標程式電壓VPGM_TARGET。若確定程式電壓未達到目標程式電壓VPGM_TARGET或還存在剩餘的階段，則進程可進入到增加階段計數的步驟1209。
根據本發明的實施例，半導體記憶體裝置可在程式操作期間施加從程式開始電壓階梯式地增加到目標程式電壓的程式電壓。進一步地，階躍電壓可在每個具有預定長度的階段區間（參考等式1）開始時被更新。在這種情況下，可以增加程式電壓，使得在理想情況下在梯度中幾乎不發生誤差。根據本發明的實施例，源於由於字線與偏置源極驅動器的相對位置的差異而導致的寄生負載，距離偏置源極驅動器，例如距離位址解碼器200較近的近字線，與距離偏置源極驅動器較遠的遠字線之間的閾值電壓分佈中的差異是可以克服的。進一步地，數位邏輯可在不需要除法器和加法器的情況下控制程式電壓，從而控制程式電壓而不增加電路面積。
圖13是示出包括圖2的半導體記憶體裝置的記憶體系統的方塊圖。
參照圖13，記憶體系統1500包括半導體記憶體裝置1300和控制器1200。
半導體記憶體裝置1300可具有與參考圖2所描述的半導體記憶體裝置1000相同的配置和操作。在下文中，將省略重複的描述。
控制器1200耦接到主機Host和半導體記憶體裝置1300。控制器1200被配置為響應來自主機Host的請求而訪問半導體記憶體裝置1300。例如，控制器1200被配置為控制半導體記憶體裝置1300的讀取、寫入、擦除和後臺操作。控制器1200被配置為提供主機Host和半導體記憶體裝置1300之間的介面。控制器1200被配置為運行用於控制半導體記憶體裝置1300的韌體。
控制器1200包括RAM（隨機存取記憶體）1210、處理單元1220、主機介面1230、記憶體介面1240和錯誤校正塊1250。
RAM 1210用作處理單元1220的操作記憶體、半導體記憶體裝置1300和主機Host之間的高速緩衝記憶體以及半導體記憶體裝置1300與主機Host之間的緩衝記憶體中的至少一個。
處理單元1220控制控制器1200的整體操作。
處理單元1220被配置為隨機化從主機Host接收的數據。例如，處理單元1220可以使用隨機化種子來隨機化從主機Host接收的數據。隨機化的數據作為要儲存的數據被提供給半導體記憶體裝置1300，並隨後在記憶體單元陣列中進行程式設計。
處理單元1220被配置為在讀取操作期間將從半導體記憶體裝置1300接收的數據去隨機化。例如，處理單元1220可以使用去隨機化種子將從半導體記憶體裝置1300接收的數據去隨機化。去隨機化的 數據可以被輸出到主機Host。
在實施例中，處理單元1220可以透過運行軟體或韌體來執行隨機化操作或去隨機化操作。
主機介面1230包括用於在主機Host和控制器1200之間執行數據交換的協定。在示例性實施例中，控制器1200被配置為透過諸如以下的各種介面協定中的一種與主機Host通信：通用序列匯流排（USB）協定、多媒體卡（MMC）協定、週邊組件連接（PCI）協定、高速PCI（PCI-E）協定、先進技術附件（ATA）協定、序列ATA協定、並行ATA協定、小型電腦小型介面（SCSI）協定、增強型小型磁片介面（ESDI）協定以及整合裝置電路（IDE）協定和專用協定。
記憶體介面1240與半導體記憶體裝置1300透過介面連接。例如，記憶體介面包括NAND介面或NOR介面。
錯誤校正塊1250使用錯誤校正碼（ECC）檢測並校正從半導體記憶體裝置1300接收的數據中的錯誤。
可以將控制器1200和半導體記憶體裝置1300集成到單個半導體裝置中。在示例性實施例中，可以將控制器1200和半導體記憶體裝置1300集成到單個半導體裝置中以形成記憶卡。例如，可以將控制器1200和半導體記憶體裝置1300集成到單個半導體裝置中並形成諸如國際個人電腦記憶卡協會（PCMCIA）、標準快閃記憶體卡（CF）、智慧媒體卡（SM或SMC）、記憶棒、多媒體卡（MMC、RS-MMC或微型MMC）、SD卡（SD、迷你SD、微型SD或SDHC）或通用快閃記憶體（UFS）的記憶卡。
可以將控制器1200和半導體記憶體件1300集成到單個半導體裝置中以形成固態驅動器（SSD）。SSD包括被配置為將數據儲存在半導體記憶體中的儲存裝置。當記憶體系統用作SSD時，可以顯著改善耦接到記憶體系統的主機Host的操作速度。
在另一個實施例中，記憶體系統可以被提供為諸如以下的電子裝置的各種元件中的一個：電腦、超移動PC（UMPC）、工作站、小筆電、個人數位助理（PDA）、便擕式電腦、網路平板電腦、無線電話、行動電話、智慧型手機、電子書、便擕式多媒體播放機（PMP）、遊戲機、導航設備、黑盒、數位相機、3D立體電視、數位音訊記錄器、數位音訊播放機、數位圖像記錄器、數位圖像播放機、數位視頻記錄器、數位視頻播放機、能夠在無線環境中發送/接收資訊的設備、用於形成家用網路的各種設備之一、用於形成電腦網路的各種電子裝置之一、用於形成遠程資訊處理網路的各種電子裝置之一、RFID設備、用於形成計算系統的各種元件之一等等。
在示例性實施例中，半導體記憶體裝置1300或記憶體系統可以嵌入在各種類型的封裝中。例如，半導體記憶體裝置1300或記憶體系統可以以諸如以下的各種形式被封裝：堆疊封裝（PoP）、球柵陣列（BGA）、晶片級封裝（CSP）、塑膠引線晶片載體（PLCC）、塑膠雙列直插式封裝（PDIP）、疊片包裝的管芯（Die in Waffle Pack）、晶圓形式的管芯（Die in Wafer Form）、片上晶片（COB）、陶瓷雙列直插封裝（CERDIP）、塑膠公制四方扁平封裝（MQFP）、薄四方扁平封裝（TQFP）、小型積體電路（SOIC）、收縮小外形封裝（SSOP）、薄型小外形封裝（TSOP）、薄四方扁平封裝（TQFP）、系統級封裝（SIP）、多晶片封裝（MCP）、晶圓級製造封裝（WFP）、晶圓級處理堆疊封裝（WSP）等類型的封裝。
圖14是示出應用圖13記憶體系統示例2000的方塊圖。
參照圖14，記憶體系統2000包括半導體記憶體裝置2100和控制器2000。半導體記憶體裝置2100包括多個半導體記憶體晶片。半導體記憶體晶片被劃分為多個組。
在圖14中，示出了多個組中的每一個組透過第一至第k通道CH1至CHk與控制器2200通信。每個半導體記憶體晶片可具有與參照圖2所述的半導體記憶體裝置1000的實施例相同的配置和操作。
每個組透過一個公共通道與控制器2200通信。控制器2200具有與參照圖13所述的控制器1200相同的配置，且被配置為透過多個通道CH1至CHk控制半導體記憶體裝置2100的多個記憶體晶片。
在圖14中，已經對多個半導體記憶體晶片被耦接到單個通道進行了描述。然而，將被理解的是，可以調整記憶體系統2000使得單個半導體記憶體晶片耦接到單個通道。
圖15為示出包括參考圖14所述記憶體系統的計算系統的方塊圖。
參考圖15，計算系統3000可包括中央處理單元（CPU）3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500以及記憶體系統2000。
記憶體系統2000透過系統匯流排3500與CPU 3100、RAM3200、使用者介面3300以及電源3400電耦接。透過使用者介面3300提供的數據或由CPU 3100處理的數據被儲存在記憶體系統2000中。
在圖15中，半導體記憶體裝置2100被示出為透過控制器2200與系統匯流排3500耦接。然而，半導體記憶體裝置2100可直接與系統匯流排3500耦接。控制器2200的功能可由CPU 3100和RAM 3200執行。
在圖15中，由於提供了參照圖14所述的記憶體系統2000而被示出。然而，記憶體系統2000可由參照圖 13所述的記憶體系統1500替換。在一個實施例中，計算系統3000可被配置為包括參照圖13和14該的所有記憶體系統1500和2000。
根據本發明的實施例，提供了具有更好可靠性的半導體記憶體裝置以及操作該半導體記憶體裝置的方法。
雖然已經公開了本發明的示例性實施例，但是本領域技術人員將理解，在不脫離本發明範圍和精神的情況下，各種修改、添加和替換是可能的。
因此，本發明的範圍必須由申請專利範圍和申請專利範圍的等同物而不是由前面的描述限定。
在上述實施例中，可以選擇性地執行或跳過所有步驟。此外，每個實施例中的步驟可以不總是按照正常循序執行。此外，本說明書和附圖中公開的實施例將幫助本領域普通技術人員更清楚地理解本發明，而不是限制本公開的範圍。也就是說，本發明所屬領域的普通技術人員將能夠容易地理解，基於本發明的技術範圍可以進行各種修改。
本文已經公開了示例性實施例，並且儘管採用了特定術語，但術語僅以通用和描述性意義被使用和解釋，而不是為了限制的目的。在一些情況下，除非另有明確說明，否則如隨著本申請文件的提交本領域普通技術人員將明白的是，結合特定實施例描述的特徵、特點和/或元件可以單獨使用，或與結合其它實施例描述的特徵、特點和/或元件結合使用。因此，本領域普通技術人員將會理解，在不脫離如申請專利範圍所闡述的本發明的精神和範圍的情況下，可以在形式和細節上進行各種改變。
1‧‧‧觸控電極單元
50‧‧‧記憶體系統
100‧‧‧記憶體裝置
100_1‧‧‧記憶體單元陣列
100_2‧‧‧記憶體單元陣列
100_3‧‧‧記憶體單元陣列
200‧‧‧位址解碼器
300‧‧‧電壓產生器
400‧‧‧讀取和寫入電路
500‧‧‧數據輸入/輸出（I/O）電路
600‧‧‧週邊電路
700‧‧‧控制電路
710‧‧‧程式電壓控制單元
910‧‧‧階躍電壓決定單元
911‧‧‧階躍電壓計算單元
912‧‧‧階段計數電路
913‧‧‧減法器
920‧‧‧程式電壓輸出單元
930‧‧‧加法器
1000‧‧‧半導體記憶體裝置
1100‧‧‧控制器
1101‧‧‧步驟
1103‧‧‧步驟
1105‧‧‧步驟
1110‧‧‧隨機存取記憶體
1120‧‧‧記憶體控制單元
1130‧‧‧錯誤校正碼電路
1200‧‧‧控制器
1201‧‧‧步驟
1203‧‧‧步驟
1205‧‧‧步驟
1207‧‧‧步驟
1209‧‧‧步驟
1210‧‧‧隨機存取記憶體
1220‧‧‧處理單元
1230‧‧‧主機介面
1240‧‧‧記憶體介面
1250‧‧‧錯誤校正塊
1300‧‧‧半導體記憶體裝置
1500‧‧‧記憶體系統
2000‧‧‧記憶體系統
2100‧‧‧記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
ADDR‧‧‧位址
BL1~BLm‧‧‧位線
BLK1~BLKz‧‧‧記憶塊
BLK1’~BLKz’‧‧‧記憶塊
CH1~CHk‧‧‧通道
CS1_1~CS1_m‧‧‧單元串
CS11~CS1m‧‧‧單元串
CS11’~CS1m’‧‧‧單元串
CS21~CS2m‧‧‧單元串
CS21’~CS2m’‧‧‧單元串
CSL‧‧‧共源線
PB1~PBm‧‧‧頁面緩衝器
CMD‧‧‧命令
DL‧‧‧數據線
DSL1‧‧‧第一汲極選擇線
DSL2‧‧‧第二汲極選擇線
DST‧‧‧汲極選擇電晶體
ECC‧‧‧錯誤校正碼
ISPP‧‧‧增量階躍脈衝程式
MC1~MCn‧‧‧記憶體單元
MCp~MCp+1‧‧‧記憶體單元
PL‧‧‧管線
PT‧‧‧管型電晶體
RAM‧‧‧記憶體
RL‧‧‧行線
SST‧‧‧源極選擇電晶體
SSL1‧‧‧第一源極選擇線
SSL2‧‧‧第二源極選擇線
step#‧‧‧階段總數
Vpgm1~Vpgm(n)‧‧‧程式電壓
Vpgm_next‧‧‧程式電壓
VCURRENT‧‧‧當前程式電壓
VPASS‧‧‧通過電壓
VPGM_START‧‧‧程式開始電壓
VPGM_TARGET‧‧‧目標程式電壓
Vstep‧‧‧階躍電壓
Vvfy1~Vvfyn‧‧‧驗證電壓
WL1~WLn‧‧‧字線
WLp~WLp+1‧‧‧字線
現在將在下文中參考附圖更全面地描述示例性實施例；然而，它們可以不同的形式實施，並且不應被解釋為限於本文所闡述的實施例。相反地，提供這些實施例使得本發明將是徹底和完整的，並且將向本領域技術人員充分傳達示例性實施例的範圍。 在附圖中，為了說明的清楚，尺寸可能被放大。將被理解的是，當元件被稱為在兩個元件「之間」時，它可以是兩個元件之間的唯一組件，或者也可以提出一個或多個中間元件。相同的附圖標記始終表示相同的元件。 圖1是示出記憶體系統的配置的方塊圖； 圖2是示出根據本發明實施例的半導體記憶體裝置的方塊圖； 圖3是示出圖2的記憶體單元陣列的結構的示意圖； 圖4示出圖2的記憶體單元陣列的另一實施例； 圖5示出圖2的記憶體單元陣列又一實施例； 圖6是示出使用ISPP方案的程式方法的示意圖； 圖7是用於示出在單個程式迴圈中施加到選擇的字線的程式電壓的示意圖； 圖8是示出根據本發明實施例的程式電壓控制方法的示意圖； 圖9是示出圖2的程式電壓控制單元的結構的示意圖； 圖10是示出圖9的階躍電壓決定單元的結構的示意圖； 圖11是示出根據本發明實施例的半導體記憶體裝置的操作的流程圖； 圖12是示出圖11的程式電壓控制方法的流程圖； 圖13是示出包括圖2半導體記憶體裝置的記憶體系統的方塊圖； 圖14是示出圖13的記憶體系統的應用的示例的方塊圖；以及 圖15是示出包括參照圖14所述的記憶體系統的計算系統的方塊圖。
無

Claims (9)

  1. 一種半導體記憶體裝置，其包括： 記憶體單元陣列，其包括多個記憶體單元； 週邊電路，其被配置為對該等記憶體單元中被選擇的記憶體單元執行包括多個程式迴圈的程式操作；以及 控制電路，其被配置為控制該週邊電路，使得在各該程式迴圈的預設時間段期間，被施加到與選擇的記憶體單元耦接的選擇的字線的程式電壓從程式開始電壓階梯式地增加階躍電壓到目標程式電壓，其中階躍電壓是該程式電壓的電壓增量。
  2. 如請求項1所述的半導體記憶體裝置，其中，該控制電路包括程式電壓控制單元，該程式電壓控制單元被配置為在以下等式2定義的每一階段區間開始處根據如下等式1來更新該階躍電壓，其中等式2給出對應於該預設時間段的全部2N 個階段： [等式1]： Vstep（n）=； 其中， VPGM_TARGET表示該目標程式電壓，VCURRENT表示該選擇的字線的當前程式電壓，REMAINING STEPS表示在每一階段區間開始處在全部階段中剩餘階段的數量，且n表示從1到N+1範圍內的自然數；以及 [等式2] ： 以階段為單位的第n階段區間=； 其中，n為從1到N+1範圍內的自然數。
  3. 如請求項2所述的半導體記憶體裝置，其中，該程式電壓控制單元包括： 階段計數電路，其被配置為在該程式電壓被施加到該選擇的字線時對剩餘階段的數量進行計數；以及 階躍電壓計算單元，其被配置為根據等式1更新該階躍電壓。
  4. 如請求項1所述的半導體記憶體裝置，其中，該預設時間段等量地應用於該等程式迴圈。
  5. 如請求項2所述的半導體記憶體裝置，其中，全部階段中的每一個階段具有與該半導體記憶體裝置的時鐘信號的一個週期和半個週期對應的一個長度。
  6. 一種操作半導體記憶體裝置的方法，其包括： 向所有字線施加通過電壓； 當該等字線的電壓達到該通過電壓時，將高於該通過電壓的程式開始電壓施加到該等字線中被選擇的字線；以及 當該選擇的字線的電壓達到該程式開始電壓時，在多個程式迴圈的每一個程式迴圈的預設時間段期間將程式電壓施加到該選擇的字線， 其中，在該預設時間段期間，該程式電壓從該程式開始電壓階梯式地增加階躍電壓到目標程式電壓，其中階躍電壓是該程式電壓的電壓增量。
  7. 如請求項6所述的方法，其中，施加該程式電壓包括在由如下等式2定義的每一階段區間的開始處根據如下等式1來更新該階躍電壓，其中等式2給出對應於該預設時間段的全部2N 個階段： [等式1]： Vstep（n）=； 其中，VPGM_TARGET表示該目標程式電壓，VCURRENT表示該選擇的字線的當前程式電壓，REMAINING STEPS表示在每一階段區間開始處在全部階段中剩餘階段的數量，且n表示從1到N+1範圍內的自然數；以及 [等式2] ： 以階段為單位的第n階段區間=； 其中，n為從1到N+1範圍內的自然數。
  8. 如請求項6所述的方法，其中，該預設時間段等量地應用於該等程式迴圈。
  9. 如請求項7所述的方法，其中，全部階段中的每一個階段具有與該半導體記憶體裝置的時鐘信號的一個週期和半個週期對應的一個長度。
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