CN118159028A - 半导体器件以及包括该半导体器件的电子系统 - Google Patents

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Abstract

一种半导体器件，包括：衬底，包括芯片区域和划道区域，划道区域包括第一键图案区域；封盖绝缘层，设置在划道区域上；阻挡金属层，覆盖封盖绝缘层以及通孔的内壁，所述通孔穿透封盖绝缘层；衬底层，设置在阻挡金属层上并且填充通孔；绝缘板和上基底层，设置在衬底层上；图案绝缘层，在第一键图案区域中设置在封盖绝缘层上；堆叠结构，设置在上基底层和图案绝缘层上；以及第一图案结构，在竖直方向上与图案绝缘层重叠并且穿透堆叠结构和图案绝缘层，其中，图案绝缘层在第一键图案区域中延伸穿过阻挡金属层。

Description

半导体器件以及包括该半导体器件的电子系统
相关申请的交叉引用
本申请基于并要求于2022年12月7日在韩国知识产权局递交的韩国专利申请No.10-2022-0170048的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及半导体器件以及包括该半导体器件的电子系统。具体地，本发明构思涉及包括非易失性竖直存储器件的半导体器件以及包括该半导体器件的电子系统。
背景技术
在需要数据存储的电子系统中，需要能够具有高容量数据存储能力的半导体器件，因此，已经研究了增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法之一，提出了一种包括具有三维布置的存储单元而不是二维布置的存储单元的竖直存储器件的半导体器件。
发明内容
本发明构思提供了一种具有改进的结构可靠性和性能同时防止用于制造半导体器件的半导体设备的污染的半导体器件以及包括该半导体器件的电子系统。
根据本发明构思的一方面，提供了一种半导体器件，包括：衬底，包括芯片区域和划道区域，所述划道区域围绕芯片区域并且包括第一键图案区域；封盖绝缘层，设置在划道区域上；阻挡金属层，覆盖封盖绝缘层以及通孔的内壁，所述通孔穿透封盖绝缘层；衬底层，设置在阻挡金属层上并且填充通孔；绝缘板和上基底层，顺序地设置在衬底层上；图案绝缘层，在第一键图案区域中设置在封盖绝缘层上；堆叠结构，设置在上基底层和图案绝缘层上；以及多个第一图案结构，在竖直方向上与图案绝缘层重叠并且穿透图案绝缘层的一部分和堆叠结构，其中，图案绝缘层在第一键图案区域中沿竖直方向延伸穿过阻挡金属层。
根据本发明构思的另一方面，提供了一种半导体器件，包括：衬底，包括芯片区域，该芯片区域包括存储单元区域和连接区域；封盖绝缘层，设置在芯片区域上；阻挡金属层，覆盖封盖绝缘层以及通孔的内壁，所述通孔穿透封盖绝缘层；衬底层，设置在阻挡金属层上并且填充通孔；下基底层和绝缘板，所述下基底层在存储单元区域中设置在衬底层上，所述绝缘板在连接区域中设置在衬底层上；上基底层，设置在下基底层和绝缘板上；图案绝缘层，在连接区域的部分区域中设置在封盖绝缘层上；堆叠结构，设置在图案绝缘层和上基底层上；以及多个虚设沟道结构，在竖直方向上与图案绝缘层重叠并且穿透图案绝缘层的一部分和堆叠结构，其中，图案绝缘层在连接区域中沿竖直方向延伸穿过阻挡金属层。
根据本发明构思的另一方面，提供了一种电子系统，包括：主衬底；半导体器件，在主衬底上；以及控制器，在主衬底上电连接到半导体器件，其中，半导体器件包括：衬底，包括芯片区域和划道区域，所述划道区域围绕芯片区域并且包括第一键图案区域；封盖绝缘层，设置在划道区域上；阻挡金属层，覆盖封盖绝缘层以及通孔的内壁，所述通孔穿透封盖绝缘层；衬底层，设置在阻挡金属层上并且填充通孔；绝缘板和上基底层，顺序地设置在衬底层上；图案绝缘层，在第一键图案区域中设置在封盖绝缘层上；堆叠结构，设置在上基底层和图案绝缘层上；以及多个第一图案结构，在竖直方向上与图案绝缘层重叠并且穿透图案绝缘层的一部分和堆叠结构，其中，图案绝缘层在第一键图案区域中沿竖直方向延伸穿过阻挡金属层。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解实施例，在附图中：
图1是根据示例实施例的半导体器件的框图；
图2是根据示例实施例的半导体器件的存储单元阵列的等效电路图；
图3是示出了根据示例实施例的半导体器件的一部分的平面图；
图4是示出了根据示例实施例的半导体器件的芯片区域的截面图；
图5A是示出了根据示例实施例的半导体器件的第一键图案区域的平面图；
图5B是沿图5A的线A-A'截取的截面图；
图6A是示出了根据示例实施例的半导体器件的第二键图案区域的平面图；
图6B是沿图6A的线B-B'截取的截面图；
图7是根据示例实施例的半导体器件的截面图；
图8是根据示例实施例的半导体器件的芯片区域的一部分的截面图；
图9A至图10D是示出了根据示例实施例的制造半导体器件的方法的截面图；
图11是示意性示出了根据示例实施例的包括半导体器件的电子系统的图；
图12是示意性示出了根据示例实施例的包括半导体器件的电子系统的透视图；以及
图13是示意性示出了根据示例实施例的半导体封装的截面图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。附图中相同的附图标记用于相同的组件，并且可能不重复其冗余描述。
将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”(或使用任何形式的文字“接触”一词)时，在接触点处不存在中间元件。
图1是根据示例实施例的半导体器件10的框图。
参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20包括多个存储单元块BLK1、BLK2、...、BLKp。多个存储单元块BLK1、BLK2、...、BLKp中的每一个存储单元块可以包括多个存储单元。存储单元块BLK1、BLK2、...、BLKp可以通过位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36、控制逻辑38和公共源极线(CSL)驱动器39。尽管未示出，外围电路30还可以包括各种电路，例如用于产生半导体器件10的操作所需的各种电压的电压产生电路、用于校正从存储单元阵列20读取的数据中的错误的错误校正电路、输入/输出接口等。
存储单元阵列20可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32，并且通过位线BL连接到页缓冲器34。在存储单元阵列20中，包括在多个存储单元块BLK1、BLK2、...、BLKp中的多个存储单元中的每一个存储单元可以是闪存单元。存储单元阵列20可以包括3D存储单元阵列。3D存储单元阵列可以包括多个NAND串，并且多个NAND串中的每一个NAND串可以包括分别连接到多个竖直堆叠的字线WL的多个存储单元。
外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向半导体器件10外部的设备发送数据DATA/从半导体器件10外部的设备接收数据DATA。
行解码器32可以响应于来自外部的地址ADDR来选择多个存储单元块BLK1、BLK2、...、BLKp中的至少一个存储单元块，并且可以选择所选择的存储单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以将用于执行存储器操作的电压发送给所选择的存储单元块的字线WL。
页缓冲器34可以通过位线BL连接到存储单元阵列20。页缓冲器34可以在编程操作期间作为写入驱动器操作以根据要存储在存储单元阵列20中的数据DATA向位线BL施加电压，并且可以在读取操作期间作为读出放大器操作以读出存储在存储单元阵列20中的数据DATA。页缓冲器34可以根据从控制逻辑38提供的控制信号PCTL进行操作。
数据输入/输出电路36可以通过多条数据线DL连接到页缓冲器34。数据输入/输出电路36可以在编程操作期间从存储控制器(未示出)接收数据DATA，并且基于从控制逻辑38提供的列地址C_ADDR将编程数据DATA提供给页缓冲器34。在读取操作期间，数据输入/输出电路36可以基于从控制逻辑38提供的列地址C_ADDR来将存储在页缓冲器34中的读取数据DATA提供给存储控制器。
数据输入/输出电路36可以将输入地址或命令传输给控制逻辑38或行解码器32。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储控制器接收命令CMD和控制信号CTRL。控制逻辑38可以向行解码器32提供行地址R_ADDR并且向数据输入/输出电路36提供列地址C_ADDR。控制逻辑38可以响应于控制信号CTRL而产生在半导体器件10中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作之类的存储器操作时，控制逻辑38可以调整提供给字线WL和位线BL的电压电平。
公共源极线驱动器39可以通过公共源极线CSL连接到存储单元阵列20。公共源极线驱动器39可以基于控制逻辑38的控制信号CTRL_BIAS向公共源极线CSL施加公共源极电压(例如，电源电压)或接地电压。
图2是根据示例实施例的半导体器件10的存储单元阵列MCA的等效电路图。
参照图2，存储单元阵列MCA可以包括多个存储单元串MCS。存储单元阵列MCA可以包括多条位线BL(例如，BL1、BL2、...、BLm)、多条字线WL(例如，WL1、WL2、...、WLn-1、WLn)、至少一条串选择线SSL、至少一条地选择线GSL、以及公共源极线CSL。多个存储单元串MCS可以形成在多条位线BL与公共源极线CSL之间。尽管图2示出了多个存储单元串MCS中的每一个存储单元串包括两条串选择线SSL的情况，但是本发明构思不限于此。例如，多个存储单元串MCS中的每一个存储单元串可以包括一条串选择线SSL。
多个存储单元串MCS中的每一个存储单元串可以包括串选择晶体管SST、地选择晶体管GST、以及多个存储单元晶体管MC1、MC2、...、MCn-1、MCn。串选择晶体管SST的漏极区可以连接到位线BL中的对应位线，并且地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以是多个地选择晶体管GST的源极区共同连接的区域。
串选择晶体管SST可以连接到串选择线SSL，并且地选择晶体管GST可以连接到地选择线GSL。多个存储单元晶体管MC1、MC2、...、MCn-1、MCn可以分别连接到多条字线WL。
图3是示出了根据示例实施例的半导体器件100的部分区域的平面图。
参照图3，半导体器件100可以包括芯片区域CR和围绕芯片区域CR的划道区域SLR。芯片区域CR可以是具有相对高的图案密度的高密度区域，并且划道区域SLR可以是具有相对低的图案密度的低密度区域。芯片区域CR可以包括半导体存储器件的单元阵列区域、包括被配置为电连接到单元阵列区域中所包括的单元阵列的电路的外围电路区域、以及核心区域。在一些实施例中，芯片区域CR可以包括至少一个非易失性存储器件。在一些实施例中，至少一个非易失性存储器件可以包括NAND闪存、竖直NAND存储器(下文中称为“VNAND”)、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋注入自旋转移力矩随机存取存储器(STT-RAM)或其组合。至少一个非易失性存储器件可以被实现为三维(3D)阵列结构。例如，芯片区域CR可以包括参照图1描述的包括在半导体器件10中的存储单元阵列20和外围电路30。在一些实施例中，至少一个非易失性存储器件还可以包括诸如动态随机存取存储器(DRAM)之类的易失性存储器件。
划道区域SLR是在芯片区域CR的个体化工艺之后保留在芯片区域CR周围的晶片(未示出)的划道区域的一部分。在实施例中，划道区域SLR可以包括第一键图案区域KPB和第二键图案区域KPS。在划道区域SLR上，第一键图案区域KPB和第二键图案区域KPS可以布置在芯片区域CR的边角周围。例如，在划道区域SLR上，第一键图案区域KPB可以设置在芯片区域CR的沿倾斜方向面向彼此的两个顶点外部，并且第二键图案区域KPS可以设置在芯片区域CR的另外两个顶点外部。然而，本发明构思不限于此，第一键图案区域KPB和第二键图案区域KPS可以根据需要以其他方式布置。诸如对准键、覆盖键和聚焦键(focus key)之类的各种键可以设置在第一键图案区域KPB和第二键图案区域KPS中。另外，相同类型的键或不同类型的键可以布置在第一键图案区域KPB和第二键图案区域KPS中。下面参照图5A至图6B详细描述第一键图案区域KPB和第二键图案区域KPS。
图4是根据示例实施例的半导体器件100的截面图。具体地，图4是示出了半导体器件100的芯片区域(例如，图3的芯片区域CR)的一部分的截面图。
参照图4，半导体器件100可以包括在竖直方向(Z方向)上彼此重叠的单元阵列结构CS和外围电路结构PS。
单元阵列结构CS可以包括其中设置有参照图1描述的存储单元阵列20的存储单元区域MEC、以及在第一水平方向(X方向)上设置在存储单元区域MEC的一侧上的连接区域CON。
外围电路结构PS可以包括衬底50、设置在衬底50上的外围电路晶体管60TR、以及外围电路布线结构70。第一水平方向(X方向)和第二水平方向(Y方向)可以是平行于衬底50的上表面并且彼此垂直的方向。竖直方向(Z方向)可以是垂直于衬底50的上表面的方向。
衬底50可以是半导体衬底。例如，衬底50可以包括Si、Ge或SiGe。有源区域AC可以在衬底50中由器件隔离层52限定，并且多个外围电路晶体管60TR可以形成在有源区域AC上。多个外围电路晶体管60TR可以包括外围电路栅极60G以及设置在外围电路栅极60G两侧的衬底50的部分上的源/漏区62。多个外围电路晶体管60TR可以包括参照图1描述的外围电路30。
多个外围电路布线结构70可以包括多个外围电路接触部72和多个外围电路布线层74。多个外围电路布线层74中的至少一些外围电路布线层可以被配置为可电连接到外围电路晶体管60TR。多个外围电路接触部72可以被配置为将从多个外围电路晶体管60TR中选择的一些外围电路晶体管互连到多个外围电路布线层74。包括在外围电路结构PS中的多个外围电路晶体管60TR和多个外围电路布线结构70可以被层间绝缘层80覆盖。层间绝缘层80可以包括氧化硅层、氮化硅层、SiON层、SiOCN层或其组合。
封盖绝缘层110可以设置在层间绝缘层80上。封盖绝缘层110可以包括顺序地设置在层间绝缘层80上的第一封盖绝缘层111和第二封盖绝缘层113。第一封盖绝缘层111可以包括例如氮化硅，并且第二封盖绝缘层113可以包括例如氧化硅。
封盖绝缘层110可以具有通孔(via hole)BVH。通孔BVH可以沿竖直方向(Z方向)延伸穿过封盖绝缘层110。具体地，通孔BVH可以从第二封盖绝缘层113的上表面延伸到第一封盖绝缘层111的下表面。外围电路布线层74的一部分可以被通孔BVH暴露。
阻挡金属层BML可以覆盖封盖绝缘层110的上表面和通孔BVH的内壁。在实施例中，阻挡金属层BML可以共形地覆盖封盖绝缘层110的上表面和通孔BVH的内壁。例如，阻挡金属层BML可以接触封盖绝缘层110的上表面和通孔BVH的内壁。阻挡金属层BML可以包括覆盖封盖绝缘层110的上表面的第一阻挡金属层BM以及覆盖通孔BVH的内壁的第二阻挡金属层VBM。在实施例中，第一阻挡金属层BM和第二阻挡金属层VBM可以包括金属氮化物或金属硅化物。例如，第一阻挡金属层BM和第二阻挡金属层VBM可以包括TiN、Ti-Si-N(TSN)、WN或WSi。第一阻挡金属层BM和第二阻挡金属层VBM是为了便于说明而命名的，并且可以一起形成。因此，第一阻挡金属层BM和第二阻挡金属层VBM可以被集成。
衬底层120可以设置在阻挡金属层BML上。衬底层120可以接触阻挡金属层BML的上表面。衬底层120可以用作向形成在单元阵列结构CS中的竖直存储单元供应电流的源极区。在实施例中，衬底层120可以包括半导体材料，例如多晶硅。衬底层120的一部分可以通过填充覆盖通孔BVH的内壁的第二阻挡金属层VBM内部的空的空间来形成过孔(via)BV。例如，衬底层120可以与过孔BV一起形成，并且可以被集成。外围电路布线结构70和衬底层120可以通过过孔BV彼此电连接。
下基底层131可以在存储单元区域MEC中设置在衬底层120上。下基底层131可以接触衬底层120。下基底层131可以包括例如掺杂有杂质的多晶硅、未掺杂杂质的多晶硅、金属或其组合。下基底层131可以与衬底层120一起用作向形成在单元阵列结构CS中的竖直存储单元供应电流的源极区。
绝缘板133可以在连接区域CON中设置在衬底层120上。绝缘板133可以接触衬底层120。在实施例中，绝缘板133可以是具有氧化物-氮化物-氧化物(ONO)结构的绝缘材料层。例如，绝缘板133可以包括顺序地堆叠在衬底层120上的多个绝缘层。
上基底层140可以设置在下基底层131和绝缘板133上。上基底层140可以接触下基底层131和绝缘板133。上基底层140可以包括半导体材料。例如，上基底层140可以包括掺杂有杂质的多晶硅、未掺杂杂质的多晶硅、金属或其组合。上基底层140可以与衬底层120和下基底层131一起用作向形成在单元阵列结构CS中的竖直存储单元供应电流的源极区。
堆叠结构150可以设置在上基底层140上。堆叠结构150可以包括在竖直方向(Z方向)上交替地设置的多个绝缘层151和多个栅电极153。多个绝缘层151可以包括例如氧化硅、氮化硅或氮氧化硅。多个栅电极153可以包括例如钨、镍、钴、钽、氮化钨、氮化钛、氮化钽或其组合。多个栅电极153可以对应于构成存储单元串MCS的地选择线GSL、字线WL和至少一条串选择线SSL(参见图2)。例如，在图4中，最上面的栅电极153可以用作地选择线GSL，图4中的最下面的两个栅电极153可以用作串选择线SSL，并且其余的栅电极153可以用作字线WL。
堆叠结构150可以在连接区域CON上延伸以具有远离衬底层120在第一水平方向(X方向)上减小的长度。也就是说，堆叠结构150可以具有阶梯结构。
堆叠结构150可以被层间绝缘层CL覆盖。层间绝缘层CL可以接触多个绝缘层151和多个栅电极153的上表面和侧表面。层间绝缘层CL可以包括氧化硅层、氮化硅层或其组合。
多个沟道结构160可以设置在存储单元区域MEC中。多个沟道结构160中的每一个沟道结构可以穿透堆叠结构150、上基底层140、下基底层131、以及衬底层120的至少一部分并且沿竖直方向(Z方向)延伸。因此，多个沟道结构160的下表面可以与衬底层120接触。例如，多个沟道结构160的下表面可以处于比衬底层120的上表面低的竖直水平处。多个沟道结构160可以被布置为在第一水平方向(X方向)和第二水平方向(Y方向)上彼此间隔开一定的间隔。
多个沟道结构160中的每一个沟道结构可以包括栅绝缘层161、沟道层163、填充绝缘层165和导电插塞167。栅绝缘层161和沟道层163可以顺序地设置在沟道孔160H的侧壁上。例如，栅绝缘层161可以共形地设置在沟道孔160H的侧壁上，并且沟道层163可以共形地设置在沟道孔160H的侧壁和底表面上。填充绝缘层165可以填充沟道层163的内部空间。在实施例中，可以省略填充绝缘层165，并且在这种情况下，沟道层163可以具有没有内部空间的柱结构。导电插塞167可以设置在沟道孔160H的上侧以接触沟道层163并且阻挡沟道孔160H的入口。
多个虚设沟道结构160D可以设置在连接区域CON中。多个虚设沟道结构160D可以不电连接到位线BL。多个虚设沟道结构160D可以穿透层间绝缘层CL、堆叠结构150、上基底层140、绝缘板133、以及衬底层120的至少一部分，并且沿竖直方向(Z方向)延伸。多个虚设沟道结构160D可以形成在虚设沟道孔160DH中。与沟道结构160类似，多个虚设沟道结构160D中的每一个虚设沟道结构可以包括栅绝缘层161D、沟道层163D、填充绝缘层165D和导电插塞167D。虚设沟道结构160D的栅绝缘层161D、沟道层163D、填充绝缘层165D和导电插塞167D可以分别由与沟道结构160的栅绝缘层161、沟道层163、填充绝缘层165和导电插塞167相同的材料形成。在实施例中，多个虚设沟道结构160D中的每一个虚设沟道结构的水平面积和竖直长度可以大于多个沟道结构160中的每一个沟道结构的水平面积和竖直长度。
第一上绝缘层UL1和第二上绝缘层UL2可以顺序地设置在堆叠结构150和层间绝缘层CL上。第一上绝缘层UL1和第二上绝缘层UL2可以包括氧化硅、氮化硅或其组合。
多个位线接触部BLC可以穿过第一上绝缘层UL1而接触沟道结构160的导电插塞167和虚设沟道结构160D的导电插塞167D。位线BL可以设置在多个位线接触部BLC中的与沟道结构160的导电插塞167接触的位线接触部BLC上。位线BL可以不设置在多个位线接触部BLC中的与虚设沟道结构160D的导电插塞167D接触的位线接触部BLC上。多条位线BL可以穿透第二上绝缘层UL2并且分别接触与其相对应的位线接触部BLC。多条位线BL可以通过与其相对应的多个位线接触部BLC连接到与其相对应的沟道结构160。
多个接触结构CNT中的每一个接触结构可以设置在连接区域CON中。多个接触结构CNT中的每一个接触结构可以穿透第一上绝缘层UL1、层间绝缘层CL、以及栅电极153的一部分并且沿竖直方向(Z方向)延伸。多个接触结构CNT可以穿透第一上绝缘层UL1并且将与多个接触结构CNT接触的多个布线层ML连接到多个栅电极153。
图5A是示出了根据示例实施例的半导体器件100的第一键图案区域KPB的平面图。图5B是沿图5A的线A-A'截取的截面图。
参照图5A和图5B，半导体器件100可以包括位于划道区域SLR上的第一键图案区域KPB。在实施例中，多个第一图案结构170B可以设置在第一键图案区域KPB中。在实施例中，多个第一图案结构170B中的每一个第一图案结构的水平面积和竖直长度可以大于多个第二图案结构170S中的每一个第二图案结构的水平面积和竖直长度，如下面参照图6A和图6B所描述的。多个第一图案结构170B中的每一个第一图案结构可以在垂直于竖直方向(Z方向)的平面(X-Y平面)上具有矩形形状。在实施例中，多个第一图案结构170B可以布置为形成十字形。然而，本发明构思不限于此，多个第一图案结构170B可以根据需要以其他方式布置。在实施例中，图案绝缘层115可以设置在第一键图案区域KPB的设置有多个第一图案结构170B的区域中。例如，如图5A所示，图案绝缘层115可以设置在第一键图案区域KPB的设置有多个第一图案结构170B的区域中，并且衬底层120可以围绕图案绝缘层115。
半导体器件100可以在第一键图案区域KPB中包括衬底50、设置在衬底50上的外围电路布线结构70、以及设置在衬底50上并且覆盖外围电路布线结构70的层间绝缘层80。图5B的衬底50、外围电路布线结构70和层间绝缘层80可以分别对应于图4的衬底50、外围电路布线结构70和层间绝缘层80。
封盖绝缘层110可以在第一键图案区域KPB中设置在层间绝缘层80上。封盖绝缘层110可以包括顺序地设置在层间绝缘层80上的第一封盖绝缘层111和第二封盖绝缘层113。第二阻挡金属层VBM和过孔BV可以设置在封盖绝缘层110上以顺序地覆盖通孔的内壁。图5B的封盖绝缘层110、过孔BV和第二阻挡金属层VBM可以分别对应于图4的封盖绝缘层110、过孔BV和第二阻挡金属层VBM。
图案绝缘层115和第一阻挡金属层BM可以设置在封盖绝缘层110上。衬底层120、绝缘板133和上基底层140可以顺序地设置在第一阻挡金属层BM上。图案绝缘层115可以通过蚀刻顺序地设置的第一阻挡金属层BM、衬底层120、绝缘板133和上基底层140并且填充绝缘材料层来形成。因此，图案绝缘层115可以沿竖直方向(Z方向)延伸穿过第一阻挡金属层BM。例如，可以从设置有图案绝缘层115的区域中去除第一阻挡金属层BM。在实施例中，图案绝缘层115的上表面可以位于与多个绝缘层151中的最下面的绝缘层的下表面相同的竖直水平(即，与上基底层140的上表面相同的竖直水平)处。在实施例中，图案绝缘层115可以接触第二封盖绝缘层113的上表面。在实施例中，图案绝缘层115的下表面可以位于与第二封盖绝缘层113的上表面相同的竖直水平处。在另一实施例中，图案绝缘层115的下表面可以位于比第二封盖绝缘层113的上表面低的竖直水平处。例如，图案绝缘层115可以沿竖直方向(Z方向)延伸穿过第二封盖绝缘层113。在实施例中，图案绝缘层115可以是氧化硅。
在实施例中，图案绝缘层115可以包括与第二封盖绝缘层113相同的材料。例如，图案绝缘层115和第二封盖绝缘层113可以包括氧化硅。
堆叠结构150可以设置在图案绝缘层115和上基底层140上。堆叠结构150可以包括在竖直方向(Z方向)上交替地设置的多个绝缘层151和多个栅电极153。图5B的堆叠结构150可以对应于图4的堆叠结构150。
多个第一图案结构170B中的每一个第一图案结构可以设置在划道区域SLR的第一键图案区域KPB上。在实施例中，多个第一图案结构170B可以设置为在竖直方向上与图案绝缘层115重叠。多个第一图案结构170B中的每一个第一图案结构可以穿透图案绝缘层115的至少一部分和堆叠结构150并且沿竖直方向(Z方向)延伸。多个第一图案结构170B的侧表面可以在竖直方向(Z方向)上不连续。例如，在第一图案结构170B的中部，侧表面的一部分可以平行于衬底50的上表面，并且在第一图案结构170B的上部和下部处，该表面的部分可以与衬底50的上表面成锐角。
多个第一图案结构170B中的每一个第一图案结构可以包括第一阻挡层171B和第一金属层173B。第一阻挡层171B和第一金属层173B可以顺序地设置在第一图案沟道孔170BH的内壁上。第一阻挡层171B可以接触多个绝缘层151和多个栅电极153的侧表面，并且第一金属层173B可以接触第一阻挡层171B。第一金属层173B可以通过第一阻挡层171B与多个绝缘层151和多个栅电极153间隔开。例如，第一阻挡层171B和第一金属层173B可以顺序且共形地设置在第一图案沟道孔170BH的侧壁和底表面上。在实施例中，第一阻挡层171B可以包括TiN、Ti-Si-N(TSN)、WN或WSi。在实施例中，第一阻挡层171B可以包括TiN、Ti-Si-N(TSN)及其组合。例如，第一阻挡层171B可以由TiN、Ti-Si-N(TSN)及其组合形成。在实施例中，第一金属层173B可以包括钨、镍、钴、钽、氮化钨、氮化钛、氮化钽或其组合。例如，第一金属层173B可以由钨、镍、钴、钽、氮化钨、氮化钛、氮化钽或其组合形成。
在图5B中，多个第一图案结构170B中的每一个第一图案结构被示出为在竖直方向上具有相同的长度(在Z方向上的长度)，但不限于此。例如，多个第一图案结构170B中的一些第一图案结构可以在竖直方向上具有与其他第一图案结构170B不同的长度，并且多个第一图案结构170B中的所有第一图案结构可以在竖直方向上具有不同的长度。
第一上绝缘层UL1和第二上绝缘层UL2可以顺序地设置在堆叠结构150上。图5B的第一上绝缘层UL1和第二上绝缘层UL2可以分别对应于图4的第一上绝缘层UL1和第二上绝缘层UL2。
图6A是示出了根据实施例的半导体器件100的第二键图案区域KPS的平面图。图6B是沿图6A的线B-B'截取的截面图。
参照图6A和图6B，半导体器件100可以包括位于划道区域SLR上的第二键图案区域KPS。多个第二图案结构170S可以设置在第二键图案区域KPS中。多个第二图案结构170S中的每一个第二图案结构可以在垂直于竖直方向(Z方向)的平面(X-Y平面)上具有正方形形状。在实施例中，多个第二图案结构170S可以布置为形成十字形。然而，本发明构思不限于此，多个第二图案结构170S可以根据需要以其他方式布置。
半导体器件100可以在第二键图案区域KPS中包括衬底50、设置在衬底50上的外围电路布线结构70、以及设置在衬底50上并且覆盖外围电路布线结构70的层间绝缘层80。图6B的衬底50、外围电路布线结构70和层间绝缘层80可以分别对应于图4的衬底50、外围电路布线结构70和层间绝缘层80。
在第二键图案区域KPS中，包括第一封盖绝缘层111和第二封盖绝缘层113的封盖绝缘层110、包括第一阻挡金属层BM和第二阻挡金属层VBM的阻挡金属层BML、衬底层120、绝缘板133和上基底层140可以顺序地设置在层间绝缘层80上。例如，图案绝缘层115(参见图5B)可以不设置在第二键图案区域KPS中。封盖绝缘层110包括通孔，通孔的内壁被第二阻挡金属层VBM覆盖，并且过孔BV可以设置在通孔中。图6B的封盖绝缘层110、衬底层120、绝缘板133、上基底层140、过孔BV和第二阻挡金属层VBM可以分别对应于图4的封盖绝缘层110、衬底层120、绝缘板133、上基底层140、过孔BV、第一阻挡金属层BM和第二阻挡金属层VBM。
堆叠结构150可以设置在上基底层140上。堆叠结构150可以包括在竖直方向(Z方向)上交替地设置的多个绝缘层151和多个栅电极153。图6B的堆叠结构150可以对应于图4的堆叠结构150。
多个第二图案结构170S中的每一个第二图案结构可以设置在划道区域SLR的第二键图案区域KPS上。多个第二图案结构170S中的每一个第二图案结构可以穿透堆叠结构150、上基底层140、绝缘板133、以及衬底层120的至少一部分并且沿竖直方向(Z方向)延伸。
多个第二图案结构170S中的每一个第二图案结构可以包括第二阻挡层171S和第二金属层173S。当在截面中观察时，多个第二图案结构170S的配置可以与多个第一图案结构170B的配置基本相同。
第一上绝缘层UL1和第二上绝缘层UL2可以顺序地设置在堆叠结构150上。图6B的第一上绝缘层UL1和第二上绝缘层UL2可以分别对应于图4的第一上绝缘层UL1和第二上绝缘层UL2。
根据实施例的半导体器件100可以包括图案绝缘层115，图案绝缘层115在第一键图案区域KPB上穿透阻挡金属层BML并且沿竖直方向与多个第一图案结构170B重叠，具有相对大的水平面积和竖直长度的多个第一图案结构170B设置在第一键图案区域KPB中。因此，可以在形成有多个第一图案结构170B的区域中去除阻挡金属层BML，这可以防止在蚀刻第一图案沟道孔170BH以形成多个第一图案结构170B的工艺中出现沟道孔冲孔(punching)现象。因此，可以防止由于沟道孔冲孔现象暴露阻挡金属层BML的一部分而可能发生的半导体器件的污染，并且可以防止在去除在蚀刻工艺之后形成的第一图案沟道孔170BH上的牺牲层的工艺期间可能发生的衬底层120与封盖绝缘层110之间的分离。因此，可以提高半导体器件100的结构可靠性。
图7是根据示例实施例的半导体器件100a的截面图。具体地，图7是沿图5A的线A-A'截取的截面图。图7所示的半导体器件100a的每个配置与参照图4至图6B描述的半导体器件100的每个配置类似，因此，在下文中，主要描述它们之间的差异。
参照图7，半导体器件100a可以包括沿竖直方向(Z方向)延伸穿过堆叠结构150和图案绝缘层115的多个第一图案结构170Ba。多个第一图案结构170Ba中的每一个第一图案结构可以包括第一绝缘层171Ba、第二绝缘层173Ba、第三绝缘层175Ba和沟道层177Ba。第一绝缘层171Ba、第二绝缘层173Ba、第三绝缘层175Ba和沟道层177Ba可以顺序地设置在第一图案沟道孔170BH的内壁上。在实施例中，第一绝缘层171Ba、第二绝缘层173Ba和第三绝缘层175Ba可以一起具有ONO结构。例如，第一绝缘层171Ba、第二绝缘层173Ba和第三绝缘层175Ba可以形成ONO结构。例如，第一绝缘层171Ba和第三绝缘层175Ba可以包括氧化硅，并且第二绝缘层173Ba可以包括氮化硅。在实施例中，沟道层177Ba可以包括掺杂有杂质的多晶硅和/或未掺杂杂质的多晶硅。
图8是示出了根据示例实施例的半导体器件200的芯片区域(例如，芯片区域CR，参见图3)的一部分的截面图。图8所示的半导体器件200的每个组件与参照图4至图6B描述的半导体器件100的对应组件类似，因此，在下文中，主要描述它们之间的差异。
参照图8，半导体器件200可以包括在竖直方向(Z方向)上彼此重叠的单元阵列结构CS和外围电路结构PS。
外围电路结构PS可以包括衬底50、设置在衬底50上的外围电路晶体管60TR、以及外围电路布线结构70。多个外围电路晶体管60TR可以包括外围电路栅极60G以及设置在外围电路栅极60G两侧的衬底50的部分上的源/漏区62。外围电路布线结构70可以包括多个外围电路接触部72和多个外围电路布线层74。外围电路晶体管60TR和外围电路布线结构70可以用层间绝缘层80覆盖。
封盖绝缘层110可以设置在单元阵列结构CS与外围电路结构PS之间。封盖绝缘层110可以包括顺序地设置在层间绝缘层80上的第一封盖绝缘层111和第二封盖绝缘层113。
阻挡金属层BML可以覆盖封盖绝缘层110的上表面以及通孔BVH的内壁，该通孔BVH穿透封盖绝缘层110。例如，阻挡金属层BML可以接触封盖绝缘层110的上表面和通孔BVH的内壁。阻挡金属层BML可以包括覆盖封盖绝缘层110的上表面的第一阻挡金属层BM以及覆盖通孔BVH的内壁的第二阻挡金属层VBM。
衬底层120可以设置在阻挡金属层BML上。衬底层120可以接触阻挡金属层BML的上表面。衬底层120可以填充覆盖通孔BVH的内壁的第二阻挡金属层VBM内部的空的空间。过孔BV可以与衬底层120一起形成。例如，过孔BV可以与衬底层120同时形成并且由与衬底层120相同的材料形成。
下基底层131可以在存储单元区域MEC中设置在衬底层120上，并且绝缘板133可以在连接区域CON中设置在衬底层120上。例如，下基底层131可以接触存储单元区域MEC中的衬底层120，并且绝缘板133可以接触连接区域CON中的衬底层120。上基底层140可以设置在下基底层131和绝缘板133上。上基底层140可以接触下基底层131和绝缘板133。
在实施例中，图案绝缘层210可以在连接区域CON的至少一部分中设置在封盖绝缘层110上。图案绝缘层210可以沿竖直方向(Z方向)延伸穿过第一阻挡金属层BM。因此，可以在设置有图案绝缘层210的区域中去除第一阻挡金属层BM。在实施例中，图案绝缘层210的上表面可以位于与多个绝缘层151中的最下面的绝缘层的下表面相同的竖直水平(即，与上基底层140的上表面相同的竖直水平)处。在实施例中，图案绝缘层210的下表面可以位于与第二封盖绝缘层113的上表面相同的竖直水平处。例如，图案绝缘层210的下表面可以接触第二封盖绝缘层113的上表面。在另一实施例中，图案绝缘层210的下表面可以位于比第二封盖绝缘层113的上表面低的竖直水平处。
在实施例中，图案绝缘层210可以由与第二封盖绝缘层113相同的材料形成。例如，图案绝缘层210和第二封盖绝缘层113可以由氧化硅形成。
在实施例中，图案绝缘层210可以不设置在存储单元区域MEC中。因此，可以不从存储单元区域MEC中去除第一阻挡金属层BM。
堆叠结构150可以设置在图案绝缘层210和上基底层140上。堆叠结构150可以包括在竖直方向(Z方向)上交替地设置的多个绝缘层151和多个栅电极153。堆叠结构150可以被层间绝缘层CL覆盖。
多个沟道结构160可以设置在存储单元区域MEC中。多个沟道结构160中的每一个沟道结构可以穿透堆叠结构150、上基底层140、下基底层131、以及衬底层120的至少一部分并且沿竖直方向(Z方向)延伸。多个沟道结构160中的每一个沟道结构可以设置在沟道孔160H中，并且可以包括栅绝缘层161、沟道层163、填充绝缘层165和导电插塞167。
多个虚设沟道结构160D可以设置在连接区域CON中。多个虚设沟道结构160D可以不电连接到位线BL。多个虚设沟道结构160D中的每一个虚设沟道结构可以沿竖直方向(Z方向)延伸穿过层间绝缘层CL、堆叠结构150、以及图案绝缘层210的至少一部分。多个虚设沟道结构160D的下表面可以处于比图案绝缘层210的上表面低的竖直水平处。图案绝缘层210可以接触多个虚设沟道结构160D的侧壁的一部分和底表面。与沟道结构160类似，多个虚设沟道结构160D中的每一个虚设沟道结构可以包括栅绝缘层161D、沟道层163D、填充绝缘层165D和导电插塞167D。虚设沟道结构160D的栅绝缘层161D、沟道层163D、填充绝缘层165D和导电插塞167D可以分别由与沟道结构160的栅绝缘层161、沟道层163、填充绝缘层165和导电插塞167相同的材料形成。在实施例中，多个虚设沟道结构160D中的每一个虚设沟道结构的水平面积和水平宽度可以大于多个沟道结构160中的每一个沟道结构的水平面积和水平宽度。
第一上绝缘层UL1和第二上绝缘层UL2可以顺序地设置在堆叠结构150和层间绝缘层CL上。多个位线接触部BLC可以穿过第一上绝缘层UL1而接触沟道结构160的导电插塞167和虚设沟道结构160D的导电插塞167D。位线BL可以设置在多个位线接触部BLC中的与沟道结构160的导电插塞167接触的位线接触部BLC上。位线BL可以不设置在多个位线接触部BLC中的与虚设沟道结构160D的导电插塞167D接触的位线接触部BLC上。多条位线BL可以穿透第二上绝缘层UL2并且接触与其相对应的位线接触部BLC。
多个接触结构CNT中的每一个接触结构可以设置在连接区域CON中。多个接触结构CNT中的每一个接触结构可以穿透第一上绝缘层UL1、层间绝缘层CL、以及栅电极153的一部分并且沿竖直方向(Z方向)延伸。
根据示例实施例的半导体器件200可以包括图案绝缘层210，图案绝缘层210在连接区域CON的至少一部分中穿透阻挡金属层BML并且在竖直方向上与多个虚设沟道结构160D重叠，具有相对大的水平面积和相对大的长度的虚设沟道结构160D设置在连接区域CON中。因此，可以在形成有多个虚设沟道结构160D的区域中去除阻挡金属层BML，这可以防止在蚀刻虚设沟道孔160DH以形成多个虚设沟道结构160D的工艺中发生沟道孔冲孔现象。因此，可以防止由于沟道孔冲孔现象暴露阻挡金属层BML的一部分而可能发生的半导体器件的污染，并且可以防止在去除在蚀刻工艺之后形成的虚设沟道孔160DH上的牺牲层的工艺期间可能发生的衬底层120与封盖绝缘层110之间的分离。因此，可以提高半导体器件200的结构可靠性。
图9A至图10D是示出了根据示例实施例的制造半导体器件100的方法的截面图。具体地，图9A至图9E是示出了与第一键图案区域KPB相对应的区域的截面图，并且图10A至图10D是示出与第二键图案区域KPS相对应的区域的截面图。
参照图9A和图10A，可以形成包括设置在衬底50上的外围电路晶体管60TR以及被层间绝缘层80覆盖的外围电路布线结构70在内的外围电路结构PS。接下来，可以在外围电路结构PS上顺序地形成第一封盖绝缘层111和第二封盖绝缘层113。接下来，可以形成通孔BVH，该通孔BVH穿透第一封盖绝缘层111和第二封盖绝缘层113并且在通孔BVH的底表面中暴露外围电路布线结构70。
参照图9B和图10B，在图9A和图10A的结果中，可以形成覆盖通孔BVH的内壁和第二封盖绝缘层113的上表面的阻挡金属层BML。接下来，可以在阻挡金属层BML上顺序地形成衬底层120、绝缘板133和上基底层140。在实施例中，在阻挡金属层BML上形成衬底层120的工艺中，填充穿透封盖绝缘层110的通孔BVH的过孔BV可以与衬底层120一起形成。
参照图9C，在图9B和图10B的结果中，形成在第一键图案区域(例如，第一键图案区域KPB，参见图3)上的衬底层120、绝缘板133和上基底层140可以被蚀刻。接下来，可以在第一键图案区域(例如，第一键图案区域KPB，参见图3)的通过蚀刻暴露的封盖绝缘层110上形成图案绝缘层115。在这点上，形成在第二键图案区域KPS上的衬底层120、绝缘板133和上基底层140不被蚀刻，因此，如图10B所示，第二键图案区域KPS的衬底层120、绝缘板133和上基底层140可以不被去除。
参照图9D和图10C，可以在图9C和图10B的结果中形成堆叠结构150S。具体地，堆叠结构150S可以形成在第一键图案区域KPB中的图案绝缘层115和上基底层140上，并且堆叠结构150S可以形成在第二键图案区域KPS中的上基底层140上。堆叠结构150S可以通过交替地形成多个绝缘层151和多个牺牲层153S来形成。在参照图9A至图10D描述的制造半导体器件100的方法之后，可以通过一系列工艺用多个栅电极153代替多个牺牲层153S。
接下来，可以在第一键图案区域KPB中形成穿透图案绝缘层115的至少一部分和堆叠结构150S的第一图案沟道孔170BH，并且可以在第二键图案区域KPS中形成穿透堆叠结构150S、上基底层140、绝缘板133、以及衬底层120的至少一部分的第二图案孔170SH。在实施例中，第一图案沟道孔170BH的水平面积和竖直长度可以大于第二图案孔170SH的水平面积和竖直长度。
参照图9E和图10D，在图9D和图10C的结果中，可以形成第一图案结构170B和第二图案结构170S。具体地，可以在第一键图案区域KPB中的第一图案沟道孔170BH的内壁上顺序地形成第一阻挡层171B和第一金属层173B，并且可以在第二键图案区域KPS中的第二图案孔170SH的内壁上顺序地形成第二阻挡层171S和第二金属层173S。此后，可以通过形成图4所示的沟道结构160、虚设沟道结构160D、接触结构CNT和位线BL来形成半导体器件100。
图11是示意性示出了根据示例实施例的包括半导体器件1100的电子系统1000的图。
参照图11，根据示例实施例的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或多个半导体器件1100的存储设备或包括存储设备的电子设备。例如，电子系统1000可以是包括至少一个半导体器件1100的固态驱动设备(SSD)、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以是非易失性存储器件。例如，半导体器件1100可以是包括以上参照图3至图8关于半导体器件100、100a和200描述的结构中的至少一种的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在一些实施例中，第一结构1100F可以与第二结构1100S相邻地放置。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130在内的外围电路结构。第二结构1100S可以是存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及在位线BL与公共源极线CSL之间的多个存储单元串CSTR。
在第二结构1100S中，多个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据一些实施例进行各种修改。
在一些实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。多个栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以是上晶体管UT1和UT2的栅电极。
公共源极线CSL、多条栅极下线LL1和LL2、多条字线WL、以及多条栅极上线UL1和UL2可以通过在第一结构1100F中延伸到第二结构1100S的多个第一连接布线1115电连接到解码器电路1110。多条位线BL可以通过在第一结构1100F中延伸到第二结构1100S的多个第二连接布线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过在第一结构1100F中延伸到第二结构1100S的输入/输出连接布线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据一些实施例，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据特定固件进行操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口1221。用于控制半导体器件1100的控制命令、要写入到半导体器件1100的多个存储单元晶体管MCT的数据、以及要从半导体器件1100的多个存储单元晶体管MCT读取的数据可以通过NAND接口1221传输。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图12是根据示例实施例的包括半导体器件的电子系统2000的示意性透视图。
参照图12，根据示例实施例的电子系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003、以及DRAM 2004。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的多个布线图案2005连接到控制器2002。
主衬底2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等的接口中的任意接口与外部主机通信。在一些实施例中，电子系统2000可以通过经由连接器2006从外部主机提供的电力来操作。电子系统2000还可以包括电力管理集成电路(PMIC)，其将从外部主机提供的电力分配给控制器2002和半导体封装2003。
控制器2002可以向半导体封装2003写入数据或从半导体封装2003读取数据，并且提高电子系统2000的操作速度。
DRAM 2004可以是缓冲存储器，其减轻作为数据存储空间的半导体封装2003与外部主机之间的速度差异。包括在电子系统2000中的DRAM 2004还可以作为一种高速缓冲存储器操作，并且可以在对半导体封装2003的控制操作中提供临时存储数据的空间。当电子系统2000包括DRAM 2004时，除了控制半导体封装2003的NAND控制器之外，控制器2002还可以包括控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的多个半导体芯片2200、设置在多个半导体芯片2200中的每一个的下表面上的粘合层2300、将多个半导体芯片2200与封装衬底2100电连接的连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括多个封装上焊盘2130的印刷电路板。多个半导体芯片2200中的每一个半导体芯片可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图11的输入/输出焊盘1101。多个半导体芯片2200中的每一个半导体芯片可以包括多个栅堆叠3210和多个沟道结构3220。多个半导体芯片2200中的每一个半导体芯片可以包括上面参照图3至图8关于半导体器件100、100a和200描述的结构中的至少一种。
在一些实施例中，连接结构2400可以是将输入/输出焊盘2210与封装上焊盘2130电连接的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以使用接合线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括硅通孔TSV的连接结构而不是通过接合线方法的连接结构2400来彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装中。在一些实施例中，控制器2002和多个半导体芯片2200可以安装在与主衬底2001不同的单独插入衬底上，并且控制器2002和多个半导体芯片2200可以通过形成在插入衬底上的布线彼此连接。
图13是根据示例实施例的半导体封装的示意性截面图。在图13中，更详细地示出了沿图12的线II-II'的配置。
参照图13，在半导体封装2003中，每个半导体芯片2200b可以包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及在第一结构4100上使用晶片接合方法接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区域，外围电路区域包括外围布线4110和第一接合结构4150。第二结构4200可以包括公共源极线4205、公共源极线4205与第一结构4100之间的栅堆叠结构4210、穿透栅堆叠结构4210的存储沟道结构4220、以及分别电连接到存储沟道结构4220和栅堆叠结构4210的字线(例如，图11的字线WL)的第二接合结构4250。例如，第二接合结构4250可以通过电连接到存储沟道结构4220的位线4240以及电连接到字线(例如，图11中的字线WL)的栅极连接布线，来分别电连接到存储沟道结构4220和字线(例如，图11的字线WL)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接触地接合。第一接合结构4150和第二接合结构4250的接合部分可以包括例如铜(Cu)。
每个半导体芯片2200b还可以包括电连接到第一结构4100的外围布线4110的输入/输出焊盘(例如，图12中的输入/输出焊盘2210)。
图12的半导体芯片2200和图13的半导体芯片2200b可以通过接合线形式的连接结构2400彼此电连接。然而，在一些实施例中，一个半导体封装中的半导体芯片(例如图12的半导体芯片2200和图13的半导体芯片2200b)可以通过包括贯通电极TSV的连接结构彼此电连接。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种半导体器件，包括：
衬底，包括芯片区域和划道区域，所述划道区域围绕所述芯片区域并且包括第一键图案区域；
封盖绝缘层，设置在所述划道区域上；
阻挡金属层，覆盖所述封盖绝缘层以及通孔的内壁，所述通孔穿透所述封盖绝缘层；
衬底层，设置在所述阻挡金属层上并且填充所述通孔；
绝缘板和上基底层，顺序地设置在所述衬底层上；
图案绝缘层，在所述第一键图案区域中设置在所述封盖绝缘层上；
堆叠结构，设置在所述上基底层和所述图案绝缘层上；以及
多个第一图案结构，在竖直方向上与所述图案绝缘层重叠并且穿透所述图案绝缘层的一部分和所述堆叠结构，
其中，所述图案绝缘层在所述第一键图案区域中沿竖直方向延伸穿过所述阻挡金属层。
2.根据权利要求1所述的半导体器件，其中，所述图案绝缘层的上表面位于与所述上基底层的上表面相同的竖直水平处。
3.根据权利要求1所述的半导体器件，其中，所述图案绝缘层的下表面位于与所述封盖绝缘层的上表面相同的竖直水平处。
4.根据权利要求1所述的半导体器件，其中，所述划道区域还包括第二键图案区域，并且多个第二图案结构设置在所述第二键图案区域中。
5.根据权利要求4所述的半导体器件，其中，所述图案绝缘层不设置在所述第二键图案区域中。
6.根据权利要求4所述的半导体器件，其中，所述多个第一图案结构中的每一个第一图案结构的水平面积和竖直长度大于所述多个第二图案结构中的每一个第二图案结构的水平面积和竖直长度。
7.根据权利要求1所述的半导体器件，其中，每个所述第一图案结构包括顺序地设置在第一图案沟道孔的内壁上的第一阻挡层和第一金属层，所述第一图案沟道孔位于所述堆叠结构和所述图案绝缘层中。
8.根据权利要求7所述的半导体器件，其中，所述第一阻挡层包括TiN、TSN以及其组合中的任意一项，并且所述第一金属层包括钨、镍、钴、钽、氮化钨、氮化钛、氮化钽以及其组合中的任意一项。
9.根据权利要求1所述的半导体器件，其中，每个所述第一图案结构包括顺序地形成在第一图案沟道孔的内壁上的多个绝缘层和沟道层，所述第一图案沟道孔位于所述堆叠结构和所述图案绝缘层中。
10.根据权利要求9所述的半导体器件，其中，所述多个绝缘层形成氧化物-氮化物-氧化物ONO结构。
11.一种半导体器件，包括：
衬底，包括芯片区域，所述芯片区域包括存储单元区域和连接区域；
封盖绝缘层，设置在所述芯片区域上；
阻挡金属层，覆盖所述封盖绝缘层以及通孔的内壁，所述通孔穿透所述封盖绝缘层；
衬底层，设置在所述阻挡金属层上并且填充所述通孔；
下基底层和绝缘板，所述下基底层在所述存储单元区域中设置在所述衬底层上，所述绝缘板在所述连接区域中设置在所述衬底层上；
上基底层，设置在所述下基底层和所述绝缘板上；
图案绝缘层，在所述连接区域的部分区域中设置在所述封盖绝缘层上；
堆叠结构，设置在所述图案绝缘层和所述上基底层上；以及
多个虚设沟道结构，在竖直方向上与所述图案绝缘层重叠并且穿透所述图案绝缘层的一部分和所述堆叠结构，
其中，所述图案绝缘层在所述连接区域中沿竖直方向延伸穿过所述阻挡金属层。
12.根据权利要求11所述的半导体器件，其中，所述图案绝缘层的上表面位于与所述上基底层的上表面相同的竖直水平处。
13.根据权利要求11所述的半导体器件，其中，所述图案绝缘层的下表面位于与所述封盖绝缘层的上表面相同的竖直水平处。
14.根据权利要求11所述的半导体器件，还包括：
多个沟道结构，设置在所述存储单元区域上，
其中，所述多个虚设沟道结构中的每一个虚设沟道结构的水平面积和竖直长度大于所述多个沟道结构中的每一个沟道结构的水平面积和竖直长度。
15.根据权利要求11所述的半导体器件，其中，所述封盖绝缘层包括第一封盖绝缘层和设置在所述第一封盖绝缘层上的第二封盖绝缘层，并且所述第二封盖绝缘层和所述图案绝缘层包括相同的材料。
16.根据权利要求15所述的半导体器件，其中，所述第二封盖绝缘层和所述图案绝缘层包括氧化硅。
17.根据权利要求11所述的半导体器件，其中，所述图案绝缘层不设置在所述存储单元区域中。
18.一种电子系统，包括：
主衬底；
半导体器件，在所述主衬底上；以及
控制器，在所述主衬底上电连接到所述半导体器件；
其中，所述半导体器件包括：
衬底，包括芯片区域和划道区域，所述划道区域围绕所述芯片区域并且包括第一键图案区域；
封盖绝缘层，设置在所述划道区域上；
阻挡金属层，覆盖所述封盖绝缘层以及通孔的内壁，所述通孔穿透所述封盖绝缘层；
衬底层，设置在所述阻挡金属层上并且填充所述通孔；
绝缘板和上基底层，顺序地设置在所述衬底层上；
图案绝缘层，在所述第一键图案区域中设置在所述封盖绝缘层上；
堆叠结构，设置在所述上基底层和所述图案绝缘层上；以及
多个第一图案结构，在竖直方向上与所述图案绝缘层重叠并且穿透所述图案绝缘层的一部分和所述堆叠结构，
其中，所述图案绝缘层在所述第一键图案区域中沿竖直方向延伸穿过所述阻挡金属层。
19.根据权利要求18所述的电子系统，其中，所述图案绝缘层的下表面位于与所述封盖绝缘层的上表面相同的竖直水平处。
20.根据权利要求19所述的电子系统，
其中，所述衬底的所述芯片区域包括存储单元区域和连接区域，并且所述半导体器件还包括：第二图案绝缘层，在所述连接区域中设置在所述封盖绝缘层上；以及多个虚设沟道结构，在竖直方向上与所述第二图案绝缘层重叠并且穿透所述第二图案绝缘层的一部分和所述堆叠结构，以及
其中，所述第二图案绝缘层在所述连接区域中沿竖直方向延伸穿过所述阻挡金属层。
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