KR20180107806A - 막 형성 방법, 및 이를 이용한 가변 저항 메모리 소자의 제조방법 - Google Patents

막 형성 방법, 및 이를 이용한 가변 저항 메모리 소자의 제조방법 Download PDF

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KR20180107806A
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김경선
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Abstract

본 발명에 따른 막 형성 방법은, 제1 공정을 적어도 1회 수행하여 제1 막을 형성하는 것, 제2 공정을 적어도 1회 수행하여 제2 막을 형성하는 것, 및 상기 제1 막을 형성하는 것 및 상기 제2 막을 형성하는 것을 적어도 1회 반복하여 제3 막을 형성하는 것을 포함한다. 상기 제1 공정은 제1 소스 가스를 공급하는 것, 제2 소스 가스를 복수 회 공급하는 것, 및 불활성 가스를 복수 회 공급하는 것을 포함한다.

Description

막 형성 방법, 및 이를 이용한 가변 저항 메모리 소자의 제조방법{METHOD OF FORMING A LAYER, AND METHOD OF FORIMING VARIABLE RESISTANCE MEMORY DEVICES USING THE SAME}
본 발명은 막 형성 방법, 및 이를 이용한 가변 저항 메모리 소자의 제조방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 이루고자 하는 일 기술적 과제는 저온 공정을 수행하여 요구되는 특성을 갖는 막을 형성하는 막 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성 및 수율이 개선된 가변 저항 메모리 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 막 형성 방법은, 제1 공정을 적어도 1회 수행하여 제1 막을 형성하는 것; 제2 공정을 적어도 1회 수행하여 제2 막을 형성하는 것; 및 상기 제1 막을 형성하는 것 및 상기 제2 막을 형성하는 것을 적어도 1회 반복하여 제3 막을 형성하는 것을 포함할 수 있다. 상기 제1 공정은 제1 소스 가스를 공급하는 것; 제2 소스 가스를 복수 회 공급하는 것; 및 불활성 가스를 복수 회 공급하는 것을 포함할 수 있다.
본 발명에 따른 가변 저항 메모리 소자의 제조방법은, 기판 상에 제1 방향으로 연장되는 제1 도전 라인을 형성하는 것; 상기 제1 도전 라인에 전기적으로 연결되는 메모리 셀을 형성하는 것; 및 상기 메모리 셀에 전기적으로 연결되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인을 형성하는 것을 포함할 수 있다. 상기 메모리 셀을 형성하는 것은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자 및 가변 저항 구조체를 형성하는 것; 및 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 상기 스위칭 소자 및 상기 가변 저항 구조체에 전기적으로 연결되는 전극 패턴을 형성하는 것을 포함할 수 있다. 상기 전극 패턴을 형성하는 것은 상기 스위칭 소자의 상전이 온도보다 낮은 온도에서 전극막을 증착하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 저온 증착 공정을 수행하여 요구되는 특성을 갖는 막이 용이하게 형성될 수 있다. 더하여, 적어도 하나의 전극 패턴이 스위칭 소자의 상전이 온도보다 낮은 온도에서 수행되는 증착 공정을 이용하여 요구되는 특성을 가지도록 형성됨에 따라, 가변 저항 메모리 소자의 신뢰성 및 수율이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 막 형성 방법에 이용되는 증착 장치의 개략도이다.
도 2는 본 발명의 실시예들에 따른 막 형성 방법을 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 막 형성 방법을 설명하기 위한 개념도이다.
도 4는 도 2의 S200 단계의 제1 공정의 일 예를 나타내는 순서도이다.
도 5는 도 4의 제1 공정을 설명하기 위한 개념도이다.
도 6은 도 2의 S200 단계의 제1 공정의 다른 예를 나타내는 순서도이다.
도 7은 도 6의 제1 공정을 설명하기 위한 개념도이다.
도 8은 도 2의 S300 단계의 제2 공정의 일 예를 나타내는 순서도이다.
도 9는 도 8의 제2 공정을 설명하기 위한 개념도이다.
도 10은 도 2의 S300 단계의 제2 공정의 다른 예를 나타내는 순서도이다.
도 11은 도 10의 제2 공정을 설명하기 위한 개념도이다.
도 12는 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자의 개념도이다.
도 13은 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 14는 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자의 평면도이다.
도 15a 및 도 15b는 도 14의 I-I' 및 II-II'에 따른 단면도들이다.
도 16a 내지 도 19a는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 14의 I-I'에 대응하는 단면도들이다.
도 16b 내지 도 19b는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 14의 II-II'에 대응하는 단면도들이다.
도 20은 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자의 평면도이다.
도 21a 및 도 21b는 도 20의 I-I' 및 II-II'에 따른 단면도들이다.
도 22a 내지 도 25a는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 20의 I-I'에 대응하는 단면도들이다.
도 22b 내지 도 25b는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 20의 II-II'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 막 형성 방법에 이용되는 증착 장치의 개략도이다. 도 2는 본 발명의 실시예들에 따른 막 형성 방법을 나타내는 순서도이고, 도 3은 본 발명의 실시예들에 따른 막 형성 방법을 설명하기 위한 개념도이다.
도 1을 참조하면, 증착 장치(500)는 그 내부에서 막을 형성하기 위한 반응이 수행되는 챔버(10), 상기 챔버(10) 내부에 제공되고 기판(100)을 로드하는 스테이지(20), 및 상기 챔버(10) 내로 반응 가스들을 공급하는 샤워해드(30)를 포함할 수 있다. 상기 샤워해드(30)는 제1 소스 가스, 제2 소스 가스, 제3 소스 가스, 및 불활성 가스를 각각 공급하는 복수의 통로들을 포함할 수 있다. 상기 제1 소스 가스, 상기 제2 소스 가스, 상기 제3 소스 가스, 및 상기 불활성 가스는 상기 샤워해드(30)를 통해 상기 챔버(10) 내부로 개별적으로 공급될 수 있다. 상기 증착 장치는 일 예로, 원자층 증착 장치일 수 있다.
도 1 내지 도 3을 참조하면, 상기 증착 장치(500)의 상기 스테이지(20) 상에 상기 기판(100)이 제공될 수 있다(S100). 상기 기판(100) 상에 제1 공정이 수행되되, 상기 제1 공정을 X회 수행하여 상기 기판(100) 상에 제1 막이 형성될 수 있다(S200). 여기서, X는 1이상의 정수이다. 상기 제1 막은 상기 기판(100) 상에 상기 제1 공정을 적어도 1회 수행함으로써 형성될 수 있다. 상기 제1 공정은 상기 제1 소스 가스, 상기 제2 소스 가스, 및 상기 불활성 가스를 이용하여 수행될 수 있다. 일 예로, 상기 제1 소스 가스는 Ti 함유 가스(일 예로, TiCl4)이고, 상기 제2 소스 가스는 N 함유 가스(일 예로, NH3)일 수 있다. 상기 불활성 가스는 일 예로, 아르곤을 포함할 수 있다. 상기 제1 막은 TiN막일 수 있다. 상기 제1 공정은 약 400℃ 미만의 온도에서 수행될 수 있다. 일부 실시예들에 따르면, 상기 제1 공정은 약 300℃ 이상 약 400℃ 미만의 온도에서 수행될 수 있다. 이하에서, 상기 제1 공정을 보다 상세하게 설명한다.
도 4는 도 2의 S200 단계의 제1 공정의 일 예를 나타내는 순서도이고, 도 5는 도 4의 제1 공정을 설명하기 위한 개념도이다.
도 4 및 도 5를 참조하면, 상기 기판(100) 상에 상기 제1 소스 가스가 공급될 수 있고(S210), 상기 제1 소스 가스가 공급된 후 상기 불활성 가스가 공급될 수 있다(S220). 상기 불활성 가스에 의해 과공급된 상기 제1 소스 가스가 퍼지(purge)될 수 있다. 이후, 상기 기판(100) 상에 상기 제2 소스 가스가 n회 공급될 수 있다(S230). 여기서, n은 2 이상의 정수이다. 즉, 상기 제2 소스 가스는 복수 회 공급될 수 있다. 상기 제2 소스 가스가 공급됨에 따라 상기 제1 소스 가스 및 상기 제2 소스 가스가 서로 반응하여 반응 생성물(일 예로, TiN) 및 반응 부산물(일 예로, HCl)이 형성될 수 있다. 상기 제2 소스 가스가 복수 회 공급되는 경우, 상기 제2 소스 가스는 상기 제1 소스 가스와 용이하게 반응할 수 있다. 상기 제2 소스 가스가 n회 공급된 후, 상기 불활성 가스가 m회 공급될 수 있다(S240). 여기서, m은 2 이상의 정수이다. 즉, 상기 제2 소스 가스가 복수 회 공급된 후, 상기 불활성 가스가 복수 회 공급될 수 있다. 상기 불활성 가스에 의해, 상기 제1 소스 가스와 상기 제2 소스 가스의 반응에 의해 형성된 상기 반응 부산물이 퍼지될 수 있다. 상기 불활성 가스가 복수 회 공급되는 경우, 상기 반응 부산물이 용이하게 퍼지될 수 있다.
도 6은 도 2의 S200 단계의 제1 공정의 다른 예를 나타내는 순서도이고, 도 7은 도 6의 제1 공정을 설명하기 위한 개념도이다.
도 6 및 도 7을 참조하면, 상기 기판(100) 상에 상기 제1 소스 가스가 공급될 수 있고(S212), 상기 제1 소스 가스가 공급된 후 상기 불활성 가스가 공급될 수 있다(S222). 과공급된 상기 제1 소스 가스가 상기 불활성 가스에 의해 퍼지(purge)될 수 있다. 이후, 상기 기판(100) 상에 상기 제2 소스 가스가 공급될 수 있다(S232). 상기 제2 소스 가스가 공급됨에 따라 상기 제1 소스 가스 및 상기 제2 소스 가스가 서로 반응하여 상기 반응 생성물(일 예로, TiN) 및 상기 반응 부산물(일 예로, HCl)이 형성될 수 있다. 상기 제2 소스 가스가 공급된 후 상기 불활성 가스가 공급될 수 있고(S242), 상기 불활성 가스에 의해 상기 반응 부산물이 퍼지될 수 있다. 상기 제2 소스 가스를 공급하는 것, 및 상기 제2 소스 가스의 공급 후 상기 불활성 가스를 공급하는 것은 n회 반복될 수 있다. 여기서, n은 2이상의 정수이다. 즉, 상기 제2 소스 가스는 복수 회 공급될 수 있고, 상기 제2 소스 가스가 복수 회 공급되는 동안, 상기 제2 소스 가스 및 상기 불활성 가스는 교대로 그리고 반복적으로 공급될 수 있다. 상기 제2 소스 가스 및 상기 불활성 가스가 교대로 그리고 반복적으로 공급됨에 따라, 상기 제1 소스 가스와 상기 제2 소스 가스의 반응이 용이하게 수행될 수 있고, 상기 반응에 의해 형성되는 상기 반응 부산물의 제거가 용이할 수 있다.
도 1 내지 도 3을 다시 참조하면, 상기 제1 공정이 적어도 1회 수행됨에 따라, 상기 기판(100) 상에 상기 반응 생성물이 증착되어 상기 제1 막이 형성될 수 있다. 상기 기판(100) 상에 제2 공정이 수행되되, 상기 제2 공정을 Y회 수행하여 상기 기판(100) 상에 제2 막이 형성될 수 있다(S300). 여기서, Y는 1이상의 정수이다. 상기 제2 막은 상기 기판(100) 상에 상기 제2 공정을 적어도 1회 수행함으로써 형성될 수 있다. 상기 제2 공정은 제3 소스 가스, 상기 제2 소스 가스, 및 상기 불활성 가스를 이용하여 수행될 수 있다. 일 예로, 상기 제3 소스 가스는 Si 함유 가스(일 예로, DCS(dichlorosilane), SiH4)이고, 상기 제2 소스 가스는 N 함유 가스(일 예로, NH3)일 수 있다. 상기 불활성 가스는 일 예로, 아르곤을 포함할 수 있다. 상기 제2 막은 SiN막일 수 있다. 상기 제2 공정은 약 400℃ 미만의 온도에서 수행될 수 있다. 일 예로, 상기 제2 공정은 약 300℃ 이상 약 400℃ 미만의 온도에서 수행될 수 있다. 이하에서, 상기 제2 공정을 보다 상세하게 설명한다.
도 8은 도 2의 S300 단계의 제2 공정의 일 예를 나타내는 순서도이고, 도 9는 도 8의 제2 공정을 설명하기 위한 개념도이다.
도 8 및 도 9를 참조하면, 상기 기판(100) 상에 상기 제3 소스 가스가 공급될 수 있고(S310), 및 상기 제3 소스 가스가 공급된 후 상기 불활성 가스가 공급될 수 있다(S320). 상기 불활성 가스에 의해 과공급된 상기 제3 소스 가스가 퍼지(purge)될 수 있다. 이후, 상기 기판(100) 상에 상기 제2 소스 가스가 n회 공급될 수 있다(S330). 여기서, n은 2 이상의 정수이다. 즉, 상기 제2 소스 가스는 복수 회 공급될 수 있다. 상기 제2 소스 가스가 공급됨에 따라 상기 제3 소스 가스 및 상기 제2 소스 가스가 서로 반응하여 추가적인 반응 생성물(일 예로, SiN) 및 추가적인 반응 부산물(일 예로, HCl)이 형성될 수 있다. 상기 제2 소스 가스가 복수 회 공급되는 경우, 상기 제2 소스 가스는 상기 제3 소스 가스와 용이하게 반응할 수 있다. 상기 제2 소스 가스가 n회 공급된 후, 상기 불활성 가스가 m회 공급될 수 있다(S340). 여기서, m은 2 이상의 정수이다. 즉, 상기 제2 소스 가스가 복수 회 공급된 후, 상기 불활성 가스가 복수 회 공급될 수 있다. 상기 불활성 가스에 의해, 상기 제3 소스 가스와 상기 제2 소스 가스의 반응에 의해 형성된 상기 추가적인 반응 부산물이 퍼지될 수 있다. 상기 불활성 가스가 복수 회 공급되는 경우, 상기 추가적인 반응 부산물이 용이하게 퍼지될 수 있다.
도 10은 도 2의 S300 단계의 제2 공정의 다른 예를 나타내는 순서도이고, 도 11은 도 10의 제2 공정을 설명하기 위한 개념도이다.
도 10 및 도 11을 참조하면, 상기 기판(100) 상에 상기 제3 소스 가스가 공급될 수 있고(S312), 상기 제3 소스 가스가 공급된 후 상기 불활성 가스가 공급될 수 있다(S322). 과공급된 상기 제3 소스 가스가 상기 불활성 가스에 의해 퍼지(purge)될 수 있다. 이후, 상기 기판(100) 상에 상기 제2 소스 가스가 공급될 수 있다(S332). 상기 제2 소스 가스가 공급됨에 따라 상기 제3 소스 가스 및 상기 제2 소스 가스가 서로 반응하여 상기 추가적인 반응 생성물(일 예로, SiN) 및 상기 추가적인 반응 부산물(일 예로, HCl)이 형성될 수 있다. 상기 제2 소스 가스가 공급된 후 상기 불활성 가스가 공급될 수 있고(S342), 상기 불활성 가스에 의해 상기 추가적인 반응 부산물이 퍼지될 수 있다. 상기 제2 소스 가스를 공급하는 것, 및 상기 제2 소스 가스의 공급 후 상기 불활성 가스를 공급하는 것은 n회 반복될 수 있다. 여기서, n은 2이상의 정수이다. 즉, 상기 제2 소스 가스는 복수 회 공급될 수 있고, 상기 제2 소스 가스가 복수 회 공급되는 동안, 상기 제2 소스 가스 및 상기 불활성 가스는 교대로 그리고 반복적으로 공급될 수 있다. 상기 제2 소스 가스 및 상기 불활성 가스가 교대로 그리고 반복적으로 공급됨에 따라, 상기 제3 소스 가스와 상기 제2 소스 가스의 반응이 용이하게 수행될 수 있고, 상기 반응에 의해 형성되는 상기 반응 부산물의 제거가 용이할 수 있다.
도 1 내지 도 3을 다시 참조하면, 상기 제2 공정이 적어도 1회 수행됨에 따라, 상기 기판(100) 상에 상기 추가적인 반응 생성물이 증착되어 상기 제2 막이 형성될 수 있다. 상기 제1 막을 형성하는 것(S200), 및 상기 제2 막을 형성하는 것(S300)을 Z회 반복하여 상기 기판(100) 상에 제3 막이 형성될 수 있다(S400). 여기서, Z는 1 이상의 정수이다. 상기 제3 막은 상기 기판(100) 상에 상기 제1 막을 형성하는 것, 및 상기 제2 막을 형성하는 것을 적어도 1회 반복함으로써 형성될 수 있다. 상기 제3 막은 일 예로, TiSiN막일 수 있다.
상기 제3 막(일 예로, TiSiN막)이 약 400℃ 미만의 저온에서 형성되는 경우, 상기 제3 막 내의 염소(Cl) 함유량이 증가할 수 있다. 이 경우, 상기 제3 막이 요구되는 전기적 특성을 가지도록 형성하는 것이 어려울 수 있다.
본 발명의 개념에 따르면, 상기 제1 공정 및 상기 제2 공정 동안 상기 제2 소스 가스 및 상기 불활성 가스는 각각 복수 회 공급될 수 있다. 상기 제2 소스 가스가 복수 회 공급됨에 따라, 상기 제1 소스 가스(또는 상기 제3 소스 가스)와 상기 제2 소스 가스가 용이하게 반응할 수 있다. 상기 제2 소스 가스가 복수 회 공급된 후 또는 상기 제2 소스 가스가 복수 회 공급되는 동안, 상기 불활성 가스가 복수 회 공급될 수 있다. 이에 따라, 상기 제1 소스 가스(또는 상기 제3 소스 가스)와 상기 제2 소스 가스의 반응에 의해 형성된 반응 부산물(일 예로, HCl)이 상기 불활성 가스에 의해 용이하게 퍼지될 수 있다. 그 결과, 상기 제1 공정 및 상기 제2 공정이 약 400℃ 미만의 저온 온도에서 수행되더라도, 상기 제3 막 내 염소(Cl) 함유량이 최소화될 수 있다. 따라서, 요구되는 전기적 특성을 갖는 막이 저온 공정을 수행하여 용이하게 형성될 수 있다.
도 12는 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자의 개념도이다.
도 12를 참조하면, 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 가변 저항 메모리 소자는 상기 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 위한 복수의 도전 라인들을 포함할 수 있다. 도 12에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 13은 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. 도 13은 예시적으로 서로 인접한 2개의 메모리 셀 스택들(MCA1, MCA2)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 13을 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2), 및 상기 제1 방향(D1)으로 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 상기 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 차례로 그리고 서로 이격되어 제공될 수 있다.
제1 메모리 셀 스택(MCA1)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공될 수 있고, 제2 메모리 셀 스택(MCA2)은 상기 제2 도전 라인들(CL2)과 상기 제3 도전 라인들(CL3) 사이에 제공될 수 있다. 상기 제1 메모리 셀 스택(MCA1)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 상기 제2 메모리 셀 스택(MCA2)은 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제2 메모리 셀들(MC2)은 행과 열을 이루며 이차원적으로 배열될 수 있다.
상기 제1 및 제2 메모리 셀들(MC1, MC2)의 각각은 가변 저항 구조체(VR) 및 스위칭 소자(SW)를 포함할 수 있다. 상기 가변 저항 구조체(VR) 및 상기 스위칭 소자(SW)는 대응하는(즉, 이에 연결되는) 도전 라인들(CL1, CL2, CL3) 사이에서 직렬로 연결될 수 있다. 일 예로, 상기 제1 메모리 셀들(MC1)의 각각에 포함된 상기 가변 저항 구조체(VR) 및 상기 스위칭 소자(SW)는 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있고, 상기 제2 메모리 셀들(MC2)의 각각에 포함된 상기 가변 저항 구조체(VR) 및 상기 스위칭 소자(SW)는 대응하는 제2 도전 라인(CL2)과 대응하는 제3 도전 라인(CL3) 사이에서 직렬로 연결될 수 있다. 도 13에는 상기 가변 저항 구조체(VR) 위에 상기 스위칭 소자(SW)가 연결되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 일 예로, 도 13에 도시된 바와 달리, 상기 스위칭 소자(SW) 위에 상기 가변 저항 구조체(VR)가 연결될 수도 있다.
도 14는 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자의 평면도이다. 도 15a 및 도 15b는 도 14의 I-I' 및 II-II'에 따른 단면도들이다. 설명의 간소화를 위해 제1 메모리 셀 스택(MCA1)을 기준으로 본 발명에 따른 가변 저항 메모리 소자를 설명한다.
도 14, 도 15a, 및 도 15b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)이 제공될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장될 수 있고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 수직한 상기 제3 방향(D3)을 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장될 수 있고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
제1 메모리 셀들(MC1)이 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)의 교차점들에 각각 배치될 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 제1 메모리 셀들(MC1)은 제1 메모리 셀 스택(MCA1)을 정의할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA1)만이 도시되었으나, 복수의 메모리 셀 스택들이 상기 기판(100) 상에 상기 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 상기 제1 메모리 셀 스택(MCA1) 및 상기 제1 및 제2 도전 라인들(CL1, CL2)에 상응하는 구조들이 상기 기판(100) 상에 반복적으로 적층될 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결되는 가변 저항 구조체(VR) 및 스위칭 소자(SW)를 포함할 수 있다. 일 예로, 상기 가변 저항 구조체(VR)는 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 다른 예로, 도시된 바와 달리, 상기 가변 저항 구조체(VR)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 이 경우, 상기 가변 저항 구조체(VR)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)을 따라 배열되는 복수의 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 스위칭 소자(SW)는, 일 예로, 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 다른 예로, 도시된 바와 달리, 상기 스위칭 소자(SW)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 이 경우, 상기 스위칭 소자(SW)는 상기 제1 방향(D1) 또는 상기 제2 방향(D2)을 따라 배열되는 복수의 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 가변 저항 구조체(VR)는 상기 기판(100)과 상기 스위칭 소자(SW) 사이에 제공될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 도시된 바와 달리, 상기 스위칭 소자(SW)가 상기 기판(100)과 상기 가변 저항 구조체(VR) 사이에 제공될 수도 있다.
상기 가변 저항 구조체(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 구조체(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 이러한 실시예들에서, 상기 가변 저항 구조체(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 구조체(VR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 상기 가변 저항 구조체(VR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 가변 저항 구조체(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 구조체(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상기 스위칭 소자(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 스위칭 소자(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 상기 스위칭 소자(SW)는 상기 가변 저항 구조체(VR)보다 높은 결정질-비정질 간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자(SW)의 상전이 온도는 약 350℃ 내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 구조체(VR)는 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자(SW)는 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
상기 스위칭 소자(SW)는 칼코게나이드(chalcogenide) 물질 및 불순물을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 상기 불순물은 C, N, B, 및 O 중 적어도 하나일 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 가변 저항 구조체(VR)와 상기 스위칭 소자(SW) 사이의 중간 전극(EP_I)을 더 포함할 수 있다. 상기 중간 전극(EP_I)은 상기 가변 저항 구조체(VR)와 상기 스위칭 소자(SW)를 전기적으로 연결할 수 있고, 상기 가변 저항 구조체(VR)와 상기 스위칭 소자(SW)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극(EP_I)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN 중에서 적어도 하나를 포함할 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 가변 저항 구조체(VR)와 상기 대응하는 제1 도전 라인(CL1) 사이에 제공되는 제1 전극(EP1)을 더 포함할 수 있다. 상기 가변 저항 구조체(VR)는 상기 제1 전극(EP1)에 의해 상기 대응하는 제1 도전 라인(CL1)에 전기적으로 연결될 수 있다. 상기 제1 전극(EP1)은 상기 가변 저항 구조체(VR)를 사이에 두고 상기 중간 전극(EP_I)으로부터 이격될 수 있다. 상기 제1 전극(EP1)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 상기 제1 메모리 셀들(MC1) 내에 각각 포함된 복수의 상기 제1 전극들(EP1)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되어 상기 기판(100) 상에 이차원적으로 배열될 수 있다. 상기 제1 전극(EP1)은 상기 가변 저항 구조체(VR)를 가열하여 상변화시키는 히터(heater) 전극일 수 있다. 상기 제1 전극(EP1)은 상기 제1 및 제2 도전 라인들(CL1, CL2)보다 비저항이 큰 물질을 포함할 수 있다. 상기 제1 전극(EP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 스위칭 소자(SW)와 상기 대응하는 제2 도전 라인(CL2) 사이에 제공되는 제2 전극(EP2)을 더 포함할 수 있다. 상기 스위칭 소자(SW)는 상기 제2 전극(EP2)에 의해 상기 대응하는 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다. 상기 제2 전극(EP2)은 상기 스위칭 소자(SW)를 사이에 두고 상기 중간 전극(EP_I)으로부터 이격될 수 있다. 상기 제2 전극(EP2)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 상기 제1 메모리 셀들(MC1) 내에 각각 포함된 복수의 상기 제2 전극들(EP2)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되어 상기 기판(100) 상에 이차원적으로 배열될 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 제2 전극(EP2)은 상기 대응하는 제2 도전 라인(CL2)이 연장되는 방향으로(일 예로, 상기 제2 방향(D2)으로) 연장되는 라인 형태일 수 있다. 이 경우, 상기 제2 전극(EP2)은 상기 대응하는 제2 도전 라인(CL2)이 연장되는 방향으로(일 예로, 상기 제2 방향(D2)으로) 배열되는 복수의 제1 메모리 셀들(MC1)에 의해 공유될 수 있다. 상기 제2 전극(EP2)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
상기 제1 전극(EP1), 상기 중간 전극(EP_I), 및 상기 제2 전극(EP2) 중 적어도 하나는 원자층 증착 방법을 이용하여 증착된 전극막을 포함할 수 있다. 상기 전극막은 상기 스위칭 소자(SW)의 상전이 온도보다 낮은 온도에 증착될 수 있다. 상기 전극막은 일 예로, TiSiN막 일 수 있다. 상기 전극막 내 Cl2 함량은 약 1% 이하일 수 있고, 상기 전극막의 표면 거칠기(즉, 표면 RMS(Root mean square) 거칠기)는 약 1nm 내지 약 2nm일 수 있다.
제1 층간 절연막(150)이 상기 기판(100) 상에 제공될 수 있다. 상기 제1 층간 절연막(150)은 상기 제1 도전 라인들(CL1)을 덮을 수 있고, 상기 제1 메모리 셀들(MC1)의 각각에 포함된 상기 제1 전극(EP1), 상기 가변 저항 구조체(VR), 및 상기 중간 전극(EP_I)을 덮을 수 있다. 상기 제1 층간 절연막(150) 상에 제2 층간 절연막(160)이 제공될 수 있다. 상기 제2 층간 절연막(160)은 상기 제1 메모리 셀들(MC1)의 각각에 포함된 상기 스위칭 소자(SW) 및 상기 제2 전극(EP2)을 덮을 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 층간 절연막(160) 상에 제공될 수 있다. 상기 제1 층간 절연막(150) 및 상기 제2 층간 절연막(160)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도 16a 내지 도 19a는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 14의 I-I'에 대응하는 단면도들이다. 도 16b 내지 도 19b는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 14의 II-II'에 대응하는 단면도들이다. 도 14, 도 15a, 및 도 15b를 참조하여 설명한 가변 저항 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다.
도 16a 및 도 16b를 참조하면, 기판(100) 상에 제1 도전막(110) 및 제1 전극막(120)이 차례로 형성될 수 있다. 상기 제1 도전막(110)은 화학 기상 증착, 물리 기상 증착 등과 같은 증착 공정을 이용하여 형성될 수 있다. 상기 제1 도전막(110)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
상기 제1 전극막(120)은 도 1 내지 도 11을 참조하여 설명한, 본 발명에 따른 막 형성 방법을 이용하여 형성될 수 있다. 구체적으로, 도 1 내지 도 3을 참조하여 설명한 바와 같이, 상기 증착 장치(500)의 상기 스테이지(20) 상에 상기 제1 도전막(110)이 형성된 상기 기판(100)이 제공될 수 있다(S100).
상기 제1 공정을 적어도 1회 수행하여 상기 기판(100) 상에 제1 막이 형성될 수 있다(S200). 상기 제1 공정은 상기 제1 소스 가스, 상기 제2 소스 가스, 및 상기 불활성 가스를 이용하여 수행될 수 있다. 상기 제1 소스 가스는 Ti 함유 가스(일 예로, TiCl4)이고, 상기 제2 소스 가스는 N 함유 가스(일 예로, NH3)일 수 있다. 상기 불활성 가스는 일 예로, 아르곤을 포함할 수 있다. 상기 제1 공정은, 일 예로, 도 4 및 도 5를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 제1 소스 가스를 공급하는 것(S210), 상기 제1 소스 가스가 공급된 후 상기 불활성 가스를 공급하여(S220) 과공급된 상기 제1 소스 가스를 퍼지하는 것, 상기 제2 소스 가스를 복수 회 공급하는 것(S230), 및 상기 제2 소스 가스가 복수 회 공급된 후 상기 불활성 가스를 복수 회 공급하여(S240) 상기 제1 소스 가스와 상기 제2 소스 가스의 반응에 의해 생성된 반응 부산물(일 예로, HCl)을 퍼지하는 것을 포함할 수 있다. 상기 제1 공정은, 다른 예로, 도 6 및 도 7을 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 제1 소스 가스를 공급하는 것(S212), 상기 제1 소스 가스가 공급된 후 상기 불활성 가스를 공급하여(S222) 과공급된 상기 제1 소스 가스를 퍼지하는 것, 상기 제2 소스 가스를 공급하는 것(S232), 및 상기 제2 소스 가스가 공급된 후 상기 불활성 가스를 공급하여(S242) 상기 제1 소스 가스와 상기 제2 소스 가스의 반응에 의해 생성된 반응 부산물(일 예로, HCl)을 퍼지하는 것을 포함할 수 있다. 상기 제2 소스 가스를 공급하는 것(S232) 및 상기 2 소스 가스가 공급된 후 상기 불활성 가스를 공급하는 것(S242)은 복수 회 반복될 수 있다. 즉, 상기 제2 소스 가스가 복수 회 공급되는 동안, 상기 제2 소스 가스 및 상기 불활성 가스는 교대로 그리고 반복적으로 공급될 수 있다. 상기 제1 공정이 적어도 1회 수행됨에 따라, 상기 기판(100) 상에 상기 제1 막이 형성될 수 있다. 상기 제1 막은 일 예로, TiN막일 수 있다.
상기 제2 공정을 적어도 1회 수행하여 상기 기판(100) 상에 제2 막이 형성될 수 있다(S300). 상기 제2 공정은 상기 제3 소스 가스, 상기 제2 소스 가스, 및 상기 불활성 가스를 이용하여 수행될 수 있다. 상기 제3 소스 가스는 Si 함유 가스(일 예로, DCS(dichlorosilane), SiH4)이고, 상기 제2 소스 가스는 N 함유 가스(일 예로, NH3)일 수 있다. 상기 불활성 가스는 일 예로, 아르곤을 포함할 수 있다. 상기 제2 공정은, 일 예로, 도 8 및 도 9를 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 제3 소스 가스를 공급하는 것(S310), 상기 제3 소스 가스가 공급된 후 상기 불활성 가스를 공급하여(S320) 과공급된 상기 제3 소스 가스를 퍼지하는 것, 상기 제2 소스 가스를 복수 회 공급하는 것(S330), 및 상기 제2 소스 가스가 복수 회 공급된 후 상기 불활성 가스를 복수 회 공급하여(S340) 상기 제3 소스 가스와 상기 제2 소스 가스의 반응에 의해 생성된 반응 부산물(일 예로, HCl)을 퍼지하는 것을 포함할 수 있다. 상기 제2 공정은, 다른 예로, 도 10 및 도 11을 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 제3 소스 가스를 공급하는 것(S312), 상기 제3 소스 가스가 공급된 후 상기 불활성 가스를 공급하여(S322) 과공급된 상기 제3 소스 가스를 퍼지하는 것, 상기 제2 소스 가스를 공급하는 것(S332), 및 상기 제2 소스 가스가 공급된 후 상기 불활성 가스를 공급하여(S342) 상기 제3 소스 가스와 상기 제2 소스 가스의 반응에 의해 생성된 반응 부산물(일 예로, HCl)을 퍼지하는 것을 포함할 수 있다. 상기 제2 소스 가스를 공급하는 것(S332) 및 상기 2 소스 가스가 공급된 후 상기 불활성 가스를 공급하는 것(S342)은 복수 회 반복될 수 있다. 즉, 상기 제2 소스 가스가 복수 회 공급되는 동안, 상기 제2 소스 가스 및 상기 불활성 가스는 교대로 그리고 반복적으로 공급될 수 있다. 상기 제2 공정이 적어도 1회 수행됨에 따라, 상기 기판(100) 상에 상기 제2 막이 형성될 수 있다. 상기 제2 막은 일 예로, SiN막일 수 있다.
상기 제1 막을 형성하는 것(S200), 및 상기 제2 막을 형성하는 것(S300)을 적어도 1회 수행하여 상기 기판(100) 상에 제3 막이 형성될 수 있다(S400). 상기 제3 막은 상기 제1 전극막(120)에 대응할 수 있다. 상기 제1 전극막(120)은 일 예로, TiSiN을 포함할 수 있다.
상기 제1 전극막(120)은 원자층 증착 방법을 이용하여 형성될 수 있고, 후술될 스위칭 소자의 상전이 온도보다 낮은 온도에 증착될 수 있다. 일 예로, 상기 제1 전극막(120)은 약 300℃ 이상 약 400℃ 미만의 온도에서 증착될 수 있다. 상기 제1 전극막(120)이 형성된 후, 상기 기판(100)은 상기 증착 장치(500)의 상기 스테이지(20)로부터 언로드될 수 있다.
도 16a 및 도 16b를 다시 참조하면, 상기 제1 전극막(120) 상에 제1 희생 패턴들(SC1)이 형성될 수 있다. 상기 제1 희생 패턴들(SC1)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제1 희생 패턴들(SC1)은 후술될 제1 및 제2 매립 절연막들에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 제1 희생 패턴들(SC1)을 식각 마스크로 이용하여 상기 제1 전극막(120) 및 상기 제1 도전막(110)이 차례로 식각될 수 있다. 이에 따라, 상기 제1 전극막(120) 및 상기 제1 도전막(110)을 관통하고 상기 제1 방향으로 연장되는 제1 트렌치들(T1)이 정의될 수 있다. 상기 제1 도전막(110)이 식각되어 제1 도전 라인들(CL1)이 형성될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제1 트렌치들(T1)에 의해 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 전극막(120)이 식각되어 예비 전극 패턴들(120a)이 형성될 수 있다. 상기 예비 전극 패턴들(120a)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제1 트렌치들(T1)에 의해 상기 제2 방향(D2)으로 서로 이격될 수 있다.
도 18a 및 도 18b를 참조하면, 상기 제1 트렌치들(T1)을 채우는 제1 매립 절연막(130)이 형성될 수 있다. 상기 제1 매립 절연막(130)을 형성하는 것은 상기 제1 트렌치들(T1)을 채우는 절연막(미도시)을 형성하는 것, 및 상기 제1 희생 패턴들(SC1)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 제1 매립 절연막(130)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 제1 희생 패턴들(SC1) 및 상기 예비 전극 패턴들(120a)을 패터닝하여 제2 희생 패턴들(SC2) 및 제1 전극들(EP1)이 형성될 수 있다. 상기 패터닝 공정은 상기 제1 매립 절연막(130) 및 상기 제1 희생 패턴들(SC1) 상에 상기 제2 방향(D2)으로 연장되는 마스크 패턴들(미도시)을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 이용하여 상기 제1 희생 패턴들(SC1) 및 상기 예비 전극 패턴들(120a)을 차례로 식각하는 것을 포함할 수 있다. 상기 패터닝 공정에 의해 상기 제2 방향(D2)으로 연장되는 제2 트렌치들(T2)이 형성될 수 있다. 일 예로, 상기 제2 트렌치들(T2)은 상기 제1 도전 라인들(CL1)의 상면들을 노출할 수 있다. 즉, 상기 제2 트렌치들(T2)의 바닥면들은 상기 제1 도전 라인들(CL1)의 상기 상면들과 공면을 이룰 수 있다. 다른 예로, 상기 제2 트렌치들(T2)의 상기 바닥면들은 상기 제1 도전 라인들(CL1)의 상기 상면들보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
상기 제2 트렌치들(T2)을 채우는 제2 매립 절연막(140)이 형성될 수 있다. 상기 제2 매립 절연막(140)을 형성하는 것은 상기 제2 트렌치들(T2)을 채우는 절연막(미도시)을 형성하는 것, 및 상기 제2 희생 패턴들(SC2)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 제2 매립 절연막(140)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 제1 매립 절연막(130) 및 상기 제2 매립 절연막(140)은 제1 층간 절연막(150)으로 정의될 수 있다.
도 19a 및 도 19b를 참조하면, 상기 제2 희생 패턴들(SC2)이 선택적으로 제거되어 상기 제1 층간 절연막(150) 내에 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격되는 리세스 영역들(R)이 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(150)이 실리콘 질화막 및/또는 실리콘 산화질화막을 포함하고, 상기 제2 희생 패턴들(SC2)이 실리콘 산화막을 포함하는 경우, 상기 제2 희생 패턴들(SC2)을 선택적으로 제거하는 것은 인산을 포함하는 식각액을 이용하여 수행될 수 있다. 상기 리세스 영역들(R)에 의해 상기 제1 전극들(EP1)의 상면들이 노출될 수 있다.
상기 리세스 영역들(R) 내에 가변 저항 구조체들(VR)이 각각 형성될 수 있다. 일 예로, 상기 가변 저항 구조체들(VR)을 형성하는 것은 상기 리세스 영역들(R)을 채우는 가변 저항 층(미도시)을 형성하는 것, 및 상기 가변 저항 층을 식각하여 상기 리세스 영역들(R) 내에 상기 가변 저항 구조체들(VR)을 국소적으로 형성하는 것을 포함할 수 있다. 상기 가변 저항 구조체들(VR)의 각각은 대응하는 리세스 영역(R)의 일부(일 예로, 대응하는 리세스 영역(R)의 하부)를 채우도록 형성될 수 있다. 상기 가변 저항 구조체들(VR)이 포함하는 물질은 도 14, 도 15a, 및 도 15b를 참조하여 설명한 바와 같다.
상기 리세스 영역들(R) 내에 중간 전극들(EP_I)이 각각 형성될 수 있다. 상기 중간 전극들(EP_I)은 상기 가변 저항 구조체들(VR)의 각각 상에 형성될 수 있다. 상기 중간 전극들(EP_I)의 각각은 대응하는 리세스 영역(R)의 잔부(일 예로, 대응하는 리세스 영역(R)의 상부)를 채우도록 형성될 수 있다. 상기 중간 전극들(EP_I)을 형성하는 것은, 상기 제1 층간 절연막(150) 상에 상기 리세스 영역들(R)을 채우는 중간 전극막을 형성하는 것, 및 상기 제1 층간 절연막(150)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 중간 전극막은 도 1 내지 도 11을 참조하여 설명한, 본 발명에 따른 막 형성 방법을 이용하여 형성될 수 있다. 상기 중간 전극막은 상기 제1 전극막(120)을 형성하는 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 중간 전극막은 원자층 증착 방법을 이용하여 형성될 수 있고, 후술될 스위칭 소자의 상전이 온도보다 낮은 온도에 증착될 수 있다. 일 예로, 상기 중간 전극막은 약 300℃ 이상 약 400℃ 미만의 온도에서 증착될 수 있다.
도 15a 및 도 15b를 다시 참조하면, 상기 제1 층간 절연막(150) 상에 스위칭 소자들(SW)이 형성될 수 있다. 상기 스위칭 소자들(SW)은 상기 중간 전극들(EP_I) 상에 각각 형성될 수 있다. 제2 전극들(EP2)이 상기 스위칭 소자들(SW) 상에 각각 형성될 수 있다. 일 예로, 상기 스위칭 소자들(SW) 및 상기 제2 전극들(EP2)을 형성하는 것은 상기 제1 층간 절연막(150) 상에 스위칭막 및 제2 전극막을 형성하는 것, 및 상기 스위칭막 및 상기 제2 전극막을 패터닝하는 것을 포함할 수 있다. 상기 제1 층간 절연막(150) 상에 상기 스위칭 소자들(SW) 및 상기 제2 전극들(EP2)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 다른 예로, 상기 스위칭 소자들(SW) 및 상기 제2 전극들(EP2)을 형성하는 것은, 상기 제1 층간 절연막(150) 상에 상기 중간 전극들(EP_I)을 각각 노출하는 홀들을 포함하는 상기 제2 층간 절연막(160)을 형성하는 것, 상기 홀들을 채우는 스위칭막을 형성하는 것, 상기 스위칭막을 식각하여 상기 홀들 내에 상기 스위칭 소자들(SW)을 각각 형성하되, 상기 스위칭 소자들(SW)의 각각은 대응하는 홀의 일부를 채우도록 형성되는 것, 상기 제2 층간 절연막(160) 상에 상기 홀들을 채우는 제2 전극막을 형성하는 것, 및 상기 제2 층간 절연막(160)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 스위칭 소자들(SW)이 포함하는 물질은 도 14, 도 15a, 및 도 15b를 참조하여 설명한 바와 같다. 상기 제2 전극막은 도 1 내지 도 11을 참조하여 설명한, 본 발명에 따른 막 형성 방법을 이용하여 형성될 수 있다. 상기 제2 전극막은 상기 제1 전극막(120)을 형성하는 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 제2 전극막은 원자층 증착 방법을 이용하여 형성될 수 있고, 상기 스위칭 소자(SW)의 상전이 온도보다 낮은 온도에 증착될 수 있다. 일 예로, 상기 제2 전극막은 약 300℃ 이상 약 400℃ 미만의 온도에서 증착될 수 있다.
상기 제2 층간 절연막(160) 상에 제2 도전 라인들(CL2)이 형성될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 도전 라인들(CL1)과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)을 따라 서로 이격되도록 형성될 수 있다.
도 14, 도 15a 및 도 15b를 다시 참조하면, 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 제1 메모리 셀들(MC1)이 각각 정의될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에 제공되는 상기 제1 전극(EP1), 상기 가변 저항 구조체(VR), 상기 중간 전극(EP_I), 상기 스위칭 소자(SW), 및 상기 제2 전극(EP2)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)에 의해 제1 메모리 셀 스택(MCA1)이 정의될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자가 복수의 메모리 셀 스택들을 포함하는 경우, 상기 제1 및 제2 도전 라인들(CL1, CL2), 및 상기 제1 메모리 셀 스택(MCA1)을 형성하기 위한 공정들이 반복적으로 수행될 수 있다.
상기 제1 전극(EP1), 상기 중간 전극(EP_I), 및 상기 제2 전극(EP2) 중 적어도 하나가 상기 스위칭 소자(SW)의 상전이 온도보다 높은 온도에서 증착되는 전극막을 이용하여 형성되는 경우, 상기 전극막을 증착하는 동안 인접하는 스위칭 소자(SW)가 상전이되어 결정화될 수 있다. 즉, 상기 스위칭 소자(SW)의 불량이 초래될 수 있다. 상기 전극막(일 예로, TiSiN막)이 상대적으로 낮은 온도에서 증착되는 경우, 상기 전극막 내 염소(Cl) 함유량이 증가할 수 있다. 상기 전극막이 상기 가변 저항 구조체(VR)에 인접하는 경우, 상기 전극막 내 염소(Cl)에 의해 상기 가변 저항 구조체(VR)의 불량(일 예로, 보이드(void))이 초래될 수 있다. 이에 따라, 상기 가변 저항 메모리 소자의 수율 및 신뢰성이 감소할 수 있다.
본 발명의 개념에 따르면, 상기 제1 전극(EP1), 상기 중간 전극(EP_I), 및 상기 제2 전극(EP2) 중 적어도 하나는 상기 스위칭 소자(SW)의 상전이 온도보다 낮은 온도에서 증착되는 전극막을 이용하여 형성될 수 있다. 이에 따라, 상기 전극막이 증착되는 동안, 인접하는 스위칭 소자(SW)는 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 더하여, 상기 전극막(일 예로, TiSiN막)이 상기 제1 공정 및 상기 제2 공정을 수행하는 증착 공정을 수행하여 형성되는 경우, 상기 전극막이 상대적으로 낮은 온도에서 증착되더라도, 상기 전극막 내 염소(Cl) 함유량이 최소화될 수 있다. 따라서, 상기 가변 저항 메모리 소자의 수율 및 신뢰성이 개선될 수 있다.
도 20은 본 발명의 실시예들에 따른 막 형성 방법을 이용하여 제조되는 가변 저항 메모리 소자의 평면도이다. 도 21a 및 도 21b는 도 20의 I-I' 및 II-II'에 따른 단면도들이다. 설명의 간소화를 위해, 제1 메모리 셀 스택(MCA1)을 기준으로 본 발명에 따른 가변 저항 메모리 소자를 설명하고, 도 14, 도 15a, 및 도 15b를 참조하여 설명한 가변 저항 메모리 소자와 차이점을 주로 설명한다.
도 20, 도 21a, 및 도 21b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)이 제공될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장될 수 있고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)을 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다.
제1 메모리 셀들(MC1)이 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)의 교차점들에 각각 배치될 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 제1 메모리 셀들(MC1)은 제1 메모리 셀 스택(MCA1)을 정의할 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결되는 가변 저항 구조체(VR) 및 스위칭 소자(SW)를 포함할 수 있다. 상기 가변 저항 구조체(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 구조체(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 스위칭 소자(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 스위칭 소자(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 상기 스위칭 소자(SW)는 상기 가변 저항 구조체(VR)보다 높은 결정질-비정질 간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자(SW)의 상전이 온도는 약 350℃ 내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 구조체(VR)는 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자(SW)는 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 상기 가변 저항 구조체(VR)와 상기 스위칭 소자(SW) 사이의 중간 전극(EP_I)을 더 포함할 수 있다. 상기 중간 전극(EP_I)은 상기 가변 저항 구조체(VR)와 상기 스위칭 소자(SW)를 전기적으로 연결할 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 가변 저항 구조체(VR)와 상기 대응하는 제1 도전 라인(CL1) 사이에 제공되는 제1 전극(EP1)을 더 포함할 수 있다. 상기 가변 저항 구조체(VR)는 상기 제1 전극(EP1)에 의해 상기 대응하는 제1 도전 라인(CL1)에 전기적으로 연결될 수 있다. 본 실시예에 따르면, 상기 제1 방향(D1)으로 서로 인접하는 한 쌍의 제1 메모리 셀들(MC1)의 상기 제1 전극들(EP1)은 서로 연결될 수 있다. 즉, 상기 한 쌍의 제1 메모리 셀들(MC1)은 하나의 제1 전극(EP1)을 공유할 수 있다. 이 경우, 상기 제1 전극(EP1)은 상기 한 쌍의 제1 메모리 셀들(MC1)의 상기 가변 저항 구조체들(VR)에 각각 연결되는 수직부들(VP), 및 상기 한 쌍의 제1 메모리 셀들(MC) 사이의 상기 기판(100) 상으로 연장되는 수평부(HP)를 포함할 수 있다. 상기 제1 전극(EP1)의 상기 수평부(HP)는, 상기 한 쌍의 제1 메모리 셀들(MC1)에 공통적으로 연결되는, 대응하는 제1 도전 라인(CL1)의 상면을 따라 연장될 수 있다. 상기 제1 전극(EP1)은 일 단면의 관점에서, U자 형태를 가질 수 있다.
상기 제1 전극(EP1)의 상기 수직부들(VP) 사이에 스페이서(SP)가 제공될 수 있다. 상기 스페이서(SP)는 상기 수직부들(VP)의 서로 마주하는 측벽들 상에 제공될 수 있고, 상기 수평부(HP)의 상면을 따라 연장될 수 있다. 상기 스페이서(SP)는 일 단면의 관점에서, U자 형태를 가질 수 있다. 상기 수평부(HP)는 상기 한 쌍의 제1 메모리 셀들(MC1)에 공통적으로 연결되는, 상기 대응하는 제1 도전 라인(CL1)의 상기 상면과 상기 스페이서(SP) 사이로 연장될 수 있다. 상기 스페이서(SP)는 다결정 실리콘 또는 실리콘 산화물을 포함할 수 있다.
상기 제1 메모리 셀들(MC1)의 각각은 상기 스위칭 소자(SW)와 상기 대응하는 제2 도전 라인(CL2) 사이에 제공되는 제2 전극(EP2)을 더 포함할 수 있다. 상기 스위칭 소자(SW)는 상기 제2 전극(EP2)에 의해 상기 대응하는 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다.
상기 제1 전극(EP1), 상기 중간 전극(EP_I), 및 상기 제2 전극(EP2) 중 적어도 하나는 원자층 증착 방법을 이용하여 증착된 전극막을 포함할 수 있다. 상기 전극막은 상기 스위칭 소자(SW)의 상전이 온도보다 낮은 온도에 증착될 수 있다. 상기 전극막은 일 예로, TiSiN막 일 수 있다. 상기 전극막 내 Cl2 함량은 약 1% 이하일 수 있고, 상기 전극막의 표면 거칠기(즉, 표면 RMS(Root mean square) 거칠기)는 약 1nm 내지 약 2nm일 수 있다.
제1 층간 절연막(150)이 상기 기판(100) 상에 제공될 수 있다. 상기 제1 층간 절연막(150)은 상기 제1 메모리 셀들(MC1)의 각각에 포함된 상기 제1 전극(EP1), 상기 가변 저항 구조체(VR), 및 상기 중간 전극(EP_I)을 덮을 수 있고, 상기 스페이서(SP)를 덮을 수 있다. 상기 제1 층간 절연막(150) 상에 제2 층간 절연막(160)이 제공될 수 있다. 상기 제2 층간 절연막(160)은 상기 제1 메모리 셀들(MC1)의 각각에 포함된 상기 스위칭 소자(SW) 및 상기 제2 전극(EP2)을 덮을 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 층간 절연막(160) 상에 제공될 수 있다. 상기 기판(100)과 상기 제1 층간 절연막(150) 사이에 제3 층간 절연막(210)이 제공되어 상기 제1 도전 라인들(CL1)을 덮을 수 있다. 상기 제1 층간 절연막(150), 상기 제2 층간 절연막(160), 및 상기 제3 층간 절연막(210)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도 22a 내지 도 25a는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 20의 I-I'에 대응하는 단면도들이다. 도 22b 내지 도 25b는 본 발명의 실시예들에 따른 막 형성 방법을 이용한 가변 저항 메모리 소자의 제조방법을 설명하기 위한 도면들로, 도 20의 II-II'에 대응하는 단면도들이다. 도 20, 도 21a, 및 도 21b를 참조하여 설명한 가변 저항 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 중복되는 설명은 생략될 수 있다. 설명의 간소화를 위해, 도 16a 내지 도 19a, 및 도 16b 내지 도 19b를 참조하여 설명한 가변 저항 메모리 소자의 제조방법과 차이점을 주로 설명한다.
도 22a 및 도 22b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1), 및 상기 제1 도전 라인들(CL1)을 덮는 제3 층간 절연막(210)이 형성될 수 있다. 일 예로, 상기 제1 도전 라인들(CL1)을 형성하는 것은 상기 기판(100) 상에 도전막(미도시)을 형성하고, 상기 도전막을 패터닝하는 것을 포함할 수 있다. 상기 제3 층간 절연막(210)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 제1 도전 라인들(CL1)을 덮는 절연막을 형성하고, 상기 제1 도전 라인들(CL1)의 상면들이 노출되도록 상기 절연막을 평탄화하는 것을 포함할 수 있다. 다른 예로, 상기 제1 도전 라인들(CL1)을 형성하는 것은, 상기 기판(100) 상에 상기 제1 방향(D1)으로 연장되는 트렌치들을 갖는 상기 제3 층간 절연막(210)을 형성하고, 상기 트렌치들을 채우는 도전막을 형성하고, 상기 제3 층간 절연막(210)의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.
상기 제3 층간 절연막(210) 상에 제1 절연막(230)이 형성될 수 있다. 상기 제1 절연막(230)은 상기 제2 방향(D2)으로 연장되는 제3 트렌치들(T3)을 포함할 수 있다. 상기 제3 트렌치들(T3)의 각각은 상기 제2 방향(D2)으로 배열되는 상기 제1 도전 라인들(CL1)의 상면들 및 상기 제3 층간 절연막(210)의 상면을 노출할 수 있다. 상기 제1 절연막(230)은 일 예로, 실리콘 질화물을 포함할 수 있다.
상기 제3 트렌치들(T3)의 각각 내에 전극막(220), 스페이서막(240), 및 제2 절연막(250)이 형성될 수 있다. 상기 전극막(220)은 상기 제3 트렌치들(T3)의 각각의 내측면들 및 바닥면을 덮을 수 있고, 상기 제3 트렌치들(T3)의 각각의 일부를 채우도록 형성될 수 있다. 상기 스페이서막(240)은 상기 전극막(220)의 상면을 덮을 수 있고, 상기 제3 트렌치들(T3)의 각각의 일부를 채우도록 형성될 수 있다. 상기 전극막(220)은 상기 제3 트렌치들(T3)의 각각의 상기 내측면들과 상기 스페이서막(240) 사이, 및 상기 제3 트렌치들(T3)의 각각의 상기 바닥면과 상기 스페이서막(240)로 연장될 수 있다. 상기 제2 절연막(250)은 상기 스페이서막(240)의 상면을 덮을 수 있고, 상기 제3 트렌치들(T3)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 전극막(220), 상기 스페이서막(240), 및 상기 제2 절연막(250)을 형성하는 것은, 일 예로, 상기 제1 절연막(230) 상에 상기 제3 트렌치들(T3)의 각각을 채우는 상기 전극막(220), 상기 스페이서막(240), 및 상기 제2 절연막(250)을 차례로 증착하는 것, 및 상기 제1 절연막(230)의 상면이 노출될 때까지 상기 전극막(220), 상기 스페이서막(240), 및 상기 제2 절연막(250)을 평탄화하는 것을 포함할 수 있다. 상기 제3 트렌치들(T3)의 각각 내에 형성된 상기 전극막(220), 상기 스페이서막(240), 및 상기 제2 절연막(250)은 상기 제2 방향(D2)을 따라 연장될 수 있다.
상기 전극막(220)은 도 1 내지 도 11을 참조하여 설명한, 본 발명에 따른 막 형성 방법을 이용하여 형성될 수 있다. 도 1 내지 도 3을 참조하여 설명한 바와 같이, 상기 증착 장치(500)의 상기 스테이지(20) 상에 상기 제3 트렌치들(T3)을 포함하는 상기 제1 절연막(230)이 형성된 상기 기판(100)이 제공될 수 있다(S100). 상기 전극막(220)을 형성하는 구체적인 방법은, 도 16a 및 도 16b를 참조하여 설명한, 상기 제1 전극막(120)을 형성하는 방법과 실질적으로 동일하다. 상기 전극막(220)은 일 예로, TiSiN을 포함할 수 있다. 상기 전극막(220)은 원자층 증착 방법을 이용하여 형성될 수 있고, 후술될 스위칭 소자의 상전이 온도보다 낮은 온도에 증착될 수 있다. 상기 전극막(220)은 일 예로, 약 300℃ 이상 약 400℃ 미만의 온도에서 증착될 수 있다. 상기 전극막(220)이 형성된 후, 상기 기판(100)은 상기 증착 장치(500)의 상기 스테이지(20)로부터 언로드될 수 있다.
상기 스페이서막(240)은 상기 제3 층간 절연막(210) 및 상기 제1 절연막(230)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제2 절연막(250)은 상기 스페이서막(240)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제2 절연막(250)은 실리콘 질화물을 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 상기 전극막(220), 상기 스페이서막(240), 및 상기 제2 절연막(250)을 패터닝하여 상기 제1 방향(D1)으로 연장되는 제4 트렌치들(T4)이 형성될 수 있다. 상기 전극막(220)은 상기 제4 트렌치들(T4)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제1 전극들(EP1)로 분리될 수 있고, 상기 스페이서막(240)은 상기 제4 트렌치들(T4)에 의해 상기 제2 방향(D2)으로 서로 이격되는 스페이서들(SP)로 분리될 수 있다. 상기 제2 절연막(250)은 상기 제4 트렌치들(T4)에 의해 상기 제2 방향(D2)으로 서로 이격되는 제2 절연 패턴들(250P)로 분리될 수 있다. 상기 제1 전극들(EP1)의 각각은 상기 제3 트렌치들(T3)의 각각의 상기 내측면들 상의 수직부들(VP), 및 상기 제3 트렌치들(T3)의 각각의 상기 바닥면을 따라 연장되는 수평부(HP)를 포함할 수 있다. 상기 수직부들(VP)은 상기 수평부(HP)에 의해 서로 연결될 수 있다. 상기 스페이서들(SP)의 각각은 상기 제1 전극들(EP1)의 각각의 상기 수직부들(VP) 사이에 제공될 수 있다. 상기 스페이서들(SP)의 각각은 상기 수직부들(VP)의 서로 마주하는 측벽들 상에 제공될 수 있고, 상기 수평부(HP)의 상면을 따라 연장될 수 있다. 상기 제2 절연 패턴들(250P)의 각각은 상기 제1 전극들(EP1)의 각각의 상기 수직부들(VP) 사이에 제공될 수 있고, 상기 스페이서들(SP)의 각각을 사이에 두고 상기 제1 전극들(EP1)의 각각의 상기 수직부들(VP)로부터 이격될 수 있다.
도 24a 및 도 24b를 참조하면, 상기 제3 층간 절연막(210) 상에 상기 제4 트렌치들(T4)을 채우는 제3 절연막(260)이 형성될 수 있다. 상기 제3 절연막(260)은 상기 제1 절연막(230) 및 상기 제2 절연 패턴(250P)과 동일한 절연 물질을 포함할 수 있다. 상기 제3 절연막(260)은 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 제1 절연막(230), 상기 제2 절연 패턴(250P), 및 상기 제3 절연막(260)은 제1 층간 절연막(150)으로 정의될 수 있다.
상기 제1 전극들(EP1)의 상부들 및 상기 스페이서들(SP)의 상부들이 식각되어 상기 제1 층간 절연막(150) 내에 리세스 영역들(R)이 형성될 수 있다. 상기 리세스 영역들(R)은 상기 제1 전극들(EP1)의 상기 수직부들(VP)을 각각 노출할 수 있다. 상기 리세스 영역들(R)은 상기 제1 층간 절연막(150) 내에 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격되도록 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 상기 리세스 영역들(R) 내에 가변 저항 구조체들(VR)이 각각 형성될 수 있다. 상기 가변 저항 구조체들(VR)의 각각은 대응하는 리세스 영역(R)의 일부(일 예로, 대응하는 리세스 영역(R)의 하부)를 채우도록 형성될 수 있다. 상기 리세스 영역들(R) 내에 중간 전극들(EP_I)이 각각 형성될 수 있다. 상기 중간 전극들(EP_I)은 상기 가변 저항 구조체들(VR)의 각각 상에 형성될 수 있다. 상기 중간 전극들(EP_I)의 각각은 대응하는 리세스 영역(R)의 잔부(일 예로, 대응하는 리세스 영역(R)의 상부)를 채우도록 형성될 수 있다.
상기 중간 전극들(EP_I)을 형성하는 것은, 상기 제1 층간 절연막(150) 상에 상기 리세스 영역들(R)을 채우는 중간 전극막을 형성하는 것, 및 상기 제1 층간 절연막(150)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 중간 전극막은 도 1 내지 도 11을 참조하여 설명한, 본 발명에 따른 막 형성 방법을 이용하여 형성될 수 있다. 상기 중간 전극막은, 도 16a 및 도 16b를 참조하여 설명한, 상기 제1 전극막(120)을 형성하는 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 중간 전극막은 원자층 증착 방법을 이용하여 형성될 수 있고, 후술될 스위칭 소자의 상전이 온도보다 낮은 온도에 증착될 수 있다. 일 예로, 상기 중간 전극막은 약 300℃ 이상 약 400℃ 미만의 온도에서 증착될 수 있다.
도 21a 및 도 21b를 다시 참조하면, 상기 제1 층간 절연막(150) 상에 스위칭 소자들(SW)이 형성될 수 있다. 상기 스위칭 소자들(SW)은 상기 중간 전극들(EP_I) 상에 각각 형성될 수 있다. 제2 전극들(EP2)이 상기 스위칭 소자들(SW) 상에 각각 형성될 수 있다. 상기 제1 층간 절연막(150) 상에 상기 스위칭 소자들(SW) 및 상기 제2 전극들(EP2)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 상기 제2 전극들(EP2)을 형성하는 것은 추가적인 전극막을 증착하고 패터닝하는 것을 포함할 수 있다. 상기 추가적인 전극막은 도 1 내지 도 11을 참조하여 설명한, 본 발명에 따른 막 형성 방법을 이용하여 형성될 수 있다. 상기 추가적인 전극막은 도 16a 및 도 16b를 참조하여 설명한, 상기 제1 전극막(120)을 형성하는 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 추가적인 전극막은 원자층 증착 방법을 이용하여 형성될 수 있고, 상기 스위칭 소자(SW)의 상전이 온도보다 낮은 온도에 증착될 수 있다. 일 예로, 상기 추가적인 전극막은 약 300℃ 이상 약 400℃ 미만의 온도에서 증착될 수 있다.
상기 제2 층간 절연막(160) 상에 제2 도전 라인들(CL2)이 형성될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 도전 라인들(CL1)과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 방향(D1)을 따라 서로 이격되도록 형성될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자가 복수의 메모리 셀 스택들을 포함하는 경우, 상기 제1 및 제2 도전 라인들(CL1, CL2), 및 상기 제1 메모리 셀 스택(MCA1)을 형성하기 위한 공정들이 반복적으로 수행될 수 있다.
본 발명의 개념에 따르면, 저온 증착 공정을 수행하여 요구되는 특성을 갖는 막이 용이하게 형성될 수 있다. 더하여, 적어도 하나의 전극 패턴이 스위칭 소자의 상전이 온도보다 낮은 온도에서 수행되는 증착 공정을 이용하여 요구되는 특성을 가지도록 형성됨에 따라, 가변 저항 메모리 소자의 신뢰성 및 수율이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 10: 챔버
20: 스테이지 30: 샤워해드
500: 증착 장치 MCA: 메모리 셀 스택
MC: 메모리 셀 EP1: 제1 전극
EP_I: 중간 전극 EP2: 제2 전극
VR: 가변 저항 구조체 SW: 스위칭 소자
CL1: 제1 도전 라인 CL2: 제2 도전 라인
VP: 수직부 HP: 수평부

Claims (10)

  1. 제1 공정을 적어도 1회 수행하여 제1 막을 형성하는 것;
    제2 공정을 적어도 1회 수행하여 제2 막을 형성하는 것; 및
    상기 제1 막을 형성하는 것 및 상기 제2 막을 형성하는 것을 적어도 1회 반복하여 제3 막을 형성하는 것을 포함하되,
    상기 제1 공정은:
    제1 소스 가스를 공급하는 것;
    제2 소스 가스를 복수 회 공급하는 것; 및
    불활성 가스를 복수 회 공급하는 것을 포함하는 막 형성 방법.
  2. 청구항 1에 있어서,
    상기 불활성 가스를 복수 회 공급하는 것은:
    상기 제1 소스 가스를 공급한 후 상기 불활성 가스를 공급하여 과공급된 상기 제1 소스 가스를 퍼지(purge)하는 것; 및
    상기 제2 소스 가스를 복수 회 공급한 후 상기 불활성 가스를 복수 회 공급하여 반응 부산물을 퍼지하는 것을 포함하는 막 형성 방법.
  3. 청구항 1에 있어서,
    상기 불활성 가스를 복수 회 공급하는 것은:
    상기 제1 소스 가스를 공급한 후 상기 불활성 가스를 공급하여 과공급된 상기 제1 소스 가스를 퍼지(purge)하는 것; 및
    상기 제2 소스 가스가 복수 회 공급되는 동안 상기 제2 소스 가스와 상기 불활성 가스를 교대로 그리도 반복적으로 공급하여 반응 부산물을 퍼지하는 것을 포함하는 막 형성 방법.
  4. 청구항 1에 있어서,
    상기 제1 소스 가스는 Ti 함유 가스이고, 상기 제2 소스 가스는 N 함유 가스이되,
    상기 제1 막을 형성하는 것은, 상기 제1 공정을 적어도 1회 수행하여 TiN막을 형성하는 것을 포함하고,
    상기 제2 막은 SiN막이고, 상기 제3 막은 TiSiN막인 막 형성 방법.
  5. 청구항 1에 있어서,
    상기 제1 소스 가스는 Si 함유 가스이고, 상기 제2 소스 가스는 N 함유 가스이되,
    상기 제1 막을 형성하는 것은, 상기 제1 공정을 적어도 1회 수행하여 SiN막을 형성하는 것을 포함하고,
    상기 제2 막은 TiN막이고, 상기 제3 막은 TiSiN막인 막 형성 방법.
  6. 청구항 1에 있어서,
    상기 제2 공정은:
    제3 소스 가스를 공급하는 것;
    상기 제2 소스 가스를 복수 회 공급하는 것; 및
    상기 불활성 가스를 복수 회 공급하는 것을 포함하되,
    상기 제3 소스 가스는 상기 제1 소스 가스와 다른 막 형성 방법.
  7. 청구항 6에 있어서,
    상기 제1 소스 가스는 Ti 함유 가스이고, 상기 제2 소스 가스는 N 함유 가스이고, 상기 제3 소스 가스는 Si 함유 가스이되,
    상기 제1 막을 형성하는 것은, 상기 제1 공정을 적어도 1회 수행하여 TiN막을 형성하는 것을 포함하고,
    상기 제2 막을 형성하는 것은, 상기 제2 공정을 적어도 1회 수행하여 SiN막을 형성하는 것을 포함하고,
    상기 제3 막은 TiSiN 막인 막 형성 방법.
  8. 청구항 7에 있어서,
    상기 제1 공정 및 상기 제2 공정은 300℃ 이상 400℃ 미만의 온도에서 수행되는 막 형성 방법.
  9. 청구항 6에 있어서,
    상기 제2 공정 동안 상기 불활성 가스를 복수 회 공급하는 것은:
    상기 제3 소스 가스를 공급한 후 상기 불활성 가스를 공급하여 과공급된 상기 제3 소스 가스를 퍼지(purge)하는 것; 및
    상기 제2 소스 가스를 복수 회 공급한 후 상기 불활성 가스를 복수 회 공급하여 반응 부산물을 퍼지하는 것을 포함하는 막 형성 방법.
  10. 청구항 6에 있어서,
    상기 제2 공정 동안 상기 불활성 가스를 복수 회 공급하는 것은:
    상기 제3 소스 가스를 공급한 후 상기 불활성 가스를 공급하여 과공급된 상기 제3 소스 가스를 퍼지(purge)하는 것; 및
    상기 제2 소스 가스가 복수 회 공급되는 동안 상기 제2 소스 가스와 상기 불활성 가스를 교대로 그리도 반복적으로 공급하여 반응 부산물을 퍼지하는 것을 포함하는 막 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200048024A (ko) * 2018-10-29 2020-05-08 주식회사 무한 기판 처리 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102541562B1 (ko) 2018-08-10 2023-06-08 삼성전자주식회사 가변 저항 메모리 소자
CN111725395B (zh) * 2019-11-27 2022-06-07 中国科学院上海微系统与信息技术研究所 一种选通管材料、选通管单元以及其制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990012246A (ko) 1997-07-28 1999-02-25 윤종용 원자층 증착법에 의한 금속 배리어막을 구비한 반도체장치및 그 제조방법
KR100275738B1 (ko) 1998-08-07 2000-12-15 윤종용 원자층 증착법을 이용한 박막 제조방법
US20020039622A1 (en) * 2000-10-02 2002-04-04 Rajendra Solanki Method of depositing a metallic film on a substrate
KR100985363B1 (ko) * 2002-07-15 2010-10-04 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조방법 및 기판처리 장치
EP1482551B1 (en) * 2003-05-26 2007-02-07 STMicroelectronics S.r.l. Process for forming a thin film of TiSiN, in particular for phase change memory devices
US7235482B2 (en) * 2003-09-08 2007-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a contact interconnection layer containing a metal and nitrogen by atomic layer deposition for deep sub-micron semiconductor technology
KR100587687B1 (ko) * 2004-07-27 2006-06-08 삼성전자주식회사 원자층 증착법을 이용한 박막 형성 방법과 그 장치
KR100679270B1 (ko) * 2006-01-27 2007-02-06 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US7727908B2 (en) * 2006-08-03 2010-06-01 Micron Technology, Inc. Deposition of ZrA1ON films
US7718990B2 (en) * 2007-12-04 2010-05-18 Ovonyx, Inc. Active material devices with containment layer
US8623697B2 (en) 2008-12-31 2014-01-07 Micron Technology, Inc. Avoiding degradation of chalcogenide material during definition of multilayer stack structure
US8470635B2 (en) 2009-11-30 2013-06-25 Micron Technology, Inc. Keyhole-free sloped heater for phase change memory
KR101691906B1 (ko) * 2010-09-14 2017-01-02 삼성전자주식회사 Ⅲ족 질화물 나노로드 발광 소자 제조방법
KR20120062293A (ko) 2010-12-06 2012-06-14 주식회사 원익아이피에스 금속 질화막 증착 방법
US9287498B2 (en) 2011-09-14 2016-03-15 Intel Corporation Dielectric thin film on electrodes for resistance change memory devices
US9082702B2 (en) 2012-02-27 2015-07-14 Applied Materials, Inc. Atomic layer deposition methods for metal gate electrodes
KR101189642B1 (ko) * 2012-04-09 2012-10-12 아익스트론 에스이 원자층 증착법을 이용한 ＴｉＳｉＮ 박막의 형성방법
US20160133837A1 (en) 2014-11-12 2016-05-12 Intermolecular Inc. Low-Temperature Deposition of Metal Silicon Nitrides from Silicon Halide Precursors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200048024A (ko) * 2018-10-29 2020-05-08 주식회사 무한 기판 처리 방법

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