KR20060002672A - 고속 저전력 상변화 메모리 셀 어레이 구조 및 이를응용한 고직접 단위 기억소자 구조체 - Google Patents

고속 저전력 상변화 메모리 셀 어레이 구조 및 이를응용한 고직접 단위 기억소자 구조체 Download PDF

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Abstract

본 발명은 고집적 및 대용량화와 저전력 소모에 유리하며, 액세스 트랜지스터의 수를 감소시키는 반면, 액세스트랜지스터의 폭(Width)을 크게 하여 가변저항체(RC)의 상변화에 필요한 전류를 충분히 제공할 수 있고, 기존의 상변화 메모리 셀 구조의 센싱(Sensing) 방법과 비교하여 수 배 이하의 전력으로 구동가능한 저전력 상변화 메모리 셀 어레이 구조를 구현하고자 한다. 본 발명의 상변화 메모리 셀 어레이 구조는, 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자; 상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터; 및 상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함한다.
상변화 메모리 소자, 메모리 셀 어레이, 메모리 장치

Description

고속 저전력 상변화 메모리 셀 어레이 구조 및 이를 응용한 고직접 단위 기억소자 구조체{A HIGH SPEED LOW POWER CONSUMPTION PHASE CHANGE MEMORY CELL ARRAY STRUCTURE AND HIGH DENSITY MEMORY DEVICE ARCHITECTURE HAVING THE SAME}
도 1a는 상변화 메모리에 사용되는 상변화 저항 소자의 전기적 특성을 이용한 디지털 데이터 저장 기구를 설명하기 위한 도면이다.
도 1b는 임계 리셋 전류 펄스 값으로 정규화 된 전류 펄스에 따른 상변화 저항 소자의 저항 변화 추이를 나타내는 그래프이다.
도 2는 상변화 저항 소자를 사용한 종래의 메모리 단위 셀의 등가 회로도이다.
도 3은 반도체 기판상에 형성된 상변화 메모리 소자의 단면 구조를 도시한 도면이다.
도 4a는 상변화 메모리 소자를 구성하는 단위 셀에 대한 등가 회로도이다.
도 4b는 상변화 메모리 소자를 구성하는 단위 셀의 단면 및 레이아웃을 나타낸다.
도 5는 종래 기술의 상변화 메모리 소자에서 사용되는 단위 셀 어레이의 등가회로를 도시한다.
도 6에서는 본 발명의 실시예에 따른 단위 셀 어레이 구조를 도시한다.
도 7은 본 발명의 단위 셀 어레이(UC)가 배열된 메모리 장치의 메모리 셀 영역의 구성을 예시한다.
도 8은 두 개의 단위 셀이 전원 공급 라인과 비트라인을 공유하도록 하는 이중 셀 구조를 도시한다.
도 9에서는 16비트 별로 구획된 이중 셀의 단위 어레이(DC)가 배치되어 있는 구성을 예시한다.
도 10에서는 이러한 단위 셀 어레이와, 그의 구동을 위한 주변 회로를 함께 도시한다.
도 11은 도 3에 도시된 바와 같은 종래 기술의 셀 어레이의 레이아웃을 도시한다.
도 12는 도 7에 도시된 바와 같은 이중 셀 어레이 구조에서 단위 셀 어레이의 레이아웃을 예시한다.
도 13은 도 12에 도시된 단위 셀 어레이 구조를 A-A' 방향으로 절단한 단면도이다.
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 상세하게는 상변화 메모리의 장점을 최대한 활용할 수 있도록 고집적도와 저전력 소모 메모리 구현에 적합한 상변화 메모리 셀 어레이 구조 및 이를 이용한 메모리 소자에 관한 것이다.
휴대용 기기의 보급이 확산됨에 따라 비휘발성 메모리 소자의 수요가 급증하고 있는 추세이다. 비휘발성 메모리 소자로는 현재 널리 쓰이고 있는 플래시 메모리 이외에도 강유전체 메모리, 자기 메모리 및 상변화 메모리가 주목받고 있다. 특히 상변화 메모리는 플래시 메모리가 가지고 있는 단점인 느린 액세스 속도, 사용 횟수의 제한을 극복할 수 있으며, 동작시 고전압이 필요하다는 문제점을 해결할 수 있는 새로운 메모리 소자로서 연구가 집중되고 있다.
상변화 메모리는 주기율표의 16족(VIA)에 속하는 칼코진 (Chalcogene) 원소 중 주로 Te 또는 Se을 포함하는 칼코지나이드(Chalcogenide) 계열의 상변화 재료를 저항 소자로 사용하는 메모리 소자로서, 이중 Ge-Sb-Te(주로 Ge2Sb2Te5)계가 상변화 재료로 주로 사용된다. 상변화 저항 소자는 초기 상태에 따른 열에너지의 인가조건에 따라 재료의 상태가 결정질상(crystalline phase)에서 비정질상(amorphous phase)으로 또는 그 역으로 가역적으로 변화하는 상변화 특성을 보이며, 두 상은 광학상수, 비저항 등의 물리적 특성에 있어서 두드러진 차이를 나타내는데, 이러한 특성을 이용하여 정보의 기록, 소거 및 재생을 목적으로 하는 메모리 소자에 이용할 수 있다.
도 1a는 상변화 메모리에 사용되는 상변화 저항 소자의 전기적 특성을 이용한 디지털 데이터 저장 기구를 설명하기 위한 도면이다.
도시된 바와 같이, 짧은 기간 동안 고압의 리셋 펄스(Amorphizing RESET PULSE)에 의해 상변화 저항 소자를 용융점(Tm) 이상으로 가열한 뒤 급냉시키면 상 변화 물질은 비정질화된다. 또한 저전압의 펄스(Crystallizing SET Pulse)를 장시간 인가하여 상변화 물질을 결정화 온도(Tc) 이상 용융점(Tm)이하로 가열하면 상변화 물질은 결정화된다. 상변화 과정 전후에 있어서, 상변화 저항 소자의 비저항은 달라지며, 비정질 상태의 비저항이 결정질 상태에 비해 높게 나타난다. 상변화 메모리에서 상변화 저항 소자가 저저항 결정질 상태에 있을 때를 세트(SET) 또는 온(ON) 상태라 하며, 고저항 비정질 상태에 있을 때를 리셋(RESET) 또는 오프(OFF) 상태라 부르며, 이들 상태는 각각 메모리 셀의 논리값 '0' 과 '1'에 해당된다.
도 1b는 임계 리셋 전류 펄스 값으로 정규화 된 전류 펄스에 따른 상변화 저항 소자의 저항 변화 추이를 나타내는 그래프이다. 도시된 그래프에서 초기 상태가 셋(set)인 경우(백색 사각형으로 표시) 펄스 크기의 증가에 따른 변화가 없다가 임계 리셋 전류 이상에서 리셋 상태로 전이하며, 초기 상태가 리셋(reset) 상태인 경우(흑색 사각형으로 표시) 펄스 크기의 증가에 따라 결정 상태로 우선 전이한 후 임계 리셋 전류 이상에서 리셋 상태로 전이하는 특성이 나타남을 알 수 있다.  또한 그래프로부터 알 수 있는 바와 같이, 리셋 상태와 세트 상태의 비저항은 100 배 이상의 차이가 발생하는데, 이것은 상변화 재료의 국부적인 영역의 상변화만으로도 충분한 신호비를 확보할 수 있다는 것을 보여준다.
도 2는 상변화 저항 소자를 사용한 종래의 메모리 단위 셀의 등가 회로도이다.
도 2를 참조하면, 종래의 상변화 메모리 셀은 전계 방출 트랜지스터(FET)와 같은 하나의 액세스 트랜지스터(TA) 및 하나의 상변화 저항 소자(GST)로 구성된다. 상기 상변화 저항 소자(GST)의 하부 전극은 트랜지스터(TA)의 소오스에 접속되며, 상부 전극은 플레이트 전극(PL)에 접속된다. 또한, 상기 액세스 트랜지스터(TA)의 드레인은 비트 라인(BL)에 접속되며, 상기 트랜지스터의 게이트는 워드 라인에 접속된다. 이와 같은 종래의 상변화 메모리 단위 셀 구조는 캐패시터를 상변화 저항 소자로 대체한 것을 제외하고는 통상의 디램 단위 셀의 구조와 매우 유사하게 되어 있다.
도 3은 도 2에 도시된 상변화 메모리 셀을 단위로 반도체 기판상에 형성된 종래의 상변화 메모리 소자의 단면 구조를 도시한 도면이다.
도 3을 참조하면, 반도체 기판(30)의 소정 영역에 반도체 소자의 활성 영역을 규정하는 소자 분리막(36)이 형성되어 있다. 상기 활성 영역상에는 각각 트랜지스터의 게이트로 작용하는 한 쌍의 평행한 워드라인(38)이 상기 활성 영역과 교차하여 배치되어 있는데, 상기 워드 라인(38)은 트랜지스터의 소오스 영역(42)과 드레인 영역(40)을 규정한다. 즉 상기 한 쌍의 워드 라인(38) 사이의 활성 영역은 트랜지스터의 공통 드레인 영역(40)에 해당하며, 상기 워드 라인 바깥의 두 영역은 각각 트랜지스터의 소오스 영역(42)에 해당된다. 도시된 바와 같이, 상기 반도체 기판(30) 및 상기 트랜지스터 상부에는 제1 층간 절연막(48)이 개재되며, 상기 트랜지스터의 공통 드레인 영역(40)은 상기 제1 층간 절연막(48)을 관통하는 비트 라인 콘택을 통해 비트 라인(44)에 전기적으로 접속된다. 상기 비트 라인(44)을 포함하 는 상기 제1 층간 절연막(48)상에는 제2 층간 절연막(50)이 개재되며, 상기 제2 층간 절연막(50) 상에는 하부 전극(52)/상변화 저항막(62a)/상부 전극(64a)을 포함하는 상변화 저항 소자(65)가 형성된다. 상기 상변화 저항 소자(65)는 상기 제1 및 제2 층간 절연막(48, 50)을 관통하는 콘택(46)을 통해 상기 트랜지스터의 소오스 영역(42)에 전기적으로 접속된다. 도시하지는 않았지만, 상기 상변화 저항 소자(65)상에는 다시 평탄화된 층간 절연막이 개재되며, 상기 층간 절연막상에는 플레이트 전극이 배치된다.
전술한 바와 같이, 종래의 상변화 메모리 소자에 있어서, 반도체 기판상의 공통 드레인 영역은 비트라인 콘택을 통해 비트 라인에 전기적으로 접속된다. 이러한 구조에서는 공통 드레인 상에 콘택 형성을 위한 충분한 공정 마진이 확보되어야 하는데, 이것은 단위 셀이 차지하는 면적을 불가피하게 증가시킨다. 따라서 종래의 상변화 메모리 소자는 고집적도의 상변화 메모리 소자를 구현하기에는 부적합한 셀 구조를 채용하고 있다.
도 4a는 본 발명자의 한국 특허출원제10-2004-40638호에서 언급된 바 있는, 상변화 메모리 소자에 적합하도록 설계된 메모리 셀 구조를 도시한다. 단위 셀은 하나의 액세스 트랜지스터(TA) 및 하나의 상변화 저항 소자(GST)로 구성된다. 상기 상변화 저항 소자(GST)의 상부 전극은 비트 라인(BL)에 접속되어 있다. 또한, 상기 액세스 트랜지스터(TA)의 소오스는 상기 상변화 저항 소자(GST)의 하부 전극에 접속되며, 상기 액세스 트랜지스터(TA)의 드레인은 전원 라인에 접속되어 있다. 도시된 등가 회로는 전술한 디램에서 널리 사용되던 회로인 도 2와 비교할 때, 트랜지스터의 드레인 영역이 비트라인에 접속되지 않고, 전원 라인에 접속된다는 점에 있어서 상이하다. 도 4b는 도 4a의 등가 회로를 구현한 단위 셀 구조의 단면(도면 상단) 및 레이아웃(도면 하단)으로서, 도 4a의 상변화 저항 소자(GST) 막을 사이에 두고, 상부전극(TEC) 및 하부전극(BEC)이 형성된다. 상변화 저항 소자(GST)는 상부전극(TEC)을 통해 비트라인 (BL)에 접속되며, 하부전극(BEC) 및 컨택(NC)을 통해 액세스 트랜지스터(TA)의 소오스에 접속된다.
도 5는 종래 기술의 상변화 메모리 소자에서 사용되는 단위 셀 어레이의 등가회로를 도시한다. 도시된 바와 같이, 수 비트(예를 들어 도시된 바와 같이 8비트)를 단위로 하는 데이터를 저장 및 처리하기 위해 구획된 단위 셀 어레이는 공통 워드라인(WL0)에 각각의 게이트가 접속되어 있는 액세스 트랜지스터(TA0 ...TA7 )와, 상변화 저항 소자(Rc)로 이루어진 단일 메모리 셀들이 각각의 비트라인에 연결되어 배열되어 있다. 이러한 종래 기술의 단위 셀 어레이에서는 액세스 트랜지스터(TA0 ...TA7)가 각각의 단일 메모리 셀 별로 분리되어 있다. 상변화 물질막으로 된 가변저항체 RC(GST)는 공급되는 전류량과 공급시간에 따라 그 물질의 결정상태가 바뀌어 정보를 저장하게 된다.
이러한 구성은 디램의 단위 셀 어레이 구성과 유사하며, 디램의 경우는 커패시터에 저장된 전하를 통하여 정보를 저장하는 기억 매체이므로 누설 전류를 줄 이고 단위 셀 간의 분리(isolation)를 확실히 하는 것이 중요하나, 상변화 메모리 소자는 상변화 재료의 저항 변화에 의하여 정보를 저장하는 방식의 소자이므로 이러한 물리적 특성의 차이를 이용하여 디램에 비하여 보다 더 집적도를 높이면서도 저전력 구동이 가능하도록 설계할 수 있는 잠재적 가능성이 있으나, 아직 상변화 메모리의 특성에 적합한 최적화된 셀 구조가 제안되지 않고 있는 실정이다.
본 발명은 위와 같은 문제점을 극복하기 위한 것으로서, 고집적 및 대용량화와 저전력 소모에 유리한 상변화 메모리 셀 어레이 구조 및 이를 포함하는 상변화 메모리 장치를 제공하는 것을 주된 목적으로 한다.
또한, 본 발명은 액세스트랜지스터의 수를 감소시키는 반면, 액세스트랜지스터의 폭(Width)을 크게 하여 가변저항체(RC)의 상변화에 필요한 전류를 충분히 제공할 수 있는 새로운 상변화 메모리 셀 어레이 구조를 제공하고자 한다.
또한, 본 발명은 기존의 상변화 메모리 셀 구조의 센싱(Sensing) 방법과 비교하여 수 배 이하의 전력으로 구동가능한 저전력 상변화 메모리 셀 어레이 구조를 구현하고자 한다.
이러한 본 발명의 목적들을 달성하기 위한, 본 발명에 따른 상변화 메모리 장치는 소정의 단위 영역들로 배열된 저전력 상변화 메모리 셀 어레이를 갖는다.
위와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 의한 상변화 메 모리 셀 어레이 구조는, 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자; 상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터; 및 상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함한다.
이러한 소자의 작동 시에는, 상기 트랜지스터의 제2 단자는 기판상에 형성된 공통 드레인 영역이며, 상기 공통 드레인 영역의 적어도 일부 영역에는 상기 전원측에 접속되는 컨택이 형성되고, 상기 비트라인 중의 하나와 상기 공통 워드라인이 활성화되면, 상기 공통 드레인 영역에 형성된 컨택 및 상기 공통 워드라인 하부에 형성된 채널, 상기 활성화된 비트라인에 접속된 상변화 저항 소자 및 상기 활성화된 비트라인을 통하여 통전 경로가 형성된다.
더욱 집적도를 향상시키기 위해, 상기 공통 드레인 영역의 상기 전원측 접속을 위한 컨택은, 상기 복수개의 상변화 저항 소자가 공통 접속된 단일한 액티브 영역을 벗어나 있도록 형성하는 것이 바람직하다.
본 발명의 또 다른 측면에 따른 상변화 메모리 셀 어레이 구조는, 액티브 영역; 상기 액티브 영역을 가로질러 형성된 한쌍의 워드라인; 상기 액티브 영역 중, 상기 한쌍의 워드라인 사이에 형성된 공통 드레인 영역; 상기 액티브 영역 중, 상기 각각의 워드라인을 중심으로 상기 공통 드레인 영역과 대향하는 제1 소스 영역 및 제2 소스 영역; 상기 제1 소스 영역에 한쪽 단자가 공통 접속된, 제1 그룹의 상 변화 저항 소자들; 상기 제2 소스 영역에 한쪽 단자가 공통 접속된 제2 그룹의 상변화 저항 소자들; 및 상기 제1 그룹의 상변화 저항 소자들 중 하나와 상기 제2 그룹의 상변화 저항 소자들 중 하나에 각각 공통 접속되는 복수개의 비트라인을 포함한다.
더욱 집적도를 향상시키기 위해서, 상기 공통 드레인 영역의 연장부에는 상기 전원측에 접속되는 컨택이 형성되고, 상기 컨택은 제1 소스 영역과 상기 제2 소스 영역이 대향하는 영역을 벗어나 있도록 형성하는 것이 바람직하다.
바람직한 상변화 저항 소자의 구조는, 기판 상으로 연장된 하부 컨택과, 상기 하부 컨택 상부에 형성된 하부 전극과, 상기 하부 전극 상부에 형성된 상변화 재료층과, 상기 상변화 재료층 상부에 형성되어 그 상부에 형성되는 비트라인에 접속하는 상부 전극을 포함하는 것일 수 있다.
본 발명의 또 다른 한 측면에 따른 상변화 메모리 장치는, 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자와, 상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터와, 상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함하는 단위 상변화 메모리 셀 어레이 구조가 하나 이상 반복 형성된 것을 특징으로 한다.
본 발명의 또 다른 한 측면에 따른 상변화 메모리 장치는, 액티브 영역, 상 기 액티브 영역을 가로질러 형성된 한쌍의 워드라인, 상기 액티브 영역 중, 상기 한쌍의 워드라인 사이에 형성된 공통 드레인 영역, 상기 액티브 영역 중, 상기 각각의 워드라인을 중심으로 상기 공통 드레인 영역과 대향하는 제1 소스 영역 및 제2 소스 영역, 상기 제1 소스 영역에 한쪽 단자가 공통 접속된, 제1 그룹의 상변화 저항 소자들, 상기 제2 소스 영역에 한쪽 단자가 공통 접속된 제2 그룹의 상변화 저항 소자들, 및 상기 제1 그룹의 상변화 저항 소자들 중 하나와 상기 제2 그룹의 상변화 저항 소자들 중 하나에 각각 공통 접속되는 복수개의 비트라인을 포함하는 단위 상변화 메모리 셀 어레이 구조가 하나 이상 반복 형성된 것을 특징으로 한다.
이하에서는 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 6에서는 본 발명의 실시예에 따른 단위 셀 어레이 구조를 도시한다. 본 발명의 단위 셀 어레이 구조는 도시된 바와 같이, 각각의 상변화 저항 소자(Rc)가 공통의 액세스 트랜지스터(TA)를 갖는 것을 주요한 특징으로 한다. 종래 기술에서는, 각각의 단위 셀 마다 하나의 액세스 트랜지스터를 갖는 구성이었으나, 본 발명에서는 복수개(예를 들어 8비트)의 단위 셀로 이루어진 단위 셀 어레이마다 하나의 액세스 트랜지스터를 이용하는 셀 구조로 구성함으로써, 메모리 셀 면적의 상당 부분을 차지하는 트랜지스터의 점유 면적을 감소시켜 메모리 셀 면적의 감소 효과를 달성한다.
또한, 상변화 저항 소자의 상변화에 필요한 전류 공급 능력을 고려할 때, 본 발명은 종래 기술과 달리, 복수개의 단위 셀 당 하나의 액세스 트랜지스터만을 사용하므로, 종래 기술의 경우와 단위 셀의 수가 같을 경우 사용되는 액세스 트랜지스터의 폭(Width)을 복수개의 액세스 트랜지스터의 면적을 합친 만큼 크게 하더라도 종래 기술의 경우와 동일한 면적을 차지하는 정도에 지나지 않게 된다. 따라서, 액세스 트랜지스터의 폭을 종래 기술의 액세스 트랜지스터보다 크게 하여, 상변화에 필요한 전류를 충분히 공급할 수 있을뿐만 아니라, 그러한 경우에도 종래 기술의 복수개의 트랜지스터가 차지하는 면적보다는 작은 면적을 차지하게 되므로 칩 사이즈를 줄일 수 있게 된다.
도 10에서는 이러한 단위 셀 어레이와, 그의 구동을 위한 주변 회로를 함께 도시한다. n개의 비트라인을 하나의 액세스 트랜지스터로 동작시키기 위해, 선택되지 않은 비트라인의 상변화 저항소자가, 선택된 비트라인의 읽기 동작 동안에 영향 받지 않도록 하기 위하여, EQ 신호를 게이트로 인가하는 트랜지스터를 비트라인에 부가하여 선택되지 않은 비트라인에 연결된 상변화 저항소자의 양단간의 전압차이를 방지한다. 이에 의하여, 선택되지 않은 상변화 저항소자에 흐르는 전류의 양이 상변화를 일으킬수 있는 정도의 열이 발생되지 않는 작은 양으로 조절하는 역할을 수행한다.
도 10을 참조하여 본 발명의 메모리 장치의 작동을 설명하면, 하나의 워드라인(WL0)이 선택되면, 예를 들어, 8개의 상변화 저항소자(GST0~GST7)가 선택되게 되는데, 이 8개의 저항소자는 각각 다른 비트라인에 연결된다. 도 10에 나타낸 비트 라인 디코더(DEC)에서는, 이 8개의 비트라인(BL0~BL7) 중에서 원하는 하나의 비트라인을 선택하는 기능을 수행한다.
또한, 도 10을 참조하면, 하나의 워드라인(WL0)이 선택되면 8개의 비트라인을 통하여 입력되는 데이터를 하나의 센스 앤프(Sense Amplifier) 통해 읽어들일 수 있도록 주변 회로를 구성한다. 따라서, 각각의 비트라인당 하나의 센스 앰프를 두었던 종래 기술과 비교하여, 본 발명에서는 예를 들어 1/8의 센싱 전류(Sensing current)만을 필요로 하므로, 종래 기술에 비해 1/8의 전력소모만이 이루어지도록 할 수 있는 유리한 효과를 얻게 된다.
도 7은 이러한 본 발명의 단위 셀 어레이(UC)가 배열된 메모리 장치의 메모리 셀 영역의 구성을 예시한다. 일반적인 메모리의 배치와 같이 워드라인(WL0...WLn)과 비트라인(BL0...BLn)의 선택에 의하여 메모리의 어드레스가 지정되며, 도 7에서는 8비트 별로 구획된 단위 셀 어레이가 배치되어 있는 구성을 예시한다.
도 8은 두 개의 단위 셀이 전원 공급 라인과 비트라인을 공유하도록 하는 이중 셀 구조를 도시한다. 이 경우, 두 개의 단위 셀은 각각 다른 워드라인에 접속된다. 도 9에서는 16비트 별로 구획된 이중 셀의 단위 어레이(DC)가 배치되어 있는 구성을 예시한다. 각각의 이중 셀 단위 어레이(DC)는 두 개의 워드 라인에 연결된다.
도 11은 도 3에 도시된 바와 같은 종래 기술의 셀 어레이의 레이아웃을 도시한다. 도시된 구성은 이중 셀로 형성된 단위 셀의 어레이이다. 도시된 바와 같 이, 각각의 단위 셀은 두 개의 워드 라인(WL0, WL1)과 접속하는 이중 셀이며, 한 쌍의 상변화 저항 소자(65)와, 한 쌍의 액세스 트랜지스터를 각각 가지며, 액티브 영역(80)은 각각 분리되어 있다. 한 쌍의 액세스 트랜지스터는, 워드 라인인 게이트(38, 39), 소오스(42, 43) 및 공통 드레인(40)에 의하여 형성되고, 공통 드레인 영역(40)에는 상부의 전원 라인(44)과 연결되는 컨택(45)이 각 단위 셀 마다 형성되어 있다.
본 발명자의 별개 출원인 한국 특허출원제10-2004-40638호에서는, 공통 드레인 영역(40)의 면적을 줄여 집적도를 향상시키기 위해, 액티브 영역을 파워 라인(44)으로 사용하고, 수 개의 단위 셀 마다 컨택을 형성하여 전원을 공급하는 개량된 셀 구조가 제안된 바 있다.
도 12는 도 7에 도시된 바와 같은 이중 셀 어레이 구조에서 단위 셀 어레이의 레이아웃을 예시한다. 도시된 바와 같이, 8개의 단위 셀은 각각 이중 셀로 구성되어 있으며, 각각의 단위 셀은 분리(isolation) 영역 없이 단일한 액티브 영역(180) 상에 형성된다. 이러한 단일한 액티브 영역(180)에는, 제1 공통 소오스 영역(112)과, 제2 공통 소오스 영역(113)이 형성되고, 단일한 액티브 영역(180)을 가로지르는 두 개의 워드라인(WL0, WL1) 사이에는 공통드레인 영역(114)이 형성된다. 워드라인(WL0, WL1)을 중심으로 상단에 위치하는 제1 공통 소오스 영역(112)에는 복수개의(예를 들어, 8개) 상변화 저항 소자(144)가 접속된다. 또한, 하단의 제2 공통 소오스 영역(113)에도 복수개의 상변화 저항 소자가 배치되어, 제1 공통 소오스 영 역에 배치된 각각의 상변화 소자는 제2 공통 소오스 영역에 배치된 각각의 상변화 소자와 쌍을 이루며, 동일한 비트라인에 결합된다.
도 13은 도 12에 도시된 단위 셀 어레이 구조를 A-A' 방향으로 절단한 단면도이다. 여기서 도시된 메모리 셀 어레이의 제조 방법은 본 발명의 본질적인 부분이 아니며, 또 통상의 디램 등 반도체 제조 공정에서 널리 사용되는 방법에 의해 이 기술 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있으므로 이에 대해서는 최대한 설명을 생략한다.
도 13을 참조하면, 반도체 기판 상에 소자 분리막(102), 제1 공통 소오스 영역(112), 제2 공통 소오스 영역(113), 공통 드레인 영역(114) 및 두 개의 게이트(120, 121)를 포함하는 액세스 트랜지스터 구조가 형성되어 있다. 상기 소자 분리막(102)은 액티브 영역(110)을 정의한다. 또한, 단면상에는 도시되지 않지만 도 12에 도시된 바와 같이 상기 소자 분리막(102)은 적절한 패턴을 가지고 있다.
상기 액세스 트랜지스터의 제1 공통 소오스 영역(112) 및 제2 공통 소오스 영역(113)은 노멀 콘택(130)을 통해 각각 상변화 저항 소자(140)에 전기적으로 접속된다. 상기 상변화 저항 소자(140)는 하부 전극(142), 상변화 저항막(144) 및 상부 전극(146)을 포함하여 구성되며, 상부 전극(146)은 비트 라인(150)에 전기적으로 접속된다. 상기 노멀 콘택(130) 및 상기 상변화 저항 소자(140)의 패턴 과정에서 여러 층의 층간 절연막(162, 164, 166, 168)이 개재된다. 개재되는 층간 절연막의 수는 제조 방법 또는 구성 부분의 구조에 따라 달라질 수 있으므로 도시된 도면에서 특별한 의미를 갖는 것은 아니다.
본 발명에 의한 상변화 메모리 셀 어레이 구조 및 상변화 메모리 장치는 본 발명의 기술적 사상의 범위 내에서 다양한 형태로 변형, 응용 가능하며 상기 바람직한 실시예에 한정되지 않는다.
예를 들면, 액티브 영역(180) 내에 형성된 상변화 저항 소자의 배열은 반드시 실시예에 설명된 바와 같은 선형 배열일 필요는 없을 것이며, 그에 따라 레이아웃도 다양하게 변경 실시 가능하게 될 것이다. 또한, 상기 실시예와 도면은 발명의 내용을 상세히 설명하기 위한 목적일 뿐, 발명의 기술적 사상의 범위를 한정하고자 하는 목적이 아니며, 이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 상기 실시예 및 첨부된 도면에 한정되는 것은 아님은 물론이며, 후술하는 청구범위뿐만이 아니라 청구범위와 균등 범위를 포함하여 판단되어야 한다.
본 발명에 의하여, 고집적 및 대용량화와 저전력 소모에 유리한 상변화 메모리 셀 어레이 구조 및 이를 포함하는 상변화 메모리 장치가 제공 가능하게 된다.
또한, 본 발명에 의하여 액세스트랜지스터의 수를 감소시키는 반면, 액세스트랜지스터의 폭(Width)을 크게 하여 가변저항체(RC)의 상변화에 필요한 전류를 충분히 제공할 수 있는 새로운 상변화 메모리 셀 어레이 구조가 제공될 수 있다.
또한, 본 발명에 의하여 기존의 상변화 메모리 셀 구조의 센싱(Sensing) 방법과 비 교하여 수 배 이하의 전력으로 구동가능한 저전력 상변화 메모리 셀 어레이 구조를 구현 가능하게 된다.

Claims (8)

  1. 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자;
    상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터; 및
    상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함하는 상변화 메모리 셀 어레이 구조.
  2. 제1항에 있어서,
    상기 트랜지스터의 제2 단자는 기판상에 형성된 공통 드레인 영역이며, 상기 공통 드레인 영역의 적어도 일부 영역에는 상기 전원측에 접속되는 컨택이 형성되고,
    상기 비트라인 중의 하나와 상기 공통 워드라인이 활성화되면, 상기 공통 드레인 영역에 형성된 컨택 및 상기 공통 워드라인 하부에 형성된 채널, 상기 활성화된 비트라인에 접속된 상변화 저항 소자 및 상기 활성화된 비트라인을 통하여 통전 경로가 형성되는
    상변화 메모리 셀 어레이 구조.
  3. 제2항에 있어서,
    상기 공통 드레인 영역의 상기 전원측 접속을 위한 컨택은, 상기 복수개의 상변화 저항 소자가 공통 접속된 단일한 액티브 영역을 벗어나 있도록 형성되는 것인
    상변화 메모리 셀 어레이 구조.
  4. 액티브 영역;
    상기 액티브 영역을 가로질러 형성된 한쌍의 워드라인;
    상기 액티브 영역 중, 상기 한쌍의 워드라인 사이에 형성된 공통 드레인 영역;
    상기 액티브 영역 중, 상기 각각의 워드라인을 중심으로 상기 공통 드레인 영역과 대향하는 제1 소스 영역 및 제2 소스 영역;
    상기 제1 소스 영역에 한쪽 단자가 공통 접속된, 제1 그룹의 상변화 저항 소자들;
    상기 제2 소스 영역에 한쪽 단자가 공통 접속된 제2 그룹의 상변화 저항 소자들; 및
    상기 제1 그룹의 상변화 저항 소자들 중 하나와 상기 제2 그룹의 상변화 저항 소자들 중 하나에 각각 공통 접속되는 복수개의 비트라인을 포함하는
    상변화 메모리 셀 어레이 구조.
  5. 제4항에 있어서,
    상기 공통 드레인 영역의 연장부에는 상기 전원측에 접속되는 컨택이 형성되고, 상기 컨택은 제1 소스 영역과 상기 제2 소스 영역이 대향하는 영역을 벗어나 있도록 형성되는 것인
    상변화 메모리 셀 어레이 구조.
  6. 제1항 및 제4항의 어느 한 항에 있어서,
    상기 상변화 저항 소자는,
    기판 상으로 연장된 하부 컨택과,
    상기 하부 컨택 상부에 형성된 하부 전극과,
    상기 하부 전극 상부에 형성된 상변화 재료층과,
    상기 상변화 재료층 상부에 형성되어 그 상부에 형성되는 비트라인에 접속하는 상부 전극을 포함하는 것인
    상변화 메모리 셀 어레이 구조.
  7. 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자와, 상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터와, 상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함하는 단위 상변화 메모리 셀 어레이 구조가 하나 이상 반복 형성된 것을 특징으로 하는
    상변화 메모리 장치.
  8. 액티브 영역, 상기 액티브 영역을 가로질러 형성된 한쌍의 워드라인, 상기 액티브 영역 중, 상기 한쌍의 워드라인 사이에 형성된 공통 드레인 영역, 상기 액티브 영역 중, 상기 각각의 워드라인을 중심으로 상기 공통 드레인 영역과 대향하는 제1 소스 영역 및 제2 소스 영역, 상기 제1 소스 영역에 한쪽 단자가 공통 접속된, 제1 그룹의 상변화 저항 소자들, 상기 제2 소스 영역에 한쪽 단자가 공통 접속된 제2 그룹의 상변화 저항 소자들, 및 상기 제1 그룹의 상변화 저항 소자들 중 하나와 상기 제2 그룹의 상변화 저항 소자들 중 하나에 각각 공통 접속되는 복수개의 비트라인을 포함하는 단위 상변화 메모리 셀 어레이 구조가 하나 이상 반복 형성된 것을 특징으로 하는
    상변화 메모리 장치.
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