TW201804598A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種能夠提高記憶密度之半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置包含：積層體、複數個第1記憶體部、及複數個第2記憶體部。積層體包含在第1方向上並排且在與第1方向交叉之第2方向上延伸之複數個導電層。積層體包含：第1區域、及在第2方向上與第1區域並排之第2區域。複數個導電層在第1區域中於第1方向上延伸且沿第2方向以第1節距並排。複數個第2記憶體部在第2區域中於第1方向上延伸且沿第2方向以第1節距並排。複數個第1記憶體部之一者之第2方向之第1中心與複數個第2記憶體部之一者之第2方向之第2中心之間之沿第2方向的距離較第1節距為長且較第1節距之2倍為短。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
業界期望在半導體記憶裝置中提高記憶密度。
本發明之實施形態提供一種能夠提高記憶密度之半導體記憶裝置及其製造方法。 本發明之實施形態之半導體記憶裝置包含：積層體、複數個第1記憶體部、及複數個第2記憶體部。前述積層體包含在第1方向上並排且在與前述第1方向交叉之第2方向上延伸的複數個導電層。前述積層體包含：第1區域、及在前述第2方向上與前述第1區域並排之第2區域。前述複數個導電層在前述第1區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排。前述複數個第2記憶體部在前述第2區域中於前述第1方向上延伸且沿前述第2方向以前述第1節距並排。前述複數個第1記憶體部之一者之前述第2方向之第1中心與前述複數個第2記憶體部之一者之前述第2方向之第2中心之間之沿前述第2方向的距離較前述第1節距為長且較前述第1節距之2倍為短。
以下，針對本發明之各實施形態，一面參照圖式一面進行說明。 圖式係示意性或概念性圖式，各部分之厚度與寬度之關係、部分間之大小之比率等並不一定非得限定於與實物相同。即便是表示相同部分之情形，亦有根據圖式而使彼此之尺寸或比率不同地表示之情形。 在本發明申請案之說明書與各圖中，對於與有關在已出現之圖中所說明者相同之要件賦予相同之符號，且適宜地省略詳細之說明。 (第1實施方式) 圖1係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 圖2(a)及圖2(b)係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 圖1係圖2(a)之A1-A2線剖視圖。圖1亦為圖2(b)之A3-A4線剖視圖。圖2(a)係圖1之B1-B2線剖視圖。圖2(b)係圖1之B3-B4線剖視圖。 如圖2(a)所示，本實施形態之半導體記憶裝置110包含：積層體SB、複數個第1記憶體部MP1、及複數個第2記憶體部MP2。 積層體SB包含複數個導電層21(第1導電層21a及第2導電層21b等)。複數個導電層21在第1方向上並排。 將第1方向設為Z軸方向。將相對於第1方向垂直之1個方向設為X軸方向。將相對於Z軸方向及X軸方向垂直之方向設為Y軸方向。 複數個導電層21在第2方向上並排。第2方向與第1方向交叉。在此例中，第2方向係X軸方向。 在複數個導電層21之間設置有絕緣層22。在複數個導電層21使用例如金屬等。在絕緣層22使用例如氧化物(氧化矽等)等。 積層體SB例如設置於基體10之上。基體10例如可包含矽基板之至少一部分。例如，在第2導電層21b與基體10之間設置有第1導電層21。 如圖2(a)及圖1所示，積層體SB包含複數個區域。複數個區域係例如第1區域Rx1及第2區域Rx2等。第2區域Rx2在第2方向(在此例中為X軸方向)上與第1區域並排。 複數個第1記憶體部MP1在第1區域Rx1中於第1方向(Z軸方向)上延伸。複數個第1記憶體部MP1沿第2方向(X軸方向)以第1節距p1並排。 複數個第2記憶體部MP2在第2區域Rx2中於第1方向(Z軸方向)上延伸。複數個第2記憶體部MP2沿第2方向(X軸方向)以第1節距p1並排。 複數個第1記憶體部MP1及複數個第2記憶體部MP2包含於複數個記憶體部MP。複數個記憶體部MP之一部分設置於第1區域Rx1。其與複數個第1記憶體部MP1對應。複數個記憶體部MP之另一部分設置於第2區域Rx2。其與複數個第2記憶體部MP2對應。 如圖2(a)所示，複數個記憶體部MP之一者包含：半導體主體50、及記憶體層54。半導體主體50在積層體SB中於Z軸方向上延伸。記憶體層54設置於半導體主體50與複數個導電層21之間。在複數個導電層21與複數個記憶體部MP交叉之部分形成有記憶體單元MC。記憶體單元MC與記憶體電晶體對應。複數個導電層21例如與記憶體電晶體之閘極電極對應。半導體主體50成為記憶體電晶體之通道。複數個導電層21例如作為字元線而發揮功能。半導體主體50之一端(例如下端)與基體10電性連接。半導體主體50之一端例如經由基體10與源極線(未圖示)電性連接。另一方面，半導體主體50之另一端(例如上端)與位元線(未圖示)連接。再者，在半導體主體50設置選擇閘極(未圖示)。利用字元線、位元線及選擇閘極之控制，選擇複數個記憶體單元MC，並進行寫入、消除及讀出之動作。 在實施形態中，複數個第1記憶體部MP1之節距係與複數個第2記憶體部MP2之節距相同。亦即，在複數個第1記憶體部MP1中間隔為一定。而且，在複數個第2記憶體部MP2中亦然，間隔為一定。在實施形態中，複數個第1記憶體部MP1之群組與複數個第2記憶體部MP2之群組之間之間隔較各自之群組之間隔為長。 在本實施形態中，如圖1所示，複數個第1記憶體部MP1之一個M1具有第2方向之中心(第1中心C1)。複數個第2記憶體部MP2之一者具有第2方向之中心(第2中心C2)。第1中心C1與第2中心C2之間之沿第2方向之距離q1較第1節距p1為長。距離q1較第1節距p1之2倍為短。 複數個第1記憶體部MP1之一個M1在複數個第1記憶體部MP1中最靠近複數個第2記憶體部MP2之一個M2。複數個第2記憶體部MP2之一個M2在複數個第2記憶體部MP2中最靠近複數個第1記憶體部MP1之一個M1。在如上述之一個M1及一個M2中，中心間之距離較第1節距p1為長。 例如，在1個群組內，儘可能小地設定複數個記憶體部MP之間隔。藉此，能夠在1個群組內提高記憶體單元MC之密度。此時，若設置於1個群組內之複數個記憶體部MP之數目過大，則導電層21之電阻變得過高。 另一方面，如圖1所示，在導電層21之端部設置有在X軸方向上延伸之條帶狀之區域。該條帶狀之區域係例如第6區域Rx6及第7區域Rx7等。在此例中，在導電層21之中心區域設置有第5區域Rx5(例如分離區域)。該第5區域Rx5亦在X軸方向上延伸。在該等第5至第7區域Rx5至Rx7中未設置記憶體部MP。因而，該等區域之電阻低。 在實施形態中，複數個第1記憶體部MP1之群組與複數個第2記憶體部MP2之群組之間之間隔係較各自之群組之記憶體部MP之間隔更長地設定。亦即，第1中心C1與第2中心C2之間之沿第2方向之距離q1較第1節距p1為長。藉此，設置複數個記憶體部MP之間之間隔為長之區域。該區域例如與上述之第5至第7區域Rx5至Rx7電性連接。藉此，能夠抑制導電層21之電阻之上升。 再者，如後述般，存在利用替換法形成複數個導電層21之情形。在替換法中形成積層體。該積層體包含：複數個第1膜(例如犧牲層)、及設置於複數個第1膜之間之第2膜。形成貫通如上述之積層膜之記憶體部。而後，去除複數個第1膜，將成為導電層21之材料導入至因去除而形成之空間。利用該導電材料形成複數個第1膜。複數個第2膜成為絕緣層22。在利用如上述之替換法形成積層體SB之情形下，若複數個記憶體部MP之間過於狹小，則成為導電層21之材料難以導入。藉此，產生例如空隙。若材料難以導入，則例如導電層21之電阻上升。 在實施形態中，局部地設置複數個記憶體部MP之間隔為寬廣之部分。因而，即便在使用上述之替換法之情形下，仍能夠經由間隔為局部寬廣之部分將成為導電層21之材料導入。由於間隔寬廣故材料容易導入。例如，能夠局部地抑制空隙之產生。 如此，在實施形態中，在複數個記憶體部MP之配置中應用特殊之構成。藉此，例如，能夠抑制導電層21之電阻之上升。 另一方面，若在複數個記憶體部MP之間隔寬廣之部分中使該間隔過大，則複數個記憶體部MP之密度降低。在實施形態中，使上述之距離q1較第1節距p1之2倍變短。藉此，能夠抑制複數個記憶體部MP之密度之降低。 如此，在實施形態中，能夠將導電層21之電阻維持為較低，且提高複數個記憶體部MP之密度。根據實施形態能夠提供一種能夠提高記憶密度之半導體記憶裝置。 在實施形態中，複數個第1記憶體部MP1之數目為3個以上100個以下。相同地，複數個第2記憶體部MP2之數目為3個以上100個以下。在圖1所示之例中，其數目為6個。若該數目過小，則複數個記憶體部MP之密度變得過低。若該數目超過100，則例如導電層21之電阻過度上升。若該數目超過100，則亦存在例如導電層21之沿Y軸方向之電阻分佈變得過大之情形。 如圖1及圖2(b)所示，在半導體記憶裝置110中進一步設置複數個第3記憶體部MP3及複數個第4記憶體部MP4。複數個第3記憶體部MP3在第1區域Rx1中於第1方向(Z軸方向)上延伸。複數個第3記憶體部MP3沿第2方向(X軸方向)以第1節距p1並排。 複數個第4記憶體部MP4在第2區域Rx2中於第1方向(Z軸方向)上延伸。複數個第4記憶體部MP4沿第2方向(X軸方向)以第1節距p1並排。 複數個第3記憶體部MP3之1個M3具有第2方向(X軸方向)之中心(第3中心C3)。複數個第4記憶體部MP4之1個M4具有第2方向(X軸方向)之中心(第4中心C4)。第3中心C3與第4中心C4之間之沿第2方向(X軸方向)之距離q2較第1節距p1為長，且較第1節距p1之2倍為短。 藉此，例如，即便在設置有複數個第3記憶體部MP3及複數個第4記憶體部MP4之區域中，仍能夠將導電層21之電阻維持為較低，且提高記憶體部MP之密度。 在此例中，複數個第3記憶體部MP3之上述之1個M3相對於複數個第1記憶體部MP1之上述之一個M1設置於相對於X軸方向傾斜之方向上之位置。複數個第4記憶體部MP4之上述之1個M4相對於複數個第2記憶體部MP2之上述之一個M2設置於相對於X軸方向傾斜之方向上之位置。 例如，第1中心C1之第2方向之位置位於第3中心C3之第2方向之位置與第4中心C4之第2方向之位置之間。例如，第4中心C4之第2方向之位置位於第1中心C1之第2方向之位置與第2中心C2之第2方向之位置之間。 例如，將與第1方向及第2方向交叉之方向設為第3方向。第3方向係例如Y軸方向。第3方向之第1中心C1之位置與第3方向之第3中心C3之位置之間之沿第3方向之距離p2較第1節距p1為短。藉由在Y軸方向上將複數個記憶體部MP之間隔減小，而能夠進一步提高複數個記憶體部MP之密度。 如圖1所示進一步設置複數個第5記憶體部MP5及複數個第6記憶體部MP6。而且，積層體SB除已說明之第5區域Rx5外進一步包含第3區域Rx3及第4區域Rx4。第3區域Rx3在與第1方向及第2方向交叉之第3方向(例如Y軸方向)上與第1區域Rx1並排。第4區域Rx4在第2方向(X軸方向)上與第3區域Rx3並排，且在第3方向(Y軸方向)上與第2區域Rx2並排。 第5區域Rx5位於第1區域Rx1與第3區域Rx3之間、及第2區域Rx2與第4區域Rx4之間。 複數個第5記憶體部MP5在第3區域Rx3中於第1方向上延伸且沿第2方向以第1節距p1並排。複數個第6記憶體部MP6在第2區域Rx2中於第1方向上延伸且沿第2方向以第1節距p1並排。 第5區域Rx5在第2方向(X軸方向)上連續。例如，第5區域Rx5在被包含第1方向及第2方向之平面(Z-X平面)切斷時為連續。另一方面，在第1至第4區域Rx1至Rx4中設置有複數個記憶體部MP。因而，第1至第4區域Rx1至Rx4在第2方向(X軸方向)上不連續。例如，第1至第4區域Rx1至Rx4在被Z-X平面切斷時為不連續。第5區域Rx5係未設置記憶體部MP之區域(例如分斷區域)。 例如，第5區域Rx5之沿第3方向(例如Y軸方向)之寬度W5大於例如上述之距離q1。例如，寬度W5可大於例如第1節距p1。在實施形態中，寬度W5可小於距離q1。寬度W5可小於第1節距p1。 藉由設置如上述之第5區域Rx5(未設置記憶體部MP之區域)，而能夠將導電層21之電阻維持為較低。 再者，如圖1所示，可在積層體SB中設置第6區域Rx6及第7區域Rx7。第1至第5區域Rx1至Rx5位於第6區域Rx6與第7區域Rx7之間。 第6區域Rx6在第2方向上連續。第6區域Rx6在被Z-X平面切斷時為連續。第6區域Rx6係未設置記憶體部MP之區域。第7區域Rx7在第2方向上連續。第7區域Rx7在被Z-X平面切斷時為連續。第7區域Rx7係未設置記憶體部MP之區域。藉由設置如上述之第6區域Rx6及第7區域Rx7，而能夠將導電層21之電阻維持為較低。 例如，第6區域Rx6與第7區域Rx7經由第5區域Rx5電性連接。該電性連接係利用例如第1區域Rx1與第2區域Rx2之間之區域(未設置記憶體部MP之寬度寬廣之區域)而進行。例如在第1區域Rx1、第2區域Rx2、第3區域Rx3及第4區域Rx4中以高密度設置記憶體部MP。在其等周圍設置第5區域Rx5、第6區域Rx6及第7區域Rx7。在該等區域中，導電層21之電阻低。利用如上述之構造能夠將導電層21之電阻維持為較低。 如圖1所示，如上述之複數個導電層21之組合在Y軸方向上並排。例如，在另一導電層21A與另一導電層21B之間設置有上述之導電層21。另一導電層21A及另一導電層21B亦在X軸方向上延伸。在另一導電層21A與導電層21之間設置有第1導電部57A。在另一導電層21A與第1導電部57A之間設置有絕緣部57i。在導電層21與第1導電部57A之間設置有另一絕緣部57i。在另一導電層21B與導電層21之間設置有第2導電部57B。在另一導電層21B與第1導電部57A之間設置有另一絕緣部57i。在導電層21與第2導電部57B之間設置有另一絕緣部57i。 第1導電部57A及第2導電部57B在X軸方向上延伸。再者，該等導電部例如可沿X軸方向及Z軸方向擴展。該等導電部之一端例如與基體10電性連接。該等導電部之另一端例如與源極線(未圖示)電性連接。該等導電部係例如源極線構件。 以下，針對記憶體部MP之例進行說明。 圖3係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 圖3係將圖1之一部分放大之示意性剖視圖。 複數個第1記憶體部MP1之一者(上述之一個M1)包含：半導體主體50(50A)、第1記憶體絕緣膜54a、第2記憶體絕緣膜54b、及記憶體膜54c。半導體主體50(50A)在積層體SB中於第1方向(Z軸方向)上延伸(參照圖2(a))。第1記憶體絕緣膜54a設置於半導體主體50(50A)與複數個導電層21(例如第1導電層21a)之間。第2記憶體絕緣膜54b設置於半導體主體50(50A)與第1記憶體絕緣膜54a之間。記憶體膜54c設置於第1記憶體絕緣膜54a與第2記憶體絕緣膜54b之間。第1記憶體絕緣膜54a、第2記憶體絕緣膜54b及記憶體膜54c包含於記憶體層54(記憶體層54A)。第1記憶體絕緣膜54a例如與阻擋絕緣膜對應。第2記憶體絕緣膜54b例如與穿隧絕緣膜對應。在該等絕緣膜使用例如氧化矽等。記憶體膜54c係例如電荷蓄積膜。在此一情形下，記憶體膜54c包含例如氮化矽等。記憶體膜54c可為浮動閘極。在此一情形下，記憶體膜54c包含例如多晶矽等。 複數個第2記憶體部MP2之一者(上述之一個M2)具有與複數個第1記憶體部MP1之一者(上述之一個M1)相同之構成。上述之一個M2例如包含：半導體主體50(50B)、及記憶體層54B。 如圖3所示，半導體主體50A及半導體主體50B可為管狀。例如，設置有在第1方向(Z軸方向)上延伸之芯部55A及55B。在芯部55A與導電層21(積層體SB)之間設置有半導體主體50A。在芯部55B與導電層21(積層體SB)之間設置有半導體主體50B。 如已說明般，複數個第1記憶體部MP1實質上以一定之節距(第1節距p1)並排。複數個第1記憶體部MP1之各者之第2方向之長度Dx實質上設為一定。此時，複數個第1記憶體部MP1之2者彼此之間之距離wn(間隔)實質上為一定。 相同地，複數個第2記憶體部MP2實質上以一定之節距(第1節距p1)並排。複數個第2記憶體部MP2之各者之第2方向之長度亦設為長度Dx。此時，在複數個第2記憶體部MP2中亦然，距離(間隔)為距離wn，實質上為一定。 在此例中，複數個記憶體部MP之一者之尺寸(長度Dx)大於距離wn。例如，複數個第1記憶體部MP之上述之一個M1之第2方向之長度Dx較第1節距p1之1/2為長。例如，複數個第1記憶體部MP1之2者之間之沿第2方向的最短距離較第1節距p1之1/2為短。該最短距離與距離wn對應。 另一方面，複數個第1記憶體部MP1之上述一個M1與複數個第2記憶體部MP2之上述一個M2之間之沿第2方向的距離ww較上述之距離wn(複數個第1記憶體部MP1之2者之間之沿第2方向的最短距離)為長。如此，藉由複數個第1記憶體部MP1之上述一個M1與複數個第2記憶體部MP2之上述一個M2之間之沿第2方向的距離ww較其他部分之距離wn為長，而能夠抑制導電層21之電阻之上升，且提高記憶密度。 例如，第5區域Rx5之沿第3方向(例如Y軸方向)之寬度W5大於複數個第1記憶體部MP1之2者彼此之間之距離wn(沿第2方向之距離)之2倍。例如，寬度W5可大於複數個第1記憶體部MP1之一者之第2方向(X軸方向)之長度Dx。寬度W5例如可大於複數個第1記憶體部MP1之一者之Y軸方向(與第1方向及第2方向交叉之第3方向)之長度。 在此例中，複數個導電層1之一者(例如第1導電層21a)包含第1部分21W及第2部分21R。第2部分21R設置於第1部分21W與複數個記憶體部MP之各者之間。第1部分21W包含例如鎢。第2部分21R包含例如TiN。第2部分21R例如作為障壁金屬而發揮功能。 以下，針對半導體記憶裝置110之製造方法之例進行說明。 圖4(a)至圖4(e)、及圖5(a)至圖5(e)係例示第1實施形態之半導體記憶裝置之製造方法之示意性剖視圖。 如圖4(a)所示，在基體10之面10a(例如上表面)之上形成積層膜SBf。相對於基體10之面10a垂直之方向與第1方向(Z軸方向)對應。積層膜SBf包含：在Z軸方向上並排之複數個第1膜61、及設置於複數個第1膜61之間之第2膜62。第1膜61係例如氮化矽膜。第2膜62係例如氧化矽膜。如後述般，由積層膜SBf形成積層體SB。 如圖4(a)及圖4(c)所示，在積層膜SBf形成複數個記憶體孔MH。複數個記憶體孔MH在Z軸方向上貫通積層膜SBf。複數個記憶體孔MH到達例如基體10。如後述般，在複數個記憶體孔MH之位置形成記憶體部MP。因而，複數個記憶體孔MH之位置被設為例如有關在圖1中所說明之複數個記憶體部MP之位置。 如圖4(d)所示，在複數個記憶體孔MH依次形成例如矽氧化膜、矽氮化膜及矽氧化膜，在其餘之空間形成矽膜。矽氧化膜、矽氮化膜及矽氧化膜成為記憶體層54之至少一部分。2個矽氧化膜之一者成為第1記憶體絕緣膜54a之至少一部分。2個矽氧化膜之另一者成為第2記憶體絕緣膜54b。矽氮化膜成為記憶體膜54c。矽膜成為半導體主體50。可在矽膜之形成後之其餘之空間形成絕緣膜。該絕緣膜成為芯部55A及55B等。 如此，形成複數個第1記憶體部MP1及複數個第2記憶體部MP2(參照圖1)。複數個第1記憶體部MP1在積層膜SBf之第1區域Rx1中於第1方向(Z軸方向)上延伸，且在與第1方向交叉之第2方向(X軸方向)上以第1節距p1並排(參照圖1及圖2(a))。複數個第2記憶體部MP2在積層膜SBf之第2區域Rx2中於第1方向(Z軸方向)上延伸，且在第2方向(X軸方向)上以第1節距p1並排(參照圖1及圖2(a))。第2區域Rx2在第2方向上與第1區域Rx1並排。複數個第1記憶體部MP1之一個M1之第2方向之第1中心C1與複數個第2記憶體部MP2之一個M2之第2方向之第2中心C2之間之沿第2方向的距離q1較第1節距p1為長(參照圖1)。距離q1較第1節距p1之2倍為短(參照圖1)。 如圖4(e)所示，在積層膜SBf形成孔ST。在此例中，孔ST係狹槽。孔ST沿Z-Y平面擴展。孔ST到達基體10。 如圖5(a)及圖5(b)所示，經由孔ST去除複數個第1膜61。 如圖5(c)所示，將成為導電層21之材料導入至去除複數個第1膜61而形成之空間SP1。例如，形成基底膜54d(例如氧化鋁膜)，形成導電層21之第2部分21R(例如TiN膜)，形成導電層21之第1部分21W(例如鎢膜)。針對該等膜之形成使用例如CVD(Chemical Vapor Deposition，化學汽相沈積)等。藉此，形成複數個導電層21。第2膜62成為絕緣層22。 如圖5(d)及圖5(e)所示，將形成於孔ST之部分之上述之TiN膜及鎢膜回蝕而去除。之後，在孔ST之表面形成絕緣部57i、及導電部(第1導電部57A及第2導電部57B等)。進而，形成配線等，而形成半導體記憶裝置110。 圖6(a)及圖6(b)係例示第1實施形態之半導體記憶裝置之製造中途之狀態之示意性立體圖。 圖6(a)例示圖5(a)之步驟後且圖5(c)之步驟前之狀態。圖6(b)例示圖5(c)之步驟後之狀態。在圖6(b)中，為了易於觀察圖而省略第2膜62(絕緣層22)。 如圖6(a)所示，去除複數個第1膜61，而形成空間SP1。如圖6(b)所示，將成為導電層21之材料導入至該空間SP1而形成導電層21。此時，該材料之膜自空間SP1之壁面生長。存在因該材料之膜，而空間SP1被部分地封塞之情形。藉此，會有形成空隙21v之情形。在該材料(氣體)通過之剖面面積小之部分中容易發生封塞。 例如，在圖1例示之導電層21中，在設置有複數個記憶體部MP之區域中容易產生空隙21v。另一方面，在未設置記憶體部MP之區域(第5至第7區域Rx5至Rx7等)中不易產生空隙21v。第6區域Rx6及第7區域Rx7與孔ST(第1導電部57A及第2導電部57B)之距離短。因而，在第6區域Rx6及第7區域Rx7中尤其不易產生空隙21v。 例如，複數個導電層21之一者(例如第1導電層21a)包含：包含於第6區域Rx6之部分、及包含於第1區域Rx1之部分。包含於第6區域Rx6之部分之空隙21v之密度低於包含於第1區域Rx1之部分之空隙21v之密度。或，包含於第6區域Rx6之部分不包含空隙21v。例如，包含於第6區域Rx6之部分之空隙21v之體積之相對於包含於第6區域Rx6之部分之體積的比，低於包含於第1區域Rx1之部分之空隙21v之體積之相對於包含於第1區域Rx1之部分之體積的比。 例如，複數個導電層21之一者(例如第1導電層21a)更包括包含於第5區域Rx5之部分。包含於第5區域Rx5之部分之空隙21v之密度低於包含於第1區域Rx1之部分之空隙21v之密度。或，包含於第5區域Rx5之部分不包含空隙21v。包含於第5區域Rx5之部分之空隙21v之體積之相對於包含於第5區域Rx5之部分之體積的比，低於包含於第1區域Rx1之部分之空隙21v之體積之相對於包含於第1區域Rx1之部分之體積的比。 圖7(a)及圖7(b)係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 如圖7(a)所示，複數個第1記憶體部MP1之一個M1之第1中心C1與複數個第2記憶體部MP2之一個M2之第2中心C2之間的距離q1大於第1節距p1，且小於第1節距p1之2倍。 複數個第1記憶體部MP1之上述一個M1與複數個第2記憶體部MP2之上述一個M2之間之沿第2方向的距離ww大於複數個第1記憶體部MP1之2者之間之沿第2方向的最短距離(距離wn)。最短距離(距離wn)例如較第1節距p1之1/2為短。 另一方面，如圖7(b)所示，將複數個導電層21之一者之沿第1方向(Z軸方向)之長度(厚度)設為厚度H1。例如，在利用如上述之替換法形成導電層21之情形下，成為導電層21之材料(氣體)之流入路徑PG(參照圖7(a))之高度與上述之厚度H1對應。 在實施形態中，距離ww較複數個導電層21之一者之沿第1方向(Z軸方向)之厚度H1為長。藉此，不易形成空隙21v。另一方面，複數個第1記憶體部MP1之2者之間之沿第2方向的最短距離(距離wn)為厚度H1以下。藉此，能夠以高密度配置複數個第1記憶體部MP1。此時，存在於複數個第1記憶體部MP1之間，在導電層21中形成空隙21v之情形。藉由將複數個第1記憶體部MP1之數目設為適切之值，而能夠抑制因該空隙21v而導致之導電層21之電阻之上升的實用性問題。 在實施形態中，較佳的是ww＞H1。較佳的是wn≦H1。在實施形態中，亦可為ww≧H1，wn＜H1。若考量製造程序之偏差，則較佳的是ww＞(1.2×H1)。較佳的是wn≦(1.2×H1)。在實施形態中，亦可為，ww≧(1.2×H1)，wn＜(1.2×H1)。藉此，能夠將因空隙21v而導致之複數個導電層21之電阻之上升抑制在實用性範圍內，且提高複數個記憶體部MP之密度。 另一方面，複數個第1記憶體部MP1之上述之一個M1與複數個第4記憶體部MP4之上述之1個M4之間的距離b1較複數個第1記憶體部MP1之上述之一個M1與複數個第3記憶體部MP3之上述之1個M3之間的距離b0為長。距離b0和複數個第2記憶體部MP2之上述之一個M2與複數個第4記憶體部MP4之上述之1個M4之間之距離對應。 例如，在實施形態中，較佳的是b1＞H1。較佳的是b0≦H1。在實施形態中，亦可為，b1≧H1，b0＜H1。例如，若考量製造程序之偏差，則較佳的是b1＞(1.2×H1)。較佳的是b0≦(1.2×H1)。在實施形態中，亦可為，b1≧(1.2×H1)，b0＜(1.2×H1)。藉此，能夠將因空隙21v而導致之複數個導電層21之電阻之上升抑制在實用性範圍內，且提高複數個記憶體部MP之密度。 例如，將第1節距p1設為P1。另一方面，將第3方向(與第1方向及第2方向交叉之方向，例如Y軸方向)之第1中心C1之位置與第3方向之第3中心C3之位置之間之沿第3方向的距離設為P2。將複數個第1記憶體部MP1之上述之一個M1之第2方向(X軸方向)之長度設為Dx。 在實施形態中，上述之距離b0係以 b0=［{(P1)/2}2 +(P2)2 ］1/2 -Dx表示。 此時，較佳的是，距離b0小於複數個導電層21之一者之沿第1方向之厚度H1的1.2倍。 將複數個第1記憶體部MP1之上述之一個M1與複數個第2記憶體部MP2之上述之一個M2之間之沿第2方向之距離(距離ww)和複數個第1記憶體部MP1之2者之間之沿第2方向之最短距離(距離wn)的差設為Pd。 在實施形態中，上述之距離b1係以 b1=［{(P1+Pd)/2}2 +(P2)2 ］1/2 -Dx表示。 在實施形態中，較佳的是，距離b1大於上述之厚度H1之1.2倍。 在實施形態中，例如，適切地決定複數個記憶體部MP彼此之間隔(距離wn)與導電層21之厚度H1的關係。例如，能夠抑制在第5區域Rx5之埋入完成前，複數個記憶體部MP彼此之間之空間被封塞。抑制第5區域Rx5之空隙21v之產生。抑制第5區域Rx5之電阻之上升。 圖8係例示第1實施形態之另一半導體記憶裝置之示意性剖視圖。 如圖8所示，在本實施形態之另一半導體記憶裝置111中亦然，複數個第1記憶體部MP1之一個M1之第2方向(X軸方向)之第1中心C1與複數個第2記憶體部MP2之一個M2之第2方向之第2中心C2之間之沿第2方向的距離q1較第1節距p1為長且較第1節距p1之2倍為短。在半導體記憶裝置111中，第3方向(與第1方向及第2方向交叉之方向，例如Y軸方向)之第1中心C1之位置與第3方向之第3中心C3之位置之間之沿第3方向的距離p2與第1節距p1相同。除此以外，因與半導體記憶裝置110相同，故省略說明。在半導體記憶裝置111中亦然，能夠提供一種能夠提高記憶密度之半導體記憶裝置。 (第2實施方式) 本實施形態係關於一種半導體記憶裝置之製造方法。 本製造方法例如包含有關在圖4(a)至圖4(e)、及圖5(a)至圖5(e)中所說明之處理之至少一部分。 在本製造方法中，例如，在基體10之面10a上形成積層膜SBf，該積層膜SBf包含：在相對於面10a垂直之第1方向(Z軸方向)上並排之複數個第1膜61、及設置於複數個第1膜61之間之第2膜62(參照圖4(a))。 形成複數個第1記憶體部MP1及複數個第2記憶體部MP2(參照圖1及圖4(d))。複數個第1記憶體部MP1在積層膜SBf之第1區域Rx1中於第1方向(Z軸方向)上延伸，且在與第1方向交叉之第2方向(X軸方向)上以第1節距p1並排(參照圖1及圖2(a))。複數個第2記憶體部MP2在積層膜SBf之第2區域Rx2中於第1方向(Z軸方向)上延伸，且在第2方向(X軸方向)上以第1節距p1並排(參照圖1及圖2(a))。第2區域Rx2在第2方向上與第1區域Rx1並排。複數個第1記憶體部MP1之一個M1之第2方向之第1中心C1與複數個第2記憶體部MP2之一個M2之第2方向之第2中心C2之間之沿第2方向的距離q1較第1節距p1為長(參照圖1)。距離q1較第1節距p1之2倍為短(參照圖1)。 在積層膜SBf形成孔ST(參照圖4(e))。進而，經由孔ST去除複數個第1膜61(參照圖5(a))。 將成為導電層21之材料導入至去除複數個第1膜61而形成之空間SP1(參照圖5(c))。 根據本製造方法，能夠提供一種能夠提高記憶密度之半導體記憶裝置之製造方法。 實施形態例如可包含以下之構成。 (構成1) 一種半導體記憶裝置，其具備： 積層體，其係包含在第1方向上並排且在與前述第1方向交叉之第2方向上延伸之複數個導電層者，且包含：第1區域、及在前述第2方向上與前述第1區域並排之第2區域； 複數個第1記憶體部，其等在前述第1區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排；及 複數個第2記憶體部，其等在前述第2區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排；且 前述複數個第1記憶體部之一者之前述第2方向之第1中心與前述複數個第2記憶體部之一者之前述第2方向之第2中心之間之沿前述第2方向的距離較前述第1節距為長且較前述第1節距之2倍為短。 (構成2) 如構成1之半導體記憶裝置，其中前述複數個第1記憶體部之數目為3個以上100個以下。 (構成3) 如構成1或2之半導體記憶裝置，其中前述複數個第1記憶體部之前述一者與前述複數個第2記憶體部之前述一者之間之沿第2方向的距離為前述複數個導電層之一者之沿前述第1方向之厚度的1.2倍以上。 (構成4) 如構成3之半導體記憶裝置，其中前述複數個第1記憶體部之2者之間之沿前述第2方向的最短距離較前述厚度之1.2倍為短。 (構成5) 如構成1或2之半導體記憶裝置，其中前述複數個第1記憶體部之前述一者與前述複數個第2記憶體部之前述一者之間之沿第2方向的距離較前述複數個第1記憶體部之2者之間之沿前述第2方向的最短距離為長。 (構成6) 如構成1至5中任一項之半導體記憶裝置，其中更具備： 複數個第3記憶體部，其等在前述第1區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排；及 複數個第4記憶體部，其等在前述第2區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排；且 前述複數個第3記憶體部之一者之前述第2方向之第3中心與前述複數個第4記憶體部之一者之前述第2方向之第4中心之間之沿前述第2方向的距離較前述第1節距為長且較前述第1節距之2倍為短。 (構成7) 如構成6之半導體記憶裝置，其中前述第1中心之前述第2方向之位置位於前述第3中心之前述第2方向之位置與前述第4中心之前述第2方向之位置之間。 (構成8) 如構成7之半導體記憶裝置，其中前述第4中心之前述第2方向之前述位置位於前述第1中心之前述第2方向之前述位置與前述第2中心之前述第2方向之位置之間。 (構成9) 如構成6至8中任一項之半導體記憶裝置，其中與前述第1方向及前述第2方向交叉之第3方向之前述第1中心之位置和前述第3方向之前述第3中心之位置之間之沿前述第3方向的距離較前述第1節距為短。 (構成10) 如構成6至9中任一項之半導體記憶裝置，其中將前述第1節距設為P1； 將與前述第1方向及前述第2方向交叉之第3方向之前述第1中心之位置和前述第3方向之前述第3中心之位置之間之沿前述第3方向的距離設為P2； 將前述複數個第1記憶體部之前述一者之前述第2方向之長度設為Dx； 在設b0=［{(P1)/2}2 +(P2)2 ］1/2 -Dx時； 前述b0小於前述複數個導電層之一者之沿前述第1方向之厚度的1.2倍。 (構成11) 如構成10之半導體記憶裝置，其中將前述複數個第1記憶體部之前述一者與前述複數個第2記憶體部之前述一者之間之沿第2方向之距離和前述複數個第1記憶體部之2者之間之沿前述第2方向之最短距離的差設為Pd； 在設b1=［{(P1+Pd)/2}2 +(P2)2 ］1/2 -Dx時； 前述b1為前述厚度之1.2倍以上。 (構成12) 如構成1至11中任一項之半導體記憶裝置，其中更具備： 複數個第5記憶體部；及 複數個第6記憶體部；且 前述積層體更包含：第3區域、第4區域及第5區域； 前述第3區域在與前述第1方向及前述第2方向交叉之第3方向上與前述第1區域並排； 前述第4區域在前述第2方向上與前述第3區域並排，且在前述第3方向上與前述第2區域並排； 前述第5區域位於前述第1區域與前述第3區域之間、及前述第2區域與前述第4區域之間； 前述複數個第5記憶體部在前述第3區域中於前述第1方向上延伸且沿前述第2方向以前述第1節距並排； 前述複數個第6記憶體部在前述第2區域中於前述第1方向上延伸且沿前述第2方向以前述第1節距並排； 前述第5區域在前述第2方向上連續。 (構成13) 如構成12之半導體記憶裝置，其中前述第5區域之沿前述第3方向之寬度大於前述複數個第1記憶體部之2者彼此之間之距離。 (構成14) 如構成12或13之半導體記憶裝置，其中前述積層體更包含第6區域及第7區域；且 前述第1至第5區域位於前述第6區域與前述第7區域之間； 前述第6區域在前述第2方向上連續； 前述第7區域在前述第2方向上連續。 (構成15) 如構成14之半導體記憶裝置，其中前述複數個導電層之一者包含：包含於前述第6區域之部分、及包含於前述第1區域之部分；且 包含於前述第6區域之前述部分之空隙之體積之相對於包含於前述第6區域之前述部分之體積的比低於包含於前述第1區域之前述部分之空隙之體積之相對於包含於前述第1區域之前述部分之體積的比；或 包含於前述第6區域之前述部分不包含空隙。 (構成16) 如構成15之半導體記憶裝置，其中前述複數個導電層之前述一者更包括包含於前述第5區域之部分；且 包含於前述第5區域之前述部分之空隙之體積之相對於包含於前述第5區域之前述部分之體積的比低於包含於前述第1區域之前述部分之空隙之前述體積之相對於包含於前述第1區域之前述部分之前述體積的比；或 包含於前述第5區域之前述部分不包含空隙。 (構成17) 如構成1至16中任一項之半導體記憶裝置，其中前述複數個第1記憶體部之前述一者之前述第2方向之長度較前述第1節距之1/2為長。 (構成18) 如構成1至17中任一項之半導體記憶裝置，其中前述複數個第1記憶體部之2者之間之沿前述第2方向的最短距離較前述第1節距之1/2為短。 (構成19) 如構成1至18中任一項之半導體記憶裝置，其中前述複數個第1記憶體部之前述一者包含： 半導體主體，其在前述積層體中於前述第1方向上延伸； 第1記憶體絕緣膜，其設置於前述半導體主體與前述複數個導電層之間； 第2記憶體絕緣膜，其設置於前述半導體主體與前述第1記憶體絕緣膜之間；及 記憶體膜，其設置於前述第1記憶體絕緣膜與前述第2記憶體絕緣膜之間。 (構成20) 一種半導體記憶裝置之製造方法，其在基體之面上形成積層膜，該積層膜包含：在相對於前述面垂直之第1方向上並排之複數個第1膜、及設置於前述複數個第1膜之間之第2膜； 形成：複數個第1記憶體部，其等在前述積層膜之第1區域中於前述第1方向上延伸且在與前述第1方向交叉之第2方向上以第1節距並排；及複數個第2記憶體部，其等在前述積層膜之第2區域中於前述第1方向上延伸且在前述第2方向上以前述第1節距並排；且前述第2區域在前述第2方向上與前述第1區域並排，前述複數個第1記憶體部之一者之前述第2方向之第1中心與前述複數個第2記憶體部之一者之前述第2方向之第2中心之間之沿前述第2方向的距離較前述第1節距為長且較前述第1節距之2倍為短； 在前述積層膜形成孔，經由前述孔去除前述複數個第1膜；且 將成為導電層之材料導入至去除前述複數個第1膜而形成之空間。 根據實施形態，能夠提供一種能夠提高記憶密度之半導體記憶裝置及其製造方法。 此外，在本發明申請案之說明書中，「垂直」及「平行」不僅是嚴密之垂直及嚴密之平行，且係例如包含在製造步驟中之誤差等者，只要是實質上垂直及實質上平行即可。 以上，一面參照具體例，一面針對本發明之實施形態進行了說明。然而，本發明並不限定於該等具體例。例如，相關於半導體記憶裝置所包含之導電層、絕緣層、積層體、記憶體部、半導體主體、記憶體層、記憶體絕緣膜、記憶體膜及基體等之各要件之具體的構成，只要熟悉此項技術者能夠藉由自周知之範圍適宜地選擇而相同地實施本發明，並獲得相同之效果，即包含於本發明之範圍內。 又，在技術上可行之範圍內組合各具體例中任何2個以上之要件者只要包含本發明之要旨亦包含於本發明之範圍內。 此外，基於作為本發明之實施形態已於上文敘述之半導體記憶裝置及其製造方法，熟悉此項技術者可適宜地設計變更而實施之所有之半導體記憶裝置及其製造方法，只要包含本發明之要旨亦包含於本發明之範圍內。 此外，在本發明之思想範疇內，只要係熟悉此項技術者即可想到各種變化例及修正例，故應瞭解該等變化例及修正例亦屬本發明之範圍內。 雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意圖限定本發明之範圍。該等新穎之實施形態可利用其他各種形態實施，在不脫離本發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於本發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
10‧‧‧基體
10a‧‧‧面
21‧‧‧導電層
21A‧‧‧導電層
21B‧‧‧導電層
21R‧‧‧第2部分
21W‧‧‧第1部分
21a‧‧‧第1導電層
21b‧‧‧第2導電層
21v‧‧‧空隙
22‧‧‧絕緣層
50‧‧‧半導體主體
50A‧‧‧半導體主體
50B‧‧‧半導體主體
54‧‧‧記憶體層
54A‧‧‧記憶體層
54B‧‧‧記憶體層
54a‧‧‧第1記憶體絕緣膜
54b‧‧‧第2記憶體絕緣膜
54c‧‧‧記憶體膜
54d‧‧‧基底膜
55A‧‧‧芯部
55B‧‧‧芯部
57A‧‧‧第1導電部
57B‧‧‧第2導電部
57i‧‧‧絕緣部
61‧‧‧第1膜
62‧‧‧第2膜
110‧‧‧半導體記憶裝置
111‧‧‧半導體記憶裝置
b0‧‧‧距離
b1‧‧‧距離
C1‧‧‧第1中心
C2‧‧‧第2中心
C3‧‧‧第3中心
C4‧‧‧第4中心
Dx‧‧‧長度
H1‧‧‧厚度
M1‧‧‧記憶體部之一者
M2‧‧‧記憶體部之一者
M3‧‧‧記憶體部之一者
M4‧‧‧記憶體部之一者
MC‧‧‧記憶體單元
MH‧‧‧記憶體孔
MP‧‧‧記憶體部
MP1‧‧‧第1記憶體部
MP2‧‧‧第2記憶體部
MP3‧‧‧第3記憶體部
MP4‧‧‧第4記憶體部
MP5‧‧‧第5記憶體部
MP6‧‧‧第6記憶體部
p1‧‧‧第1節距
p2‧‧‧距離
q1‧‧‧距離
q2‧‧‧距離
Rx1‧‧‧第1區域
Rx2‧‧‧第2區域
Rx3‧‧‧第3區域
Rx4‧‧‧第4區域
Rx5‧‧‧第5區域
Rx6‧‧‧第6區域
Rx7‧‧‧第7區域
SB‧‧‧積層體
SBf‧‧‧積層膜
SP1‧‧‧空間
ST‧‧‧孔
W5‧‧‧寬度
wn‧‧‧距離
ww‧‧‧距離
圖1係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 圖2(a)及圖2(b)係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 圖3係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 圖4(a)至圖4(e)係例示第1實施形態之半導體記憶裝置之製造方法之示意性剖視圖。 圖5(a)至圖5(e)係例示第1實施形態之半導體記憶裝置之製造方法之示意性剖視圖。 圖6(a)及圖6(b)係例示第1實施形態之半導體記憶裝置之製造中途之狀態之示意性立體圖。 圖7(a)及圖7(b)係例示第1實施形態之半導體記憶裝置之示意性剖視圖。 圖8係例示第1實施形態之另一半導體記憶裝置之示意性剖視圖。
21‧‧‧導電層
21A‧‧‧導電層
21B‧‧‧導電層
21a‧‧‧第1導電層
57A‧‧‧第1導電部
57B‧‧‧第2導電部
57i‧‧‧絕緣部
110‧‧‧半導體記憶裝置
C1‧‧‧第1中心
C2‧‧‧第2中心
C3‧‧‧第3中心
C4‧‧‧第4中心
M1‧‧‧記憶體部之一者
M2‧‧‧記憶體部之一者
MP‧‧‧記憶體部
MP1‧‧‧第1記憶體部
MP2‧‧‧第2記憶體部
MP3‧‧‧第3記憶體部
MP4‧‧‧第4記憶體部
MP5‧‧‧第5記憶體部
MP6‧‧‧第6記憶體部
p1‧‧‧第1節距
p2‧‧‧距離
q1‧‧‧距離
q2‧‧‧距離
Rx1‧‧‧第1區域
Rx2‧‧‧第2區域
Rx3‧‧‧第3區域
Rx4‧‧‧第4區域
Rx5‧‧‧第5區域
Rx6‧‧‧第6區域
Rx7‧‧‧第7區域
SB‧‧‧積層體
W5‧‧‧寬度

Claims (13)

  1. 一種半導體記憶裝置，其具備： 積層體，其係包含在第1方向上並排且在與前述第1方向交叉之第2方向上延伸之複數個導電層者，且包含：第1區域、及在前述第2方向上與前述第1區域並排之第2區域； 複數個第1記憶體部，其等在前述第1區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排；及 複數個第2記憶體部，其等在前述第2區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排；且 前述複數個第1記憶體部之一者之前述第2方向之第1中心與前述複數個第2記憶體部之一者之前述第2方向之第2中心之間之沿前述第2方向的距離較前述第1節距為長且較前述第1節距之2倍為短。
  2. 如請求項1之半導體記憶裝置，其中前述複數個第1記憶體部之前述一者與前述複數個第2記憶體部之前述一者之間之沿第2方向的距離為前述複數個導電層之一者之沿前述第1方向之厚度的1.2倍以上。
  3. 如請求項2之半導體記憶裝置，其中前述複數個第1記憶體部之2者之間之沿前述第2方向的最短距離較前述厚度之1.2倍為短。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中更具備： 複數個第3記憶體部，其等在前述第1區域中於前述第1方向上延伸且沿前述第2方向以第1節距並排；及 複數個第4記憶體部，其等在前述第2區域中於前述第1方向上延伸且沿前述第2方向以前述第1節距並排；且 前述複數個第3記憶體部之一者之前述第2方向之第3中心與前述複數個第4記憶體部之一者之前述第2方向之第4中心之間之沿前述第2方向的距離較前述第1節距為長且較前述第1節距之2倍為短。
  5. 如請求項4之半導體記憶裝置，其中將前述第1節距設為P1； 將與前述第1方向及前述第2方向交叉之第3方向之前述第1中心之位置和前述第3方向之前述第3中心之位置之間之沿前述第3方向的距離設為P2； 將前述複數個第1記憶體部之前述一者之前述第2方向之長度設為Dx； 在設b0=［{(P1)/2}2 +(P2)2 ］1/2 -Dx時； 前述b0小於前述複數個導電層之一者之沿前述第1方向之厚度的1.2倍。
  6. 如請求項5之半導體記憶裝置，其中將前述複數個第1記憶體部之前述一者與前述複數個第2記憶體部之前述一者之間之沿第2方向之距離和前述複數個第1記憶體部之2者之間之沿前述第2方向之最短距離的差設為Pd； 在設b1=［{(P1+Pd)/2}2 +(P2)2 ］1/2 -Dx時； 前述b1為前述厚度之1.2倍以上。
  7. 如請求項1至3中任一項之半導體記憶裝置，其中更具備： 複數個第5記憶體部；及 複數個第6記憶體部；且 前述積層體更包含：第3區域、第4區域及第5區域； 前述第3區域在與前述第1方向及前述第2方向交叉之第3方向上與前述第1區域並排； 前述第4區域在前述第2方向上與前述第3區域並排，且在前述第3方向上與前述第2區域並排； 前述第5區域位於前述第1區域與前述第3區域之間、及前述第2區域與前述第4區域之間； 前述複數個第5記憶體部在前述第3區域中於前述第1方向上延伸且沿前述第2方向以前述第1節距並排； 前述複數個第6記憶體部在前述第2區域中於前述第1方向上延伸且沿前述第2方向以前述第1節距並排； 前述第5區域在前述第2方向上連續。
  8. 如請求項7之半導體記憶裝置，其中前述第5區域之沿前述第3方向之寬度大於前述第1節距。
  9. 如請求項7之半導體記憶裝置，其中前述積層體更包含第6區域及第7區域；且 前述第1至第5區域位於前述第6區域與前述第7區域之間； 前述第6區域在前述第2方向上連續； 前述第7區域在前述第2方向上連續。
  10. 如請求項9之半導體記憶裝置，其中前述複數個導電層之一者包含：包含於前述第6區域之部分、及包含於前述第1區域之部分；且 包含於前述第6區域之前述部分之空隙之體積之相對於包含於前述第6區域之前述部分之體積的比，低於包含於前述第1區域之前述部分之空隙之體積之相對於包含於前述第1區域之前述部分之體積的比；或 包含於前述第6區域之前述部分不包含空隙。
  11. 如請求項10之半導體記憶裝置，其中前述複數個導電層之前述一者更包括包含於前述第5區域之部分；且 包含於前述第5區域之前述部分之空隙之體積之相對於包含於前述第5區域之前述部分之體積的比，低於包含於前述第1區域之前述部分之空隙之前述體積之相對於包含於前述第1區域之前述部分之前述體積的前述比；或 包含於前述第5區域之前述部分不包含空隙。
  12. 如請求項1至3中任一項之半導體記憶裝置，其中前述複數個第1記憶體部之前述一者包含： 半導體主體，其在前述積層體中於前述第1方向上延伸； 第1記憶體絕緣膜，其設置於前述半導體主體與前述複數個導電層之間； 第2記憶體絕緣膜，其設置於前述半導體主體與前述第1記憶體絕緣膜之間；及 記憶體膜，其設置於前述第1記憶體絕緣膜與前述第2記憶體絕緣膜之間。
  13. 一種半導體記憶裝置之製造方法，其在基體之面上形成積層膜，該積層膜包含：在相對於前述面垂直之第1方向上並排之複數個第1膜、及設置於前述複數個第1膜之間之第2膜； 且形成：複數個第1記憶體部，其等在前述積層膜之第1區域中於前述第1方向上延伸且在與前述第1方向交叉之第2方向上以第1節距並排；及複數個第2記憶體部，其等在前述積層膜之第2區域中於前述第1方向上延伸且在前述第2方向上以前述第1節距並排；且前述第2區域在前述第2方向上與前述第1區域並排，前述複數個第1記憶體部之一者之前述第2方向之第1中心與前述複數個第2記憶體部之一者之前述第2方向之第2中心之間之沿前述第2方向的距離較前述第1節距為長且較前述第1節距之2倍為短； 在前述積層膜形成孔，經由前述孔去除前述複數個第1膜；且 將成為導電層之材料導入至去除前述複數個第1膜而形成之空間。
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