KR20110051506A - 반도체 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000008569 process Effects 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 150000004767 nitrides Chemical class 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- 229920005591 polysilicon Polymers 0.000 claims description 39
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 20
- 229910008484 TiSi Inorganic materials 0.000 claims description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 229910008479 TiSi2 Inorganic materials 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- 238000004140 cleaning Methods 0.000 abstract description 2
- 125000006850 spacer group Chemical group 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- -1 Phosphorous ions Chemical class 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 매립 비트라인 형성 시 콘택홀 내에 디퓨젼 배리어를 형성한 후 필라 하부에 접합을 형성하여 소자의 특성을 향상시키는 기술을 개시한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 복수 개의 필라 패턴을 형성하는 단계와, 상기 필라 패턴 표면에 절연층을 증착하는 단계와, 상기 필라 패턴 일측의 상기 절연층 일부를 제거하여 상기 필라 패턴이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 배리어막을 형성하는 단계와, 상기 콘택홀과 접하는 상기 필라 패턴 내에 접합을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 소자는 다수의 필라 패턴과, 상기 필라 패턴 일측에 형성된 콘택홀과, 상기 콘택홀에 매립된 배리어막과, 상기 콘택홀과 접하는 상기 필라 패턴 내에 형성된 접합과, 상기 필라 패턴들 사이의 저부에 상기 콘택홀과 접속하여 형성된 매립 비트라인을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
도시하진 않았으나, 수직 채널 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.
먼저, 포토(Photo) 공정을 통해 반도체 기판의 셀 영역을 소정 깊이만큼 식각하여 상부 필라(Top pillar)를 형성한 후 상부 필라의 측벽을 둘러싸는 스페이서를 형성한다. 다음에, 그 스페이서를 식각 마스크로 사용하여 노출된 반도체 기판을 좀더 식각하여 트렌치를 형성한 후 그 트렌치에 대해 등방성 습식 식각 공정을 수행함으로써 상부 필라와 일체로 이루어지며 수직 방향으로 연장되는 하부 필라(Neck pillar)를 형성한다. 이때, 하부 필라는 상부 필라 보다 좁은 폭을 갖도록 형성된다.
다음에 하부 필라의 외주 측벽에 게이트 절연막 및 게이트 도전막으로 이루어진 써라운딩 게이트를 형성한 후 써라운딩 게이트에 인접한 반도체 기판에 이온주입을 수행하여 비트라인 불순물영역을 형성한다. 이어서, 불순물영역이 분리되는 깊이까지 반도체 기판을 식각하여 불순물영역이 분리된 매립 비트라인을 형성한다. 이때, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.
이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 트랜지스터를 갖는 반도체 소자를 완성한다.
그런데, 반도체 기판을 식각하여 매립 비트라인을 분리하는 방법은 반도체 소자의 집적도가 증가하여 매립 비트라인의 선폭이 작아질 수록 해당 공정을 진행하는데 필요한 치수(dimension)를 확보하는데 어려움이 있다.
또한, 매립 비트라인 형성 시 실리콘 기판에 직접 고농도의 이온주입 공정을 수행하게 되면 불순물의 확산으로 인해 바디 플로팅 현상이 유발되어 트랜지스터의 성능이 저하된다. 그렇다고 이온주입 공정시 도핑 농도를 감소시키면 매립 비트라인의 저항이 증가되는 문제점이 있다.
이와 같은 문제점을 해결하기 위해 필라의 일측면에만 비트라인 콘택을 만드는 방법이 제안되었다. 그러나, 필라 하부에 접합을 형성하는 과정에서 열처리 공정에 의해 접합의 면적이 증가되어 DIBL(Drain Induced Barrier Lowering) 열화 및 셀 간의 누설 전류가 증가되는 문제가 있다.
본 발명은 매립 비트라인 콘택홀 내에 디퓨젼 배리어(Diffusion Barrier)를 형성하여 소자의 특성을 개선하고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 복수 개의 필라 패턴을 형성하는 단계와, 상기 필라 패턴 표면에 절연층을 증착하는 단계와, 상기 필라 패턴 일측의 상기 절연층 일부를 제거하여 상기 필라 패턴이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 절연층 표면에 배리어막을 형성하는 단계와, 상기 콘택홀과 접하는 상기 필라 패턴 내에 접합을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 절연층은 질화막으로 형성하고, 상기 배리어막은 TiSi2막이며, 상기 TiSi2막은 Ti막을 증착하는 과정에서 상기 필라 패턴과 접촉된 부분에 형성된다. 여기서, 상기 Ti막은 TiCl4를 사용하며, PECVD 공정으로 형성한다. 이때, 상기 PECVD 공정은 650 ~ 850℃에서 진행됨에 따라 콘택홀에 매립된 Ti막은 필라 패턴의 실리콘층과 반응하여 TiSi2막으로 변형된다. 상기 Ti막 20 ~ 30 Å의 두께로 형성한다.
그리고, 상기 배리어막 표면에 TiN막을 더 증착한다. 이때, 상기 TiN막은 30 ~ 40Å의 두께로 형성한다.
그리고, 상기 필라 패턴 상부에 폴리실리콘층을 형성한 후 어닐링 공정을 진 행하여 상기 폴리실리콘층 내의 도펀트를 상기 필라 패턴 내측으로 확산시켜 접합을 형성한다. 이때, 폴리실리콘층은 인(Phosphorous)이 도핑된 도프드 폴리실리콘인 것이 바람직하다. 그리고, 접합 형성 시 진행되는 어닐링 공정은 퍼니스 또는 RTA 공정으로 진행한다.
그리고, 상기 필라 패턴 전체 상부에 비트라인 물질층을 형성하는 단계와, 에치-백 공정을 진행하여 상기 필라 패턴 저부에 매립 비트라인을 형성하는 단계를 더 포함하며, 상기 비트라인 물질층은 텅스텐 또는 TiN으로 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는 다수의 필라 패턴과, 상기 필라 패턴 일측에 형성된 콘택홀과, 상기 콘택홀에 매립된 배리어막 및 상기 콘택홀과 접하는 상기 필라 패턴 내에 형성된 접합을 포함하는 것을 특징으로 한다.
여기서, 상기 배리어막은 TiSi2이며, 상기 필라 패턴 표면에 Ti막 및 TiN막을 더 포함한다. 그리고, 매립 비트라인은 텅스텐 또는 TiN막으로 형성하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, 콘택홀 내에 TiSi2을 형성함에 따라 저항이 감소되며, TiSi2가 디퓨젼 배리어로 작용하여 얕은 접합(Shallow junction)을 형성할 수 있다.
둘째, 필라 패턴들 사이에 매립된 도프트 폴리실리콘층을 제거하는 과정에서 TiN막이 콘택을 보호하여 안정적인 콘택을 형성할 수 있다.
셋째, 텅스텐 또는 TiN을 이용하여 매립 비트라인을 형성하여 저항이 감소되는 장점이 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 하드 마스크층(미도시)을 형성한다. 여기서, 하드 마스크층(미도시)은 비정질 탄소층(a-carbon), 실리콘 산화질화막(SiON), 비정질 실리콘층(a-Si) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성한다.
다음에, 하드 마스크층(미도시)을 패터닝하여 매립 비트라인 영역을 정의하는 하드마스크 패턴(110)을 형성한다.
그 다음, 하드마스크 패턴(110)을 마스크로 반도체 기판(100)을 식각하여 복수 개의 필라(100a)를 형성한다. 이때, 필라(100a)는 반도체 기판(100)의 일부가 식각되어 수직방향으로 형성된 것이다.
그 다음에, 산화 공정을 진행하여 필라(100a) 및 반도체 기판(100) 표면에 산화막(115)을 형성한다. 이때, 상기 산화 공정은 실리콘층과 반응하므로, 하드마스크 패턴(110) 표면은 산화되지 않는다.
다음에, 하드마스크 패턴(110) 및 필라(100a)를 포함하는 반도체 기판(100) 표면에 질화막(120)을 증착한다.
도 1b를 참조하면, 질화막(120)이 형성된 하드마스크 패턴(110) 및 필라(100a)를 포함하는 전체 상부에 제 1 폴리실리콘층(125)을 형성한다. 이때, 제 1 폴리실리콘층(125)은 언도프드 폴리실리콘(undoped poly silicon)을 사용하며, 하드마스크 패턴(110)이 오픈되지 않는 높이까지 형성하는 것이 바람직하다.
다음에, 하드마스크 패턴(110)의 상측의 질화막(120)이 노출될때까지 CMP 공정을 진행한다.
그 다음, 에치-백 공정으로 제 1 폴리실리콘층(125)을 더 식각한다. 이때, 제 1 폴리실리콘층(125) 상부로 하드마스크 패턴(110)의 일부가 돌출된 형태가 된다.
그 다음으로, 하드마스크 패턴(110) 표면의 질화막(120) 및 제 1 폴리실리콘층(125) 상부에 라이너 산화막(미도시) 및 라이너 질화막(미도시)을 증착한 후 에치-백 공정을 진행하여 하드마스크 패턴(110) 측벽의 질화막(120) 표면에 제 1 스페이서(130)를 형성한다.
도 1c를 참조하면, 하드마스크 패턴(110) 상측의 질화막(120) 및 제 1 스페이서(130) 상부에 비트라인 콘택 영역을 오픈시키는 감광막 패턴(145)을 형성한다. 여기서, 비트라인 콘택은 필라(100a)의 일측면에 형성된다. 따라서, 감광막 패턴(145)은 하드마스크 패턴(110) 일측면의 제 1 스페이서(130)는 오픈시키고, 하드마스크 패턴(110) 타측면의 제 1 스페이서(130)는 오픈되지 않도록 한다.
다음에, 감광막 패턴(145)를 마스크로 제 1 스페이서(130) 및 제 1 폴리실리 콘층(125)을 식각한다. 이때, 제 1 폴리실리콘층(125)은 콘택홀을 형성하고자 하는 영역이 노출될때까지 식각하는 것이 바람직하다.
도 1d를 참조하면, 감광막 패턴(145) 및 제 1 스페이서(130)를 제거한다. 이때, 제 1 스페이서(130) 제거 공정 시 필라(100a) 및 하드마스크 패턴(110) 일측면의 질화막(120)도 동시에 제거된다.
다음에, 필라(100a) 타측면에 남겨진 제 1 폴리실리콘층(125)을 제거한다. 그 결과, 제 1 폴리실리콘층(125) 상측으로 돌출되어 있는 필라(100a)의 일측면에는 산화막(115)만 남게 되고, 필라(100a)의 타측면에는 산화막(115) 및 질화막(120)의 적층이 남게 된다.
그 다음, 필라(100a)들 사이의 저부에 제 2 폴리실리콘층(150)을 매립한다. 이때, 제 2 폴리실리콘층(150)은 콘택홀을 형성하고자 하는 영역이 노출되는 높이까지 형성하는 것이 바람직하다.
도 1e를 참조하면, 제 2 폴리실리콘층(150) 상부에 제 3 폴리실리콘층(153)을 증착한다.
그 다음, 제 3 폴리실리콘층(153), 필라(100a) 및 하드마스크 패턴(110)을 포함한 전체 상부에 라이너 질화막(미도시)을 형성한다. 그리고, 에치-백 공정으로 필라(100a) 및 하드마스크 패턴(110) 측벽에 제 2 스페이서(155)를 형성한다.
도 1f를 참조하면, 제 3 폴리실리콘층(153) 및 제 2 폴리실리콘층(150)을 제거한다. 이때, 제 3 폴리실리콘층(153)이 제거된 부분은 제 2 스페이서(155)와 질화막(120)에 의해 공간이 형성된다. 이 공간은 필라(110a)의 일측면에만 존재하며, 이 공간으로 산화막(115)이 노출되어 있다.
다음에, 클리닝 공정으로 상기 노출된 산화막(115)을 제거하여, 필라(100a) 측벽에 노출되는 콘택홀(160)을 형성한다.
도 1g를 참조하면, 콘택홀(160)을 포함하는 필라(100a) 및 하드마스크 패턴(110) 표면에 Ti막(170)을 증착한다. 이때, Ti막(170)은 TiCl4를 사용한 PE-CVD 방법으로 진행한다. 또한, Ti막(170)의 두께는 20 ~ 30Å으로 형성한다. 이때, 상기 PE-CVD 방법은 650 ~ 850℃의 고온에서 진행되기 때문에, 콘택홀(160)에 의해 노출된 필라(100a)와 반응하여 TiSi2막(170a)으로 변형된다. 즉, 콘택홀(160)에는 TiSi2막(170a)이 매립된다. 이때, 콘택홀(160) 이외의 부분은 Ti막(170)이 그대로 형성되어 있다.
그리고, Ti막(170) 표면에 TiN막(175)를 증착한다. 여기서, TiN막(175)의 두께는 30 ~ 40Å인 것이 바람직하다.
도 1h를 참조하면, 필라(100a) 및 하드마스크 패턴(110)을 포함하는 전체 상부에 제 4 폴리실리콘층(185)을 형성한다. 이때, 제 4 폴리실리콘층(185)은 인(Phosphorous) 이온이 도핑된 도프드 폴리실리콘인 것이 바람직하다.
다음에, 어닐링 공정으로 제 4 폴리실리콘층(185) 내의 도펀트를 필라(100a) 내부로 확산시켜 접합(junction)(180)을 형성한다. 상기 어닐링 공정은 퍼니스 또는 RTA 방식으로 진행하며, 접합(180)은 콘택홀(160)과 접하는 필라(100a) 내측에 형성되는 것이 바람직하다. 이와 같이 콘택홀(160)에 TiSi2막(170a)이 매립됨에 따라 저항이 감소되고, TiSi2막(170a) 디퓨젼 배리어로 사용되어 얕은 접합을 형성할 수 있게 된다.
도 1i를 참조하면, 제 4 폴리실리콘층(185)을 제거한다. 여기서, 제 4 폴리실리콘층(185)을 제거하는 공정은 건식 식각 또는 습식 식각으로 진행한다. 더 바람직하게는 건식 식각을 진행한 후 습식 식각을 추가 진행하여 제 4 폴리실리콘층(185)이 완전히 제거되도록 한다. 이때, 필라(100a) 및 하드마스크 패턴(110) 표면에 TiN막(175)이 증착되어 있기 때문에 건식 식각이나 습식 식각 진행 시 콘택홀(160) 을 매립하고 있는 TiSi2막(170a)을 보호할 수 있다. 따라서, 안정적인 콘택을 형성할 수 있다.
다음에, 필라(100a) 및 하드마스크 패턴(110)을 포함하는 전체 상부에 비트라인 물질층을 형성한다. 여기서, 상기 비트라인 물질층 텅스텐 또는 TiN막으로 형성한다.
그 다음, 콘택홀(160) 상측까지 상기 비트라인 물질층을 식각하여 TiSi2막(170a)과 접속하는 매립 비트라인(190)을 형성한다. 이때, 텅스텐 또는 TiN막으로 매립 비트라인(190)을 형성함으로써 저항이 감소되는 효과를 얻을 수 있다.
또한, 도 1i를 참조하여 매립 비트라인이 형성된 반도체 소자를 설명하면 다음과 같다. 이는 상기 도 1a 내지 도 1i에서 설명한 방법 이외의 방법으로도 형성할 수 있다.
먼저, 반도체 기판(100)에 다수의 필라 패턴(100a)이 구비되며, 필라 패턴(100a) 상측에는 하드마스크 패턴(110)이 포함되어 있다. 그리고, 필라 패턴(100a) 및 하드마스크 패턴(110) 표면에 질화막(120)이 증착되어 있는데, 필라 패턴(100a) 일측에는 질화막(120)이 제거되어 필라 패턴(100a)이 노출된 콘택홀이 형성되어 있다. 이때, 상기 콘택홀은 TiSi2막(170a)으로 매립되어 있다. 또한, 상기 콘택홀과 접하는 필라 패턴(100a) 내측에는 접합(180)이 형성되어 있다.
그리고, 상기 콘택홀을 포함한 필라 패턴(100a) 및 하드마스크 패턴(110) 전체 표면에는 Ti막(170) 및 TiN막(175)이 증착되어 있으며, 필라 패턴(100a)들 사이의 저부에는 상기 콘택홀과 접속하는 매립 비트라인(190)이 형성되어 있다. 여기서, 매립 비트라인(190)은 텅스텐 또는 TiN막으로 형성한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1i은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 100a : 필라
110 : 하드마스크 패턴 115 : 산화막
120 : 질화막 125 : 제 1 폴리실리콘층
130 : 제 1 스페이서 145 : 감광막 패턴
150 : 제 2 폴리실리콘층 153 : 제 3 폴리실리콘층
155 : 제 2 스페이서 160 : 콘택홀
170 : Ti막 170a : TiSi2막
175 : TiN막 180 : 접합
185 : 제 4 폴리실리콘층 190 : 매립 비트라인
Claims (19)
- 반도체 기판을 식각하여 복수 개의 필라 패턴을 형성하는 단계;상기 필라 패턴 표면에 절연층을 증착하는 단계;상기 필라 패턴 일측의 상기 절연층 일부를 제거하여 상기 필라 패턴이 노출되는 콘택홀을 형성하는 단계;상기 콘택홀 내에 배리어막을 형성하는 단계; 및상기 콘택홀과 접하는 상기 필라 패턴 내에 접합을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연층은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어막은 TiSi2막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 TiSi2막은 Ti막을 증착하는 과정에서 상기 필라 패턴과 접촉된 부분에형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 Ti막은 TiCl4를 사용하며, PECVD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 PECVD 공정은 650 ~ 850℃에서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 Ti막은 20 ~ 30 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 배리어막 표면에 TiN막을 더 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 TiN막은 30 ~ 40Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 접합을 형성하는 단계는 상기 필라 패턴 상부에 폴리실리콘층을 형성한 후 어닐링 공정을 진행하여 상기 폴리실리콘층 내의 도펀트를 상기 필라 패턴 내측으로 확산시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 폴리실리콘층은 도프드 폴리실리콘인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 도프드 폴리실리콘의 도펀트는 인(Phosphorous)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 어닐링 공정은 퍼니스 또는 RTA 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 필라 패턴 전체 상부에 비트라인 물질층을 형성하는 단계; 및에치-백 공정을 진행하여 상기 필라 패턴 저부에 매립 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 비트라인 물질층은 텅스텐 또는 TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 다수의 필라 패턴;상기 필라 패턴 일측에 형성된 콘택홀;상기 콘택홀에 매립된 배리어막;상기 콘택홀과 접하는 상기 필라 패턴 내에 형성된 접합; 및상기 필라 패턴들 사이의 저부에 상기 콘택홀과 접속하여 형성된 매립 비트라인을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 배리어막은 TiSi2인 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 필라 패턴 표면에 Ti막 및 TiN막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 16 항에 있어서,상기 매립 비트라인은 텅스텐 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090108121A KR101110545B1 (ko) | 2009-11-10 | 2009-11-10 | 반도체 소자 및 그 제조 방법 |
| US12/816,274 US20110108985A1 (en) | 2009-11-10 | 2010-06-15 | Semiconductor device and method for manufacturing the same |
| TW099120771A TW201117305A (en) | 2009-11-10 | 2010-06-25 | Semiconductor device and method for manufacturing the same |
| JP2010159277A JP2011103436A (ja) | 2009-11-10 | 2010-07-14 | 半導体素子及びその製造方法 |
| CN2010102307355A CN102054766A (zh) | 2009-11-10 | 2010-07-15 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090108121A KR101110545B1 (ko) | 2009-11-10 | 2009-11-10 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110051506A true KR20110051506A (ko) | 2011-05-18 |
| KR101110545B1 KR101110545B1 (ko) | 2012-01-31 |
Family
ID=43958952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090108121A KR101110545B1 (ko) | 2009-11-10 | 2009-11-10 | 반도체 소자 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20110108985A1 (ko) |
| JP (1) | JP2011103436A (ko) |
| KR (1) | KR101110545B1 (ko) |
| CN (1) | CN102054766A (ko) |
| TW (1) | TW201117305A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130047409A (ko) * | 2011-10-31 | 2013-05-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성방법 |
| US10269800B2 (en) | 2017-05-26 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical gate semiconductor device with steep subthreshold slope |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1004734B (zh) * | 1984-12-07 | 1989-07-05 | 得克萨斯仪器公司 | 动态随机存取存贮器单元(dram)和生产方法 |
| US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6593612B2 (en) * | 2000-12-05 | 2003-07-15 | Infineon Technologies Ag | Structure and method for forming a body contact for vertical transistor cells |
| US6621112B2 (en) * | 2000-12-06 | 2003-09-16 | Infineon Technologies Ag | DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication |
| US6936512B2 (en) * | 2002-09-27 | 2005-08-30 | International Business Machines Corporation | Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric |
| TWI222180B (en) * | 2003-04-29 | 2004-10-11 | Nanya Technology Corp | Method for forming vertical transistor and trench capacitor |
| US7223653B2 (en) * | 2004-06-15 | 2007-05-29 | International Business Machines Corporation | Process for forming a buried plate |
| KR100630695B1 (ko) * | 2004-08-04 | 2006-10-02 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
| US7838925B2 (en) * | 2008-07-15 | 2010-11-23 | Qimonda Ag | Integrated circuit including a vertical transistor and method |
-
2009
- 2009-11-10 KR KR1020090108121A patent/KR101110545B1/ko not_active IP Right Cessation
-
2010
- 2010-06-15 US US12/816,274 patent/US20110108985A1/en not_active Abandoned
- 2010-06-25 TW TW099120771A patent/TW201117305A/zh unknown
- 2010-07-14 JP JP2010159277A patent/JP2011103436A/ja active Pending
- 2010-07-15 CN CN2010102307355A patent/CN102054766A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN102054766A (zh) | 2011-05-11 |
| TW201117305A (en) | 2011-05-16 |
| KR101110545B1 (ko) | 2012-01-31 |
| JP2011103436A (ja) | 2011-05-26 |
| US20110108985A1 (en) | 2011-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| LAPS | Lapse due to unpaid annual fee |