TW201117305A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the same Download PDFInfo
- Publication number
- TW201117305A TW201117305A TW099120771A TW99120771A TW201117305A TW 201117305 A TW201117305 A TW 201117305A TW 099120771 A TW099120771 A TW 099120771A TW 99120771 A TW99120771 A TW 99120771A TW 201117305 A TW201117305 A TW 201117305A
- Authority
- TW
- Taiwan
- Prior art keywords
- film
- pattern
- forming
- contact hole
- pillar
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 81
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 150000004767 nitrides Chemical class 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 229910008479 TiSi2 Inorganic materials 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 6
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 238000004151 rapid thermal annealing Methods 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 2
- 229910010165 TiCu Inorganic materials 0.000 claims description 2
- 229910052707 ruthenium Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 2
- 229910052719 titanium Inorganic materials 0.000 claims 2
- 235000006040 Prunus persica var persica Nutrition 0.000 claims 1
- 240000006413 Prunus persica var. persica Species 0.000 claims 1
- 238000010411 cooking Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 4
- 125000006850 spacer group Chemical group 0.000 description 13
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- YXNGMQXYADFASZ-UHFFFAOYSA-N CCCC[La] Chemical compound CCCC[La] YXNGMQXYADFASZ-UHFFFAOYSA-N 0.000 description 1
- 244000208060 Lawsonia inermis Species 0.000 description 1
- 241000776233 Tisis Species 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- BIXHRBFZLLFBFL-UHFFFAOYSA-N germanium nitride Chemical compound N#[Ge]N([Ge]#N)[Ge]#N BIXHRBFZLLFBFL-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XTQHKBHJIVJGKJ-UHFFFAOYSA-N sulfur monoxide Chemical compound S=O XTQHKBHJIVJGKJ-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
201117305 六、發明說明: .【發明所屬之技術領域】 本發明的實施例是關於半導體裝置及其製造方法,該 半導體裝置包含垂直通道電晶體。 【先前技術】 由於半導體裝置積體的增加,電晶體的通道長度逐漸 地縮小。然而,電晶體通道長度的縮小會造成短通道效應, 舉例來說,源極引發能障衰退(DIBL)現象、熱載子效應 以及穿隧現象《為了避免短通道效應,已經提出各種方法, 舉例來說,降低接面區域的深度之方法或藉由在電晶體的 通道區域中形成凹部來增加通道長度之方法。 然而,因為半導體記憶裝置(特別是drAM)的積體 密度已經漸升至十億位元的密度’所以需要製造較小尺寸 的電晶體。也就是說’十億位元DRAM的電晶體需要小於 卯2 (F;最小特徵尺寸)的裝置面積,且更進一步地需要 朴、2的裝置面積。因此,以目前的平面電晶體(該電晶體具 有形成在半導體基板上的閘極電極以及形成在閘極電極的 兩側的接面區域)㈣構滿足所需的裝置面積是困難的, 雖然通道長度是受到比例的影響。為了解決這個問題,建 議了垂直通道電晶體。 雄热禾顯不 、, 、… 一 p叫姐Μ々沄定如下方所 述。半導體基板的元件區域是藉由光學微影製程而被蝕 -段指定深度,以形成頂部柱子且形成圍繞著頂部柱子的 側壁的間隔物。經暴露的半導體基板更進—步耗刻作為 4 201117305 蝕刻光罩的間隔物,以形成溝槽。在溝 刻製程,㈣㈣^ I向濕敍 且在垂直方向延伸子?:二子建構成整體結構’ 疋形成為具有窄於頂部柱子 成在二广絕緣薄膜以及包含傳導薄膜的外圍閑極係形 成在頒核子的外部㈣。在鄰接外圍閘 上實施離子植入製程,以形成位元線_域。:= :被蝕刻至與雜質區域分隔的深度,以形成埋藏位元線而 ”雜質區域分開。4了避免埋藏位元線之間的短路,半導 體基板需要蝕刻至深處。根據先前技術按照順序地實施隨 後製程,以取得具有垂直電晶體的半導體裝置。 ,然而,蝕刻半導體基板以分隔埋藏位元線的方法減少 :半導體裝置的積體。因此’當埋藏位元線的寬度變小時, 實施相同製程以得到需要的尺寸是困難的埋藏。 同樣地,當高濃度離子植入製程直接實施於矽基板上 而形成埋藏位元線時’會發生浮動現象。浮動現象是由於 雜質擴散而造成’該雜質擴散使電晶體的性能退化。如果 降低離子植入製程的摻雜濃度以改善電晶體的性能,則增 加埋藏位元線的電阻。 為了避免電阻的增加,已經建議了形成僅接觸柱子的 一個側面的位元線的方法。然而,在形成接面於柱子之間 的較低。卩分的製程期間,接面面積藉由熱處理而增加,其 增加源極引發能障衰退(DIBL)的發生且增加元件之間的 漏電流。 【發明内容】 5 201117305 本發明的各種實施例是針對形成穩定的接觸、降低埋 藏位元線的電阻、形成擴散阻隔物於埋藏位元線接觸洞以 及形成淺接面。 根據本發明的實施例,用於製造半導體裝置的方法包 含:蝕刻半導體基板以形成複數個柱狀圖案;沉積絕緣層 於柱狀圖案的表面上;移除位於柱狀圖案的一個側面的部 分絕緣層,以形成暴露柱狀圖案的接觸洞;形成阻隔薄膜 於接觸洞;以及在柱狀圖案中形成與接觸洞接觸的接面。 絕緣層包含氮化物薄膜。阻隔薄膜包含TiSi2薄膜◊形 成阻隔薄膜包含:在形成接觸洞的絕緣層的表面上形成u 薄膜;以及藉由接觸洞暴露與柱狀圖案接觸的Ti薄膜轉換 成TiSb薄膜。形成Ti薄膜包含使用τα。來實施電漿輔助 化學氣相沈積法(PECVD )製程^ PECVD製程實施溫度範 圍從大約650至850°C。 該方法更進一步地包含沉積TiN薄膜於Ti薄膜的表面 上。形成接面包含:形成多晶矽層於柱狀圖案的上部部分 上;以及實施退火製程以擴散在多晶矽層中的摻雜物至柱 狀圖案的内部。多晶矽層是經摻雜的矽。經摻雜的多晶石夕 是藉由摻雜磷離子而形成。退火製程是藉由加熱爐 (furnace )或快速熱退火(RTA )製程而實施。 在與接觸洞接觸的柱狀圖案中形成接面之後,該方法 更進一步地包含:形成位元線材料層於柱狀圖案的整體上 部部分上;以及實施回蝕刻製程,以在柱狀圖案之間的較 低部分形成埋藏位元線。位元線材料層包含挑選由鎢、TiN 以及其結合者所組成的群組中之一。 6 201117305 根據本發明的實施例’半導體裝置包含:複數個柱狀 圖案,接觸洞,其形成在柱狀圖案的—個側面;阻隔薄膜, 其嵌入於接觸洞中;以及接面,其形成在與接觸洞接觸的 柱狀圖案中。 接觸洞具有形狀,其藉由絕緣層而暴露的柱狀圖案處 形成於該柱狀圖案的表面上。阻隔薄獏包含m2。半導體 裝置更進-步地包含在柱狀圖案的表面上@卩薄膜以及 TlN薄膜。半導體裝置更進一步地包含埋藏位元線,其經形 成以在柱狀圖案之間的較低部分中與接觸洞接觸。埋藏位 元線包含挑選從由鎢、TiN以及其結合者所組成的群組中之 【實施方式】 本發明的具體實施例將參考隨附圖式而詳細地描述。 圖U至圖li是透視圖,其顯示根據本發明的實施例以 製造半導體裝置的方法。 參考圖la,硬光罩I (未顯示)形成於半導體基板100 上。硬光罩層(未顯示)可以是由非晶碳層、石夕氧化氮(s_ 薄膜或非晶矽(a_Si )層所形成。 —硬光罩層(未顯示)經圖案化以形成硬光罩圖案"0, 其疋義了埋藏位元線區域。半導體基100是以硬光罩圖 案1】〇作為光罩來蝕刻,以形成複數個柱狀圖案i〇〇a。柱 狀圖案H)Ga是藉由㈣部分半導體基板⑽而存在於垂直 方向。 實施氧化作用製程,以形成氧化物薄冑I】$於半導體 201117305 基板100以騎狀圖案10〇3的表面上。因為氧化作用製程 與矽層反應’所以藉由硬光罩圖帛110所覆蓋的表面不被 氧化。氮化物薄膜120沉積於半導體基板100包含硬光罩 [I案11 0以及桎狀圖案1 〇〇a的表面上。 參考圖lb,第一多晶石夕層125形成於組合成的結構的 整體上部部分(包含形成了氮化物薄膜12〇的柱狀圖案 以及硬光罩圖案110)上)。包含未摻雜的多晶矽之第一多 晶矽層125形成到不暴露硬光罩圖案i 1〇的高度。 實施化學機械研磨(CMP )製程,以暴露配置在硬光 罩圖案110的頂側之氮化物薄膜12〇。第一多晶矽層125藉 由回蝕刻製程而蝕刻。因此,硬光罩圖案J丨〇之部分從第 一多晶矽層125的頂部部分突出。在襯墊氧化物薄膜(Hner oxide film)(未顯示)以及襯墊氮化物薄膜(未顯示)沉 積於第一多晶矽層125以及經暴露的氮化物薄膜12〇的頂 部上之後,實施回蝕刻以形成第一間隔物13〇於氮化物薄 膜120的側壁表面上。 多考圖1 c開啟位元線接觸區域的光阻圖案1 4 5形成 於第一間隔物130以及氮化物薄膜12〇的頂部部分上。位 元線接觸形成於柱狀圖案100a的一個側表面。光阻圖案145 移除了配置在硬光罩圖案110的一個側表面的第一間隔物 130,而不移除配置在硬光罩圖案丨1〇的相對側表面的第一 間隔物130。第一間隔物130以及第一多晶矽層125是以光 阻圖案丨45作為光罩而蝕刻。第一多晶矽層125經蝕刻, 以暴露形成接觸洞的區域u 參考圖id,移除光阻圖案145以及第一間隔物13〇。 8 201117305 當移除第一間隔物丨30時’配置在硬光罩圖案〗1〇以及柱 狀圖案100a的一個側表面的氮化物薄膜12〇是同步地被圖 案化一段指定深度,以形成第二多晶矽層丨5〇。殘留在柱狀 圖案1 00a的相對側表面上的第一多晶矽層丨25亦被圖案化 一段指定深度’以形成第二多晶矽層丨5〇。因此,氧化物薄 膜Π5殘留在柱狀圖案i〇〇a的一個側表面上,但氧化物薄 膜115以及氮化物薄膜120殘留在柱狀圖案1〇〇3的另一側 面上。第二多晶矽層丨50係出現在柱狀圖案1 〇〇a之間。第 二多晶石夕層150係形成為低於柱狀圖案i〇〇a的頂部。 參考圖le,第三多晶矽層153是沉積在第二多晶矽層 150的上部部分上。襯墊氮化物薄膜(未顯示)係形成在包 含第三多晶矽層I53、柱狀圖案l〇〇a以及硬光罩圖案11〇 之整體上部部分上。藉由在襯墊氮化物薄膜(未顯示)上 實施回蝕刻製程,第二間隔物155係形成在硬光罩圖案ιι〇 以及柱狀圖案1 〇〇a的側壁。 參考圖If,移除第三多晶矽層153以及第二多晶矽層 150,因此形成第一接觸電洞在柱子丨〇〇a的一個侧壁上。在 本實施例中,第一接觸洞僅位於柱狀圖案1〇〇a的一個側 壁,且暴露氧化物薄膜丨15。實施清洗製程,以移除藉由第 -接觸洞所暴露的氧化物薄膜115,因而形成從第—接觸洞 延伸的第二接觸洞16卜第二接觸洞16〇暴露下層柱狀圖案 10 0 a的側壁。 參考圖Ig,金屬薄膜(舉例來說,Ti薄膜17〇)是使 用TiCU並藉由電漿輔助化學氣相沈積法(PE_CVD)製程 而沉積在硬光罩圖t "0以及包含接觸,洞〗6〇的柱狀圖案 201117305 l〇〇a的表面上。因為PE_CVD製程是實施在高溫範圍從大 約650至大約8501,且Ti薄膜170的厚度範圍是從大約 20至大約30人。丁丨薄膜170與經暴露的柱狀圖案1〇〇a反應, 以形成TiSis薄膜17〇a於第二接觸洞丨6〇的柱子u〇a上。 也就是說,Tish薄膜170a是形成在接觸洞16〇中。同時, Ti薄膜170與經暴露的柱子〗〇〇a反應,其轉換成Tisi2薄 膜170a。也就是說,Tisi2薄膜17〇a是嵌入於接觸洞16〇 中。然而,Τι薄膜1 7〇是配置在接觸洞16〇以外的部分中。 ΤιΝ薄膜175是沉積在Ti薄膜17〇的表面上。Tm薄膜175 的厚度範圍是從大約3〇至大約4〇A。 參考圖lh,第四多晶矽層185是形成在包含硬光罩圖 案110以及柱狀圖案丨00a的整體上部部分上。第四多晶矽 層185可以由經摻雜的多晶矽層(其摻雜了磷離子)所形 成。實施退火製程,以從第四多晶矽層185擴散摻雜物至 柱狀圖案100a的内部,因而形成接面(或接面區域)18〇。 退火製程是以加熱爐或快速的熱退火(RTA )製程而實施。 接面180是形成在TiSi2薄膜n〇a下方的柱狀圖案i〇〇a 中。接面180可以降低TiSi2薄膜17〇a的電阻。又,因為 T〗Si2薄膜i7〇a是用來作為擴散阻隔物,所以可以形成淺接 面。 參考圖11,第四多晶矽層! 85是藉由乾蝕刻製程或濕 蝕刻製裎而被圖案化。更佳地,在實施乾蝕刻製程之後,、 更進一步地完成濕蝕刻製程,以完全地移除第四多晶矽屛 185。 a
TiSh薄膜170a是藉由TiN薄膜175而保護,以避免乾 10 201117305 钮刻製程或濕蝕刻製程。因此,可以在位元線丨9〇以及柱 狀圖案100a之間(其中形成了通道)形成穩定的接觸。接 著’位元線材料層是形成在包含硬光罩圖案丨丨〇以及柱狀 圖案100a的整體上部部分上。位元線材料層包含鎢或TiN 薄膜。位元線材料層是被蝕刻至接觸洞丨6〇的頂部側面, 因而形成接觸TiSb薄臈丨70a之埋藏位元線190。當埋藏位 元線190包含鎢或Ti薄膜時,可以降低電阻。 參考圖li,具有埋藏位元線19〇的半導體裝置描述於 下方。複數個柱狀圖案丨00a是形成在半導體基板丨〇〇中。 硬光罩圖案11〇是形成在柱狀圖案1〇〇a的上方。氮化物薄 膜120是沉積在硬光罩圖案11〇以及柱狀圖案1〇〇&的表面 上。移除在柱狀圖案1 〇0a的一個側面之氮化物薄膜丨2〇, 因而形成暴露柱狀圖案1 〇0a的接觸洞。接觸洞是以Tisi2 薄膜170a填滿。接面18〇是形成在Tisi2薄膜n〇a下方的 柱狀圖案100a中。
Ti薄膜170以及TiN薄膜175沉積在硬光罩圖案11〇 以及柱狀圖案l〇〇a (其包含淺接面18〇)的整體表面上。透 過TiSiz薄膜170a接觸淺接面 1 80之埋藏位元線丨9〇形成
如上所14,根據本發明的實施例之半導體《置以及其
性耦合至柱狀圖案l〇〇a。 a形成在埋藏位元線1 9〇以及 12薄骐170a將埋藏位元線19〇電 TlSi2薄膜可被形成作為柱狀圖案 201117305 1 〇 0 a以及埋藏位元線丨9 〇之間沾她w ’的擴散阻隔物,因為淺接面 形成在柱狀圖案l〇〇a的側辟 幻W J且電性連接至埋藏位元線 第一柱狀圓案1 00a以及位元線圖案】9〇之間的穩定 接觸’因為心薄膜⑽是藉由彻薄膜175而保護, 以避免乾制製程或濕㈣製程。第三,當埋藏位元線19〇 是由鎢或彻薄_形成時’電阻可以更進—步地降低。 本發明的上述具體實施例是解釋性質而非限制性質。 各種修改以及㈣者是可能的。本發明不限制於在此所述 的沉積,磨光以及圖案化步驟的型式。本發明亦不限 制於任何特定型式的半導體裝置。舉例來說,本發明可以 執行於動態隨機存取記憶體(DRAM)裝置或非揮發性記憶 體裝置。在本揭示的視圖中,其他添加物、增減或修改是 顯而易見的’且趨向於落在隨附申請專利範圍的範疇中。 【圖式簡單說明】 圖U至圖Π是透視圖,其說明了根據本發明的實施 以製造半導體裝置的方法。 【主要元件符號說明】 100 半導體基板 l〇〇a 柱狀圖案 110 硬光罩圖案 1 1 5 氧化物薄膜 12〇 氮化物薄膜 125 第一多晶矽層 12 201117305 130 第一間隔物 145 光阻圖案 150 第二多晶矽層 153 第三多晶矽層 155 第二間隔物 160 接觸洞 170 Ti薄膜 170a TiSi2薄膜 175 TiN薄膜 180 接面 185 第四多晶矽層 190 埋藏位元線 13
Claims (1)
- 201117305 七、申請專利範圍: 1·一種製造半導體裝置的方法,該方法包含: 飯刻半導體基板以形成柱狀圖案; 沉積絕緣層於柱狀圖案的表面上; 移除位於柱狀圖案的側壁的部分絕 曰 括奋g 洞,該接觸洞暴露且界定柱狀圖案的部分側壁; 形成阻隔物薄膜於接觸洞中; 形成接面區域於藉由接觸洞所界定 ㈣士… 仆疋之柱狀圖案的部分 ’以電性耦合接面。 項所述之方法,其中絕緣層包 形成位元線於阻隔薄膜上 2.根據申請專利範圍第1 含氮化物薄膜。 3.根據申請專利範圍第 包含TiSi2薄膜。 1項所述之方法,其中阻隔薄膜 之方法’其中形成阻隔 4.根據申請專利範圍第3項所述 薄膜包含: 形成鈦薄膜於該形成了接觸洞的絕緣層的表面上;及 將接觸柱狀圖案的部份側壁(其由接觸洞所界定)之鈦 薄膜轉換成TiSi2薄臈。 ^ 5.根據申請專利範圍第4項所述之方法,其中形成Ti 溥膜包含使用TiCU來實施電漿輔助化學氣相沈積 (PECVD)製程。 6·根據申請專利範圍第5項所述之方法,其中PECVD 製程貫知的溫度範圍從大約650至850°C。 7.根據申請專利範圍第4項所述之方法,其更進一步地 14 201117305 包含沉積TiN薄膜於Ti薄膜的表面上。 根據申凊專利範圍第丨項所述之方法,其中形成接面 包含: 形成多晶矽層於柱狀圖案的上部部分上;及 實施退火製程以擴散在多晶矽層中的摻雜物至柱狀圖 案。 9. 根據申請專利範圍帛8項所述之方法,其中多晶石夕層 是經摻雜的石夕層。 10. 根據申請專利範圍第9項所述之方法,其中經摻雜 的多晶發包含破。 11·根據申請專利範圍第8項所述之方法,其中退火製 程是藉由加熱爐(furnace)或快速熱退火(RTA)製程而 實施。 12. 根據申請專利範圍第丨項所述之方法,其中位元線 形成步驟包含: 在形成接面區域於柱狀圖案的側壁中之後,形成位元 線材料層於柱狀圖案的上部部分上,並實施回蝕刻製程, 以在柱狀圖案的較低部分中形成位元線。 13. 根據申請專利範圍第丨2項所述之方法,其中位元線 材料層包含挑選由鎢、TiN以及其結合者所組成的群組之 〇 14. 一種半導體裝置包含: 第一柱子,其定義在基板上,該第一柱子具有從基板 垂直地延伸的側壁; 絕緣層,其共形地形成在第一柱子上; 15 201117305 接觸'同,其延伸穿過絕緣層’以暴露第-柱子的部分 侧壁; τ 阻隔薄膜’其形成於在接觸洞中;及 接面區域,其形成在第一柱子圖案的部分側壁中。 Μ.根據申請專利範圍第14項所述之半導體裝置,其中 接面區域從第一妇; 柱子的。卩分側壁和阻隔薄膜橫向地延伸至 第一柱子中。 —:6·根據申請專利範圍第】4項所述之半導體裝置,其中 阻隔薄膜包含T i s i 2。 17.根據申請專利範圍第Η項所述之半導體裝置,其更 進步地包含在第一柱子的表面上的Ti薄膜以及TiN薄 獏。 I根據巾請專利範圍第Η項所述之半導體裝置,其更 進一步地包含: 第二杈子,其鄰接於第一柱子; 埋藏位元線,其形成在第一柱子和第二柱子之間,且 與接觸洞接觸。 * 19·根據申請專利範圍第18項所述之半導體裝置,其中 埋滅位元線包含桃推士 # 、鎢、TiN以及其結合者所組成的群組 之一-0 八、圖式: (如次頁) 16
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090108121A KR101110545B1 (ko) | 2009-11-10 | 2009-11-10 | 반도체 소자 및 그 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201117305A true TW201117305A (en) | 2011-05-16 |
Family
ID=43958952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW099120771A TW201117305A (en) | 2009-11-10 | 2010-06-25 | Semiconductor device and method for manufacturing the same |
Country Status (5)
Country | Link |
---|---|
US (1) | US20110108985A1 (zh) |
JP (1) | JP2011103436A (zh) |
KR (1) | KR101110545B1 (zh) |
CN (1) | CN102054766A (zh) |
TW (1) | TW201117305A (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130047409A (ko) * | 2011-10-31 | 2013-05-08 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성방법 |
US10269800B2 (en) * | 2017-05-26 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical gate semiconductor device with steep subthreshold slope |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1004734B (zh) * | 1984-12-07 | 1989-07-05 | 得克萨斯仪器公司 | 动态随机存取存贮器单元(dram)和生产方法 |
US6617226B1 (en) * | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
US6593612B2 (en) * | 2000-12-05 | 2003-07-15 | Infineon Technologies Ag | Structure and method for forming a body contact for vertical transistor cells |
US6621112B2 (en) * | 2000-12-06 | 2003-09-16 | Infineon Technologies Ag | DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication |
US6936512B2 (en) * | 2002-09-27 | 2005-08-30 | International Business Machines Corporation | Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric |
TWI222180B (en) * | 2003-04-29 | 2004-10-11 | Nanya Technology Corp | Method for forming vertical transistor and trench capacitor |
US7223653B2 (en) * | 2004-06-15 | 2007-05-29 | International Business Machines Corporation | Process for forming a buried plate |
KR100630695B1 (ko) * | 2004-08-04 | 2006-10-02 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
US7838925B2 (en) * | 2008-07-15 | 2010-11-23 | Qimonda Ag | Integrated circuit including a vertical transistor and method |
-
2009
- 2009-11-10 KR KR1020090108121A patent/KR101110545B1/ko not_active IP Right Cessation
-
2010
- 2010-06-15 US US12/816,274 patent/US20110108985A1/en not_active Abandoned
- 2010-06-25 TW TW099120771A patent/TW201117305A/zh unknown
- 2010-07-14 JP JP2010159277A patent/JP2011103436A/ja active Pending
- 2010-07-15 CN CN2010102307355A patent/CN102054766A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
KR101110545B1 (ko) | 2012-01-31 |
US20110108985A1 (en) | 2011-05-12 |
CN102054766A (zh) | 2011-05-11 |
KR20110051506A (ko) | 2011-05-18 |
JP2011103436A (ja) | 2011-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI323511B (en) | Semiconductor device having a recess channel transistor | |
KR101986145B1 (ko) | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 | |
TWI323010B (en) | Semiconductor device with a surrounded channel transistor | |
KR101168336B1 (ko) | 수직형 트랜지스터와 매몰된 비트라인을 갖는 반도체 메모리소자 및 그 제조방법 | |
US20090004797A1 (en) | Method for fabricating semiconductor device | |
US8357969B2 (en) | Semiconductor device having vertical channel transistor and manufacturing method of the same | |
US20130292776A1 (en) | Semiconductor device employing fin-type gate and method for manufacturing the same | |
TW200406886A (en) | Semiconductor constructions | |
JP2008263162A (ja) | 半導体素子及びその製造方法 | |
TW201019463A (en) | Memory device and fabrication thereof | |
US20080160698A1 (en) | Method for fabricating a semiconductor device | |
KR101160036B1 (ko) | 반도체 소자의 형성 방법 | |
KR100832017B1 (ko) | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 | |
TW201117305A (en) | Semiconductor device and method for manufacturing the same | |
US20080224208A1 (en) | Semiconductor device and method for fabricating the same | |
TW538500B (en) | Method of manufacturing gate of field effect transistor | |
KR101098590B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
US7629254B2 (en) | Semiconductor device | |
KR101061174B1 (ko) | 수직형 트랜지스터를 구비한 반도체 소자의 제조방법 | |
KR100732269B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
TWI334200B (en) | Memory device and fabrication method thereof | |
TW200845392A (en) | Transistors having gate pattern for self-alignment with channel impurity diffusion region in active region and methods of forming the same | |
JP2009212364A (ja) | 半導体装置およびその製造方法 | |
TWI425521B (zh) | 位元線的製造方法 | |
TW200402830A (en) | Low cost method of providing a semiconductor device having a high channel density |