TW495906B - Single sided buried strap - Google Patents

Single sided buried strap Download PDF

Info

Publication number
TW495906B
TW495906B TW090111614A TW90111614A TW495906B TW 495906 B TW495906 B TW 495906B TW 090111614 A TW090111614 A TW 090111614A TW 90111614 A TW90111614 A TW 90111614A TW 495906 B TW495906 B TW 495906B
Authority
TW
Taiwan
Prior art keywords
deep trench
trench
silicon
layer
patent application
Prior art date
Application number
TW090111614A
Other languages
English (en)
Inventor
Ramachandra Divakaruni
Jack A Mandelman
Wolfgang Bergner
Gary B Bronner
Ulrike Gruening
Original Assignee
Infineon Technologies Corp
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Corp, Ibm filed Critical Infineon Technologies Corp
Application granted granted Critical
Publication of TW495906B publication Critical patent/TW495906B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/038Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass

Description

495906 五、發明說明(1) 本發明係關於某發明範疇 是’本發明係關於—單:=f及其形成製程方面。特別 方法。 入甲,及形成一單側埋入帶之 本發明提供-種由位:月:, 渠的一第—Μ則表 =一3電*之上的位置處之深溝 環在該深溝渠的其一隔離環之方法,而留下該隔 的一節點導體上。—:。—阻障材料沉積在該儲存電六 離子係以一角度植入在該阻障材料上。摻雜: 著該深溝渠的〜側留朱内的矽沉積層中,藉此沿 蝕刻。該隔離環則由二 入的沉積矽。該未植入矽被 除,而留下該隔離環該未植入矽覆蓋的位置中移 本發明也包含—錄入秒所覆蓋的位置中。 溝渠的-第-内側表面:^::::容之上的位置處之深 離環在該深溝渠的其它表面。一深、❿留下該隔 Γ底部之高度。-光阻遮罩係沉積陷入-帶 部份之上。書亥光阻遮罩係用來向下中—襯墊的 份到複晶矽填充該深溝準的上 1 -襯墊的未遮罩部 隔離環則被蝕刻,而留下該 工罩被移除。該 中。 在°亥襯墊所覆蓋的位置 本發明的其它目的及好處對於本技藝 以下的詳細說明來更加瞭解,其中所專f人士可藉由 發明的較佳具體實施例,其僅視為考所5兄明的僅為本 %、只%本發明的最佳 495906 五、發明說明(2) 模式之說明。其可瞭解到,本發明可 實施例,且其數個細節能夠在不同的顯二:::具體 並不偏離本發明。因此,該圖形及說明員:口:”:而 明,而非限制。 本貝上疋用來說 … 圖式之簡單說明 上述本發明的目的及好處在泉配人 瞭解,其中: 〆 σ斤附圖面時可更為 =代7ί:ΐ錯點_記憶體陣列的上視圖. 圖7代表在根據本發明製程的一且體每, 段=根=發明的一結構具體實施例的=例的不同階 圖8—13代表在根據本發明製程的苴它且, 階本發明的一結構具體實施例的戴Γ:例的不同 圖25代表在根據本發明製程的另_面圖; 同階段之根據本發明的一例、體實施例 ⑽示為上述的深溝渠,所V為體二T戴面圖;圖不 深溝渠,說明沉J氮;:i:=:示為來自::: 深溝渠,說明該沉積的複a;。圖=示為來自4的 所形成的深溝渠;圖22 g ,圖A所示為目的 結構之-部份;及 所不為圖22中所示來自二:製程 圖26~28代表在根據本發 ^ 不 同階段之根據本發明的 二的/具體實施 28a所示為上述圖28的結構。、體““列的戴面圖及的圖 .發明之詳細說明
$ 8頁 495906 五、發明說明(3) 在二父錯點DRAM記憶體陣列中,位元線及字元線十字交 ,該,列,而一儲存電容器可在一位元線跨過一字元線的 來接取。/則中,其所示為這種陣列的範例, 二—二子7^線沿著一軸來跨過該半導體表面,該位元線則 i ΐ厂垂直軸來跨過該表面,一儲存電容則形成在每個深 雕木D Τ)的底部’其所示為圖1的深色區域。該近接電晶 =係&著该儲存電容器上該深溝渠的一側壁而垂直地形 ' 所以該閘導體可位在沿著該側壁。該垂直M0SFET電晶 ,,元件包含一汲極區域,其位在該溝渠的邊緣處的單一 =矽=内,此與該"埋入帶外擴散”相重合,一閘導體沿著 ^屢渠的一側壁,及在該接點之下的表面中該電晶體的源 極到位元線(CB)區域。 兮Ϊ這種交錯點設計中,每個儲存電容基本上必須僅能由 =味溝渠的一側來接取,否則將會違反一字元線,一位元 —記憶體位元的規則。因此,一内連線將僅沿著該深 4渠的一側壁而形成在該儲存電容與該垂直側壁之間,而 。亥深溝渠沿著所有其它側壁皆為隔離。在圖1所示的結構 中’兩個該深溝渠係由淺溝渠隔離(ST I)區域所隔離。在 重合於該主動區域的兩個深溝渠側壁中,一埋入帶沿著其 中—個形成,其它的側壁則被隔離。 因為該記憶體的主動區域係由沿者该半導體表面的帶所 定義,(在圖1中,該帶係與該位元線(BL)圖案重合),其 而要方法來形成該埋入帶内連接,及沿著該深溝渠側壁的 垂直電晶體,而隔離了與該主動區域圖案重合的其它側
第9頁 495906
壁 ο 本t月提* &方案來在一垂直溝 對準單側埋入帶。 Am T Try取曰我
I *2F ::放區域中的具有長方形佈局的6F2VTC 、 日體基本上係形成在該溝渠的一側。一 :::MINJ ::佈局並不適用,因為埋入帶比例限制及黃 二 並,被在如瞻佈局中的6F2處的
Iy “ ^ ^。為了重疊的理由,其报難應用一額外的遮 ΉΓ::佳地是在一自我對準方式中形成該埋入帶。 8F :康t 的方法,其可消除寄生帶形成,而可驅動次 =:兀的沬戈溝渠隔離。同時,根據本發明的結構可在 有方向中消除-深淺溝渠隔離(STI)的需要。根據本發 之方法及結構也提供"友善黃光"單元。沿著這些線,本 =明提供了溝渠單元的"友善黃光微影"主動區域定義。本 2 =也允許埋入位元線堆疊的垂直⑽賴單元來具有淺溝渠 隔離。 盆二些次8F DRAM單元包含溝渠或埋入位元線堆疊DRAM, =兩要使用一垂直轉換裝置的單側接面。本發明提供在一 赤,溝渠製程中,在夾持該垂直轉換裝置的該溝渠之一側 3夕側上,於適當的地方留下環之方法。 ^本發明的好處中,提供形成一單側埋入帶的製程流之 册法’而不須使用一遮罩,且在蝕刻該環之前形成一單侧 :再者,本發明可使用有角度的植入來選擇性地移除一 一勺側,而構成咼密度dram的自我製造。本發明可包含
第10頁 495906 五、發明說明(5) N,0及Ar,如果需要的話, 並 利用植入種類包含p,As, 使用氧化來加強選擇性。 圖2 - 7所示為根據本菸 段之本發明結構來形上月的我-製程具體實施例 標準垂直電晶體準單側埋入帶,其使\一 為-角度植入製程而打破Λ角礎声。广结構中的對,因 门$ Κ δ亥角度化植入不需要高寬局 同因為該結構係由非等向性餘刻所轉換。 段康本發明的該製程具體實施例的-啟始階 ί準二本Ϊ明的結一構,其中本發明的製程將開始不同於 ^ φ衣=σ 、圖2所不的結構中,一深溝渠已形成在一基 2之中°。\區化域成在形成在該半導體基板1中的深溝渠 塞 氮矽區域6已形成在該基板1的上茅而μ 士 溝渠複晶石夕3的深凹陷之後,氧化區域”表面上。在該 上部份中該環區域5之間的空間中。該’儿積在該溝 已經凹陷。 l化區域7的來的 複晶矽已沉積在該環與氧化區域上的誃所、、上表免 該複晶矽可視需要被蝕刻來形成間隔壁^ =溝渠的 植入即可以一角度來進行,如箭頭i i所。此時^部。 在進行該有角度的植入之後,一濕蝕刻 〜 來移除該未植入的複晶矽。然後該氧化區二選择挺 離子蝕刻(RIE)所蝕刻。該氧化物的反應3即由、迤行 到該氮化物6及該複晶矽9。此RIE步驟的子麵刻可應 側壁上形成一小的裂縫或"草皮”。所刻在^择 示。 的結矯〜冓Μ 495906 ~ _ 五、發明說明(6) 在此階段,可執行一氮化處理來 8。埋入帶複曰曰曰石夕10即可沉積在凹陷7中成埋入f(BS)氮化層 即可沉積在凹陷+。該複晶矽間隔壁可;士部氧化層 然後可產生-犧牲氧化區域,及二=二刻。 晶矽14即可沉積在該溝渠中。圖 γ氧化層】2。閘複 結構。 7不為此製程中此時的 、圖5 7所不為圖2 -4所示的該製程的一織 為結構中已形成深溝渠在一半導體二文▲。圖5所示 係在該溝渠上氧化層之後來沉積。i化声區Ϊ帶複晶矽22 摻雜或未推雜玻璃冓㈡成在該深溝渠中。 ::;ΐ. :25γ 7 ^ - - - - - ^ V; 二=。域26’溝渠上氧化層19,氮化層概塾2〇及複晶 此時,可進行一濕蝕刻來選擇性地移除該未植入葙B # 被:擇;=;: 筒 :、有反應離子蝕刻。該RI Ε停止在該 二仆!襯2 0。該襯墊可再次以一氮化層R1Ε蝕刻選擇到 =層及複晶石夕。該RIE可再次地繼續來餘刻氧化層選擇 ^層及複晶矽。此蝕刻通過該溝渠上氧化層1 9。 j ^下來,5亥複晶矽可被蝕刻,其基本上也利用該反應離 ^刻。此#刻該間隔壁9及該帶複晶石夕。氧化層3〇可用 |填充該m該氧化層填充接著可回钱刻到圖6所示的
III 第12頁 495906
鬲度。 然後 襯墊2 0 2 6即成 積。該 圖8 -階段之 沿著 結構。 深溝渠 氮化層 上表面 另一次濕蝕刻可進行在該摻雜 可被移除。接下來,一犧锉气 下勺氮化層 导在該纟士播 、少工 虱化區域,閘氧化區域 二曰^ ^ 。然後該閘結構的複晶矽2 8即被沉 稷曰曰矽即被蝕刻來造成圖7所示的結構。 1 1所示為根據本發明另一且俨每'σ 結構橫截面圖。』…1之製程的不同 這,線..,圖8所示為在一標準蝕刻形成製程之後的 一冰溝渠已形成在基板中。環區域丨〇 〇已形成在該 的表面上 4溝渠已利用複晶石夕1 〇 2填充所填滿。 區域1 04已形成在相鄰於該深溝渠開口的基板“之 上0 *該溝渠複晶矽1 〇 2可凹陷到所需要的深度來形成一埋入 帶。一介電襯墊106可形成在該深溝渠/環的表面上。該介 電概墊了用任何適當的材料製成。舉例而言,這種材料為 氮化石夕(SiN)或由一四乙氧基矽烷(TE〇s)前驅物沉積的氧 化層。如果該襯墊包含TE〇s,其需要被壓縮,如果後續沉 積在該溝渠中的該材料包含摻雜玻璃。但是,該襯墊的沉 積係選擇性的。此可見於圖8,TEOS /摻雜玻璃區域1 08可 沉積在該襯墊1 〇 6上的深溝渠中。 如果該襯墊並未沉積,TEOS可被沉積,而該結構的上表 面可向下研磨到墊氮化區域104的疊層。可用於該襯墊中 的另一個材料範例為氮化矽。填充該溝渠的材料,不論是 否使用襯墊,其可為氧化層。該氧化層可為沉積玻璃。
第13頁 495906 五、發明說明(8) 該製程的此具體實施例中的下一, 面上一阻抗遮罩110。該阻抗遮罩可用來Ί疋義該結構表 側上的氧化層,而造成圖9中的結構用在該溝渠-結構’該蝕刻係選擇到氮化矽 為成圖9所示的 石夕’該襯塾也可在此步驟中以;籌包含-氮化 電襯塾,存在於該環的内側點二化層或介 移除,該曝露的環也可在此步驟:::,之丽而 罩可被移除。圖9所示為所得到的結構_然後该阻抗遮 刻現其可使用任何適當的- 向電_。如= 璃:充 ==,該濕㈣也可移除該二 斤的、,,口構。否則,該結構即如圖1 〇所示。 現在該埋入帶即可ώ _ 即沉庐緯湛泪L入由埋入禝回蝕刻製程來形成,然後 裝置用二/電層。該標準製程即可用來形成該垂直 著,H同後钱刻處理。其所得到的結果示於圖1 2。沿 區ΪΓ〇6及塾回複2晶所石;^塾G區域104,環㈣^ ^入,成在移除了該環之該深溝渠的壁面上。溝 複晶矽ιΐ8。 述地况積在該埋入帶中,也沉積該 移ί Ξ ί垂直電晶體可形成在該深溝渠的側面上,其中已 在圖8_12中所示的該製程的另-具體實施例中,該基板 第14頁 495906 五、發明說明(9) 可處理來造成圖1 0或1 1所示的結構。然後,除了形成一埋 入帶,即在沉積複晶矽之後沉積一薄介電層,而造成圖1 3 所示的結構。進一步製程之執行包含形成隔離溝渠,一複 晶石夕心軸可由溝渠上介電層及形成該垂直裝置之後形成的 埋入帶中移除。 根據本發明之一製程的此特殊具體實施例的第二變化之 好處包含降低該埋入帶外擴散。同時,此第二具體實施例 具有能力來結合垂直與平面氧化。再者,此具體實施例允 許一導線來接觸該溝渠,而不會有該溝渠閘複晶矽與該後 續閘導線複晶矽隔離的風險。 圖1 4 - 2 5所示為根據本發明的結構之其它具體實施例的 橫截面圖。如圖1 4所示,深溝渠已形成在一基板中。該溝 渠已用複晶矽來填充並凹陷。 在形成此凹陷之後,一薄阻隔層3 2可形成。在該阻隔層 中可利用任何適當的材料。一阻隔層的範例為一氮化層。 舉例而言,氮化矽(S i N)可被使用。該阻隔層基本上的厚 度約為5 0 A。 在沉積一阻隔層之後,在整個結構上可沉積一層非晶形 矽。該非晶形矽層可形成為任何厚度。根據一範例,該非 晶形矽層的厚度約為1 0 0 A。 在沉積該非晶形矽層之後,其可進行一角度化的植入, 如圖1 5中所示。該植入的種類可為硼。該植入的角度可由 約7度到約1 5度,其係對於垂直於該基板的平面之線。 在進行完角度化植入之後,未摻雜非晶形矽可被蝕刻選
第15頁
495906 五、發明說明(11) 然後一犧牲氧化層可提供在該深溝渠壁面上。該犧牲 化層可,在,壁上氧化該材料來產生。另外,可沉積該 化層。:,墊氮化區域接著可被剝除,而陣列植入(n + )即如 圖20之箭頭所示般進行。圖2〇所示為所得到的結果。 然後溝‘渠上氧化層可沉積在整個結構上。該溝渠上氧化 f可由該深溝渠的-側壁開始蝕刻'然後閘氧化可被執行 來造成圖2 1所示的結構。 、在該製程的此時,閘複晶石夕126可沉積。該問複晶石夕可 二平坦么到°亥溝渠上氧化層的高度。然後即沉積該氮化矽 1 2^。;、、、、後,可進行黃光,蝕刻,填充及平坦化步驟來定 義該主動區域。圖22所示為其得到的結構。圖22a顯示在 上述圖2 2中的一部份結構。 化層被剝…非關鍵遮罩可被定義 構中飯刻一溝渠上氧化層。—支樓結構犧牲氧化 層即產生’亚進行植人。該支撐閘氧化層及複⑭即可沉 積。圖2 3所不為該陣列中所得到的結構。 一非關鍵遮罩可被產生來做為陣^中複晶矽蝕刻 出)。在该陣列中的支撐閘氧化層蝕刻可進行(未 一鎢或鎢矽化層(WSix)堆疊130可沉積。然後沉積該墓 體(GC)墊氮化層132 〇圖24所示為得到的結構。、/甲 最後,即進行GC堆疊蝕刻。然後該結構可根 來處理。其結果示於圖2 5。 康^準衣程 高寬高比的深溝渠可使其很難來執行上述的 入。根據本發明的另一具體實施例,㉟深溝渠的;高:可
^ 17頁 五、發明說明(12) 示:C :: f TE〇S到該深溝渠來降低。在’-28中所 〜衣%步驟即可進行。 的所示為根據本發明的製程之另一個具體實施例 的結構具體實施例的橫截面圖。在圖26中所示 容溝:的:曰又’已形成進一步的深凹自,其會凹陷在該電 冓木的禝日日矽到一最終的高度。 但‘,::3在如上述般沉積的氮化層的薄阻隔層上。 ;ί在:ϊΐ;14所示的製程步驟’該非晶形石夕的薄層係 的之:此::是沉積在該_所沉積 曰心工 圖Z 6所不為此時的結構。 子所示’該角度化植入可進行來僅植入離 種類。、ίi。其可依需要來使用任何的離子 的範例為删離,角ΐ = : 4的:子。-p+形式離子 說明。 °亥角度化植入可芩考圖14-25的更詳細 ^執行該角度化植入之後,由該角度化植 可:二 =該推雜…將僅沿著該溝=側 後該二 具進在進行該角度化植人之 ; = 高度。,所示為此時的結構二 干說明已說明及描述了本發明”匕外,所揭 :ί!描述本發明的較佳具體實施例,⑯如前述, ” °瞭解到本發明能夠用於許多其它的組合,修正及環
第18頁 495906 五、發明說明(13) 境,其可在所述的本發明觀念的範圍内進行改變或修正, 以及藉由上述的原理,及/或相關技藝的技術或知識。上 述的具體實施例進一步是要解釋本發明實施的已知最佳模 式,並使得本技藝中的其它專業人士可利用本發明在這種 或其它具體實施斜中,其是由特殊應用或使用本發明所需 要的不同修正。因此,此處的說明並不是要限制本發明在 此處所揭示的描述。同時,其所附申請專利範圍係用來包 含另外的具體實施例。
第19頁 495906 圖式簡單說明 第20頁

Claims (1)

  1. 、申請專利範圍 1. 一種由位在一儲存 一内側表面清除一电各之上的位置處之深溝渠的一第 溝渠的其它表面,# 士衣之方法,而留下該隔離環在該深 在該儲存電容5器包含: 沉積一層矽太 即點導體之上沉積一阻障材料; 甘该p且隆从 以一個角声枯 材料之上; — &植入彳參雜私t 猎此沿著該深溝泪 ’物離子到該深溝渠内的沉積石夕, 吁木的一* >fi,j 、 蝕刻該未執人从& ^下該未植入的沉積矽; %八的石夕;另 移除在先前由該未植 而留下該隔離環在該植入石所覆蓋之位置中的隔離環, 2·如申請專利範^第丨^石夕所覆蓋的位置中。 雜。 員之方法,其中該沉積矽未摻 3·如申請專利範圍第 未摻雜。 、乃法,其中該沉積矽大致上 4·如申請專利範圍第1項之 /氮化層。 、万法,其中該阻障材料包含 5.如申請專利範圍第1項 晶形矽。 之方法,其中 該沉積矽包含非 6 ·如申請專利範圍第1項之方 含JE充電的離子。 、 决’其中該摻雜物離子包 7·如申請專利範圍第6項之方法 含硼離子。 一中忒摻雜物離子包 8·如:請專利範圍第i項之方法, 預先以一氧化層填充在該 材、進/包含: 丨手材枓之上的該深溝渠; 495906
    在沉積該層矽之前凹陷該深溝洛 低該深溝渠的一寬高比。 木τ的氧化層,藉此降 9 ·如申請專利範圍第8項之方法,复 四乙氧基矽烷前驅物所沉積。 ,、中該氧化層係由一 ’進一步包含: 氧化循環,藉以選擇 _離子己經植入的部 1 0 ·如申请專利範圍第1項之方法 在植入該摻雜物離子之後執行 性地氧化部份的矽層,其中為該摻 份;及 11 含: 上; 12 第一 深溝 充該 蝕刻該矽層的較低氧化的部份。 •如申請專利範圍第1項之方法, 其中移除該隔離環包 沉積一第二阻障層在該深溝渠的壁面上的植… ==石夕中不具有阻障層的部 姓刻纟亥壞的一上部。 叹 •一種由位在一儲存雷 内側表面清除一隔離俨、立置處之深溝渠的一 渠的其它表面,該方=包含,··,而留下該隔離環在該 ί渠填充到-帶。部高度; 在該深溝渠中一 % a 、 利用該光阻遮罩i上f積一光阻遮罩; 深溝渠的複晶矽之丄部刻5亥襯墊的未遮罩部份到填 剝除該光阻遮罩;& 钱刻該隔離環,而c 、 召下在由該襯墊所覆蓋位置上的隔
    第22頁 495906 六、申請專利範圍 離環。 1 3 ·如申請專利範圍第1 2項之方法,進一步包含: 形成一埋入帶; 沉積一溝渠上介電層在該深溝渠中的表面上; 移除在該深溝·渠的側壁上及相鄰深溝渠之間的區域之 上的該溝渠上介電層的部份; 在該深溝渠的側壁上成長閘氧化層,其中該隔離環被 Ί虫刻;及 在該深溝渠的上方沉積閘導體複晶矽。
    第23頁
TW090111614A 2000-06-23 2001-05-15 Single sided buried strap TW495906B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/603,442 US6573137B1 (en) 2000-06-23 2000-06-23 Single sided buried strap

Publications (1)

Publication Number Publication Date
TW495906B true TW495906B (en) 2002-07-21

Family

ID=24415457

Family Applications (2)

Application Number Title Priority Date Filing Date
TW090111614A TW495906B (en) 2000-06-23 2001-05-15 Single sided buried strap
TW090115308A TW548801B (en) 2000-06-23 2001-06-22 Single sided buried strap

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW090115308A TW548801B (en) 2000-06-23 2001-06-22 Single sided buried strap

Country Status (5)

Country Link
US (2) US6573137B1 (zh)
EP (1) EP1292983B1 (zh)
KR (1) KR100822079B1 (zh)
TW (2) TW495906B (zh)
WO (1) WO2002001607A2 (zh)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426253B1 (en) * 2000-05-23 2002-07-30 Infineon Technologies A G Method of forming a vertically oriented device in an integrated circuit
US6794242B1 (en) * 2000-09-29 2004-09-21 Infineon Technologies Ag Extendible process for improved top oxide layer for DRAM array and the gate interconnects while providing self-aligned gate contacts
DE10131709B4 (de) * 2001-06-29 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung einseitiger Buried-Straps
US6566706B1 (en) * 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
US6586300B1 (en) * 2002-04-18 2003-07-01 Infineon Technologies Ag Spacer assisted trench top isolation for vertical DRAM's
US20040110429A1 (en) * 2002-07-26 2004-06-10 Eberhard Wizgall Integrated intake manifold and heat exchanger
DE10242054B3 (de) * 2002-09-11 2004-04-15 Infineon Technologies Ag Teststruktur
US6759702B2 (en) 2002-09-30 2004-07-06 International Business Machines Corporation Memory cell with vertical transistor and trench capacitor with reduced burried strap
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
US6734482B1 (en) 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
TWI223408B (en) * 2003-05-09 2004-11-01 Nanya Technology Corp Trench type capacitor formation method
US6750116B1 (en) * 2003-07-14 2004-06-15 Nanya Technology Corp. Method for fabricating asymmetric inner structure in contacts or trenches
DE10333777B4 (de) * 2003-07-24 2007-01-25 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
US20050088895A1 (en) * 2003-07-25 2005-04-28 Infineon Technologies Ag DRAM cell array having vertical memory cells and methods for fabricating a DRAM cell array and a DRAM
DE102004026000A1 (de) * 2003-07-25 2005-02-24 Infineon Technologies Ag DRAM-Zellenfeld und Halbleiterspeichereinrichtung mit vertikalen Speicherzellen und Verfahren zur Herstellung eines DRAM-Zellenfeldes und eines DRAMs
TWI225689B (en) * 2003-12-05 2004-12-21 Nanya Technology Corp Method for forming a self-aligned buried strap in a vertical memory cell
TWI227933B (en) * 2003-12-05 2005-02-11 Nanya Technology Corp Method for forming a self-aligned buried strap of a vertical memory cell
TWI235426B (en) * 2004-01-28 2005-07-01 Nanya Technology Corp Method for manufacturing single-sided buried strap
US7034352B2 (en) * 2004-02-11 2006-04-25 Infineon Technologies Ag DRAM with very shallow trench isolation
US6998677B1 (en) 2004-03-08 2006-02-14 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
DE102004031694A1 (de) * 2004-06-30 2006-01-19 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
JP2007134470A (ja) * 2005-11-10 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
US20070284612A1 (en) * 2006-06-09 2007-12-13 International Business Machines Corporation Semiconductor devices with one-sided buried straps
US7618867B2 (en) * 2006-07-26 2009-11-17 Infineon Technologies Ag Method of forming a doped portion of a semiconductor and method of forming a transistor
TW200816388A (en) * 2006-09-20 2008-04-01 Nanya Technology Corp A manufacturing method of a memory device
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
US7439149B1 (en) * 2007-09-26 2008-10-21 International Business Machines Corporation Structure and method for forming SOI trench memory with single-sided strap
CN101409210B (zh) * 2007-10-09 2010-06-02 南亚科技股份有限公司 半导体元件及其制作方法
US8008160B2 (en) 2008-01-21 2011-08-30 International Business Machines Corporation Method and structure for forming trench DRAM with asymmetric strap
US7838928B2 (en) * 2008-06-06 2010-11-23 Qimonda Ag Word line to bit line spacing method and apparatus
US9016236B2 (en) * 2008-08-04 2015-04-28 International Business Machines Corporation Method and apparatus for angular high density plasma chemical vapor deposition
US8227310B2 (en) 2008-08-06 2012-07-24 International Business Machines Corporation Integrated circuits comprising an active transistor electrically connected to a trench capacitor by an overlying contact and methods of making
US20100090348A1 (en) * 2008-10-10 2010-04-15 Inho Park Single-Sided Trench Contact Window
KR101096184B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법
JP2011205030A (ja) * 2010-03-26 2011-10-13 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR101133692B1 (ko) * 2010-07-07 2012-04-19 에스케이하이닉스 주식회사 이온주입을 이용한 마스킹막 형성 방법 및 그를 이용한 반도체장치 제조 방법
KR101202690B1 (ko) * 2010-12-09 2012-11-19 에스케이하이닉스 주식회사 반도체장치의 측벽콘택 형성 방법
KR101213931B1 (ko) * 2010-12-14 2012-12-18 에스케이하이닉스 주식회사 수직형 반도체 소자 및 그 제조 방법
US8786014B2 (en) 2011-01-18 2014-07-22 Powerchip Technology Corporation Vertical channel transistor array and manufacturing method thereof
KR20120097663A (ko) * 2011-02-25 2012-09-05 에스케이하이닉스 주식회사 반도체 장치의 매립 비트라인 제조 방법
JP2012248665A (ja) * 2011-05-27 2012-12-13 Elpida Memory Inc 半導体デバイスの製造方法
US10043810B1 (en) 2017-08-18 2018-08-07 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
KR20200143109A (ko) 2019-06-14 2020-12-23 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US20210384197A1 (en) * 2019-06-14 2021-12-09 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
KR20210007737A (ko) * 2019-07-12 2021-01-20 에스케이하이닉스 주식회사 수직형 메모리 장치
CN111403393B (zh) * 2020-03-24 2023-09-19 上海华力集成电路制造有限公司 一种提高体约束鳍型结构闪存单元耦合率的器件结构

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824166B2 (ja) * 1986-11-26 1996-03-06 松下電子工業株式会社 半導体装置の製造方法
US4830978A (en) 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
US4945069A (en) * 1988-12-16 1990-07-31 Texas Instruments, Incorporated Organic space holder for trench processing
JPH0384924A (ja) * 1989-08-29 1991-04-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH07130871A (ja) 1993-06-28 1995-05-19 Toshiba Corp 半導体記憶装置
US5389559A (en) * 1993-12-02 1995-02-14 International Business Machines Corporation Method of forming integrated interconnect for very high density DRAMs
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US5610441A (en) * 1995-05-19 1997-03-11 International Business Machines Corporation Angle defined trench conductor for a semiconductor device
DE19527023C1 (de) 1995-07-24 1997-02-27 Siemens Ag Verfahren zur Herstellung eines Kondensators in einer Halbleiteranordnung
US5656535A (en) * 1996-03-04 1997-08-12 Siemens Aktiengesellschaft Storage node process for deep trench-based DRAM
US5717628A (en) * 1996-03-04 1998-02-10 Siemens Aktiengesellschaft Nitride cap formation in a DRAM trench capacitor
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
US5909310A (en) * 1997-12-08 1999-06-01 U.S.A Kaifa Technology, Inc. Optical circulator
US6699794B1 (en) * 1998-03-09 2004-03-02 Siemens Aktiengesellschaft Self aligned buried plate
US6080618A (en) * 1998-03-31 2000-06-27 Siemens Aktiengesellschaft Controllability of a buried device layer
US6110792A (en) * 1998-08-19 2000-08-29 International Business Machines Corporation Method for making DRAM capacitor strap
US6242310B1 (en) * 1999-02-22 2001-06-05 International Business Machines Corporation Method of forming buried-strap with reduced outdiffusion including removing a sacrificial insulator leaving a gap and supporting spacer
US6184107B1 (en) * 1999-03-17 2001-02-06 International Business Machines Corp. Capacitor trench-top dielectric for self-aligned device isolation
DE19923262C1 (de) 1999-05-20 2000-06-21 Siemens Ag Verfahren zur Erzeugung einer Speicherzellenanordnung
US6066527A (en) * 1999-07-26 2000-05-23 Infineon Technologies North America Corp. Buried strap poly etch back (BSPE) process
DE19941401C1 (de) * 1999-08-31 2001-03-08 Infineon Technologies Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung
US6309924B1 (en) * 2000-06-02 2001-10-30 International Business Machines Corporation Method of forming self-limiting polysilicon LOCOS for DRAM cell
US6335247B1 (en) * 2000-06-19 2002-01-01 Infineon Technologies Ag Integrated circuit vertical trench device and method of forming thereof
US6376324B1 (en) * 2000-06-23 2002-04-23 International Business Machines Corporation Collar process for reduced deep trench edge bias

Also Published As

Publication number Publication date
EP1292983B1 (en) 2012-10-24
WO2002001607A2 (en) 2002-01-03
US6573137B1 (en) 2003-06-03
EP1292983A2 (en) 2003-03-19
KR100822079B1 (ko) 2008-04-15
WO2002001607A3 (en) 2002-05-23
US6426526B1 (en) 2002-07-30
TW548801B (en) 2003-08-21
KR20030069800A (ko) 2003-08-27

Similar Documents

Publication Publication Date Title
TW495906B (en) Single sided buried strap
US9576975B2 (en) Monolithic three-dimensional NAND strings and methods of fabrication thereof
US6897107B2 (en) Method for forming TTO nitride liner for improved collar protection and TTO reliability
TW425654B (en) Apparatus and method for forming controlled deep trench top isolation layers
TW405262B (en) A process for forming a high density semiconductor device
US6703273B2 (en) Aggressive capacitor array cell layout for narrow diameter DRAM trench capacitor structures via SOI technology
US10957647B2 (en) Integrated circuit devices including a boron-containing insulating pattern
TWI267923B (en) Method for making semiconductor device
EP3375016A1 (en) Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
JPH11145275A (ja) シャロートレンチ分離構造及びその形成方法
JPH10178162A (ja) Soi埋込プレート・トレンチ・キャパシタ
TW200406040A (en) Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component
TWI294667B (en) Method for forming buried plate of trench capacitor
US8198674B2 (en) Semiconductor device and manufacturing method thereof
TW200406044A (en) Floating gate memory structures and fabrication methods
US7943474B2 (en) EDRAM including metal plates
US6551875B2 (en) Method of forming a uniform collar oxide layer over an upper portion of a sidewall of a trench extending into a semiconductor substrate
TWI320215B (en) Method of forming shallow trench isolation(sti) with chamfered corner
US5721152A (en) Method of fabricating a stacked capacitor for a DRAM cell by plasma etching
JP3110013B2 (ja) 半導体基板に埋蔵した水平型トレンチコンデンサの製造方法
TW490801B (en) Method for forming isolation gap between bit line and capacitor
TWI223336B (en) Damascene gate process
JP2921564B2 (ja) 単側に皺を有するケース型コンデンサの製造方法
TW552681B (en) Phase change memory and manufacturing method thereof
TW527721B (en) Method of fabricating a stringerless flash memory

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees