CN210778605U - 存储器 - Google Patents

Abstract

本实用新型提供了一种存储器。利用位线和绝缘线界定出第一分格阵列，并在形成位线和绝缘线之后，利用隔离层进一步界定出与第一分格阵列对应的第二分格阵列，从而可以结合第一分格阵列和第二分格阵列界定出节点接触窗，进而可以自对准的填充节点接触结构在节点接触窗中。因此，本实用新型提供的存储器，在制备节点接触结构时，而并不需要对用于构成节点接触结构的导电材料执行图形化工艺，如此，即可以省略对硬度较大的导电材料执行图形化过程中的刻蚀工艺，有利于提高所形成的节点接触结构的图形精度，并且还可以避免产生聚合物，防止节点接触结构上附着有聚合物。

Description

存储器

技术领域

本实用新型涉及半导体技术领域，特别涉及一种存储器。

背景技术

存储器，例如动态随机存储器(Dynamic Random Access Memory，DRAM)，其通常包括存储电容器以及电性连接所述存储电容器的存储晶体管，所述存储电容器用于存储代表存储信息的电荷，以及所述存储晶体管可通过一节点接触结构电性连接所述存储电容器。

其中，所述节点接触结构的制备方法通常包括：

首先，沉积导电材料层在衬底上，并形成掩膜层在所述导电材料层上，以利用所述掩膜层定义出节点接触结构的图形；

接着，以所述掩膜层为掩膜刻蚀所述导电材料层，以将所述掩膜层中的图形复制至所述导电材料层中，进而形成所述节点接触结构；

最后，去除所述掩膜层，并在相邻的节点接触结构之间还填充隔离部，以使相邻的节点接触结构相互隔离。

然而需要说明的是，在如上所述的制备方法中，一方面，用于形成节点接触结构的导电材料其硬度通常较大，从而在执行刻蚀的过程中对导电材料层的刻蚀速率较低，并且还会产生较大的横向钻蚀现象，进而会对所形成的节点接触结构的形貌造成影响；另一方面，在以掩膜层为掩膜刻蚀导电材料层时，常常还会产生聚合物等副产物，该副产物容易附着于所述节点接触结构的表面上，如此将会导致所形成的节点接触结构与后续形成的存储电容器之间的接触电阻增大。

实用新型内容

本实用新型的目的在于提供一种存储器，以改善存储器中的节点接触结构的形貌。

为解决上述技术问题，本实用新型提供一种存储器，包括：

衬底，所述衬底中形成有至少一有源区；

多条位线和多条绝缘线，形成在所述衬底上，并且所述位线和所述绝缘线相交以界定出第一分格阵列；

隔离层，形成在所述位线和所述绝缘线上，所述隔离层具有第二分格阵列图形，所述隔离层的所述第二分格阵列的图形与所述第一分格阵列的图形位置对应，并且所述第二分格阵列中的各个第二分格与所述第一分格阵列中的各个第一分格上下连通，以构成节点接触窗；以及，

节点接触结构，填充在所述节点接触窗中，并且所述节点接触结构的顶表面高于所述位线和所述绝缘线的顶表面。

可选的，所述位线和所述绝缘线的顶表面齐平。

可选的，所述隔离层包括：形成在所述位线的顶表面上的第一隔离部，以及形成在所述绝缘线的顶表面上的第二隔离部；其中，所述第一隔离部在垂直于位线的延伸方向上的宽度尺寸小于所述位线的宽度尺寸，以及所述第二隔离部在垂直于绝缘线的延伸方向上的宽度尺寸小于所述绝缘线的宽度尺寸。

可选的，所述节点接触结构包括第一接触部和第二接触部，所述第一接触部填充在所述第一分格的底部，所述第二接触部形成在所述第一接触部的上方，并由所述第一分格向上填充至所述第二分格。

可选的，所述节点接触结构还包括中间导电层，所述中间导电层覆盖所述第一接触部的顶表面，并且还覆盖所述第一分格高于所述第一接触部的侧壁和所述第二分格的侧壁；以及，所述第二接触部填充在由所述中间导电层围绕出的空间中，以使所述中间导电层包覆所述第二接触部的底部和侧壁。

可选的，所述存储器具有器件区和周边区，以及所述至少一有源区形成在所述器件区中，所述周边区形成在所述器件区的外侧；以及，在所述周边区中形成有晶体管器件、层间介质层和导电插塞，所述层间介质层覆盖所述晶体管器件的栅极结构的侧壁和顶表面，所述导电插塞贯穿所述层间介质层，以和所述晶体管器件电性连接。

可选的，所述层间介质层包括第一层间介质层和第二层间介质层，所述第一层间介质层包覆所述栅极结构的侧壁，并且所述第一层间介质层顶表面与所述位线的顶表面齐平，以及所述第二层间介质层覆盖所述第一层间介质层的顶表面和所述栅极结构的顶表面，并且所述第二层间介质层的顶表面与所述隔离层的顶表面齐平。

在本实用新型提供的存储器中，利用位线和绝缘线界定出第一分格阵列，以及利用隔离层界定出与第一分格阵列对应的第二分格阵列，从而可以结合第一分格阵列和第二分格阵列进一步界定出节点接触窗，基于此，即可以自对准的填充节点接触结构在所述节点接触窗中。

应当认识到，由于本实用新型提供的存储器，可以自对准的形成节点接触结构，而并不需要对用于构成节点接触结构的导电材料执行图形化工艺。如此，即可以省略对硬度较大的导电材料执行图形化过程中的刻蚀工艺，有利于提高所形成的节点接触结构的图形精度，并且由于不需要执行图形化工艺，从而可以避免产生聚合物，防止节点接触结构上附着有聚合物。

附图说明

图1a为本实用新型一实施例中的存储器其示意出节点接触窗的第一分格阵列的俯视图；

图1b为本实用新型一实施例中的存储器其示意出节点接触窗的第二分格阵列的俯视图；

图2为本实用新型一实施例中的存储器其示意出节点接触窗的剖面示意图；

图3为本实用新型一实施例中的存储器其示意出节点接触窗中填充有节点接触结构的剖面示意图；

图4为本实用新型一实施例中存储器其周边区的结构示意图；

图5为本实用新型一实施例中的存储器的形成方法的流程示意图；

图6a～图6e为本实用新型一实施例中的存储器的形成方法在其制备过程中的结构示意图。

其中，附图标记如下：

100-衬底；

101-第一源/漏区； 102-第二源/漏区；

200-位线；

210-位线导电部； 220-位线遮蔽层；

230-隔离侧墙；

300-绝缘线；

310-绝缘段

400-隔离层；

410-第一隔离部； 420-第二隔离部；

500-节点接触结构；

510-第一接触部； 520-第二接触部；

530-第一中间导电层； 540-第二中间导电层；

610-间隔绝缘层； 620-牺牲层；

700-栅极结构；

710-栅极导电部； 720-栅极遮蔽层；

800-层间介质层；

810-第一层间介质层； 820-第二层间介质层；

910-第一导电插塞； 920-第二导电插塞；

AA-有源区；

WL-字线；

G1-第一分格； G2-第二分格。

具体实施方式

以下结合附图和具体实施例对本实用新型提出的存储器作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

图1a为本实用新型一实施例中的存储器其示意出节点接触窗的第一分格阵列的俯视图，图1b为本实用新型一实施例中的存储器其示意出节点接触窗的第二分格阵列的俯视图，图2为本实用新型一实施例中的存储器其示意出节点接触窗的剖面示意图，图3为本实用新型一实施例中的存储器其示意出节点接触窗中填充有节点接触结构的剖面示意图。

结合图1a～图1b、图2和图3所示，所述存储器包括衬底100以及形成在所述衬底100上的位线200、绝缘线300、隔离层400和节点接触结构500。

具体的，所述衬底100中形成有多个有源区AA。多个有源区AA中例如形成有第一源/漏区101和第二源/漏区102，以用于构成存储晶体管。其中，相邻的有源区AA之间例如可利用沟槽隔离结构相互分隔。

进一步的，在所述衬底100中还形成有多条字线WL，所述字线WL沿着第一方向(X方向)延伸，并与相应的有源区AA相交，以及所述字线WL中与有源区AA相交的部分位于所述第一源/漏区101和第二源/漏区102之间，用于构成所述存储晶体管的栅极结构。

继续参考图1a和图1b～图3所示，所述存储器中的多条位线200形成在所述衬底100上。其中，所述位线200沿着第二方向(Y方向)延伸，并与相应的有源区AA空间相交，所述位线200中与所述有源区AA相交的部分例如构成位线接触部，所述位线接触部即与所述有源区AA电性连接。本实施例中，所述位线接触部与所述有源区AA的第二源/漏区102电性连接。

以及，所述位线200中与所述有源区AA相交的位线接触部，还进一步嵌入至所述衬底100中。即，位线接触部的底部低于衬底的顶表面。如此，即可使所述位线200的位线接触部能够与第二源/漏区102充分接触，减小位线200与第二源/漏区102之间的接触电阻。

重点参考图2所示，所述位线200包括位线导电部210、位线遮蔽层220和隔离侧墙230。其中，所述位线导电部210形成在所述衬底100上，并与相应的有源区AA电性连接；所述位线遮蔽层220覆盖所述位线导电部210的顶表面；以及，所述隔离侧墙230覆盖所述位线导电部210的侧壁。即，利用所述位线遮蔽层220和所述隔离侧墙230，实现对所述位线导电部210的电性隔离，进而可以构成绝缘的分隔线，以用于定出节点接触窗。

进一步的，所述位线200的所述位线导电部210可以具有多层依次堆叠设置的导电层。例如，本实施例中，所述位线导电部210包括由下至上依次堆叠设置的第一导电层、第二导电层和第三导电层，所述第一导电层的材质例如包括掺杂的多晶硅，所述第二导电层的材质例如包括氮化钛，所述第三导电层的材质例如包括钨。

继续参考图2所示，所述隔离侧墙230覆盖所述位线导电部210的侧壁，还覆盖所述位线遮蔽层220的侧壁。其中，所述隔离侧墙230可以包括多个叠层结构，所述多个叠层结构依次覆盖所述位线导电部210的侧壁。

继续结合图1a和图2所示，所述绝缘线300形成在所述衬底100的表面上，并且所述绝缘线300的延伸方向不同于所述位线200的延伸方向，以使所述绝缘线300和所述位线200能够在所述衬底100的顶表面上相交，以用于界定出节点接触窗。本实施例中，所述绝缘线300的延伸方向与所述字线WL的延伸方向相同，均为沿着第一方向(X方向)延伸，并且所述绝缘线300形成在所述字线WL的正上方。

具体的，所述绝缘线300与所述位线200相交，以界定出第一分格阵列，所述第一分格阵列具有多个第一分格G1。本实施例中，每一所述第一源/漏区101均对应一个第一分格G1。可以认为，所述第一分格阵列的第一分格G1用于构成节点接触窗的下沟槽部。

进一步的，所述位线200和所述绝缘线300的顶表面齐平。例如，在结合平坦化工艺形成所述绝缘线300时，则可以利用所述位线200作为研磨停止层。本实施例中，所述绝缘线300的顶表面与所述位线200的位线遮蔽层220的顶表面齐平。

重点参考图1a所示，本实施例中，所述绝缘线300包括多个沿着第一方向依次排布且相互分断的绝缘段310，所述绝缘段310也沿着所述绝缘线的延伸方向延伸(即，所述绝缘段310也沿着第一方向延伸)，以及所述绝缘段310形成在相邻的位线200之间，以使所述绝缘段310的两个端部分别连接至相邻的位线200上，从而可以利用所述绝缘段310和相邻的位线200围绕出所述第一分格G1。以构成节点接触窗的下沟槽部。

重点参考图2和图3所示，所述节点接触窗的下沟槽部还进一步延伸至所述衬底100中，以使所述节点接触窗中能够暴露有更大面积的有源区AA(即，至少部分有源区AA暴露于所述节点接触窗中)。以及，通过使所述节点接触窗的底部低于衬底的顶表面，如此，即有利于实现填充在节点接触窗中的节点接触部500与有源区AA之间的电性连接。本实施例中，所述节点接触窗中暴露有有源区AA中的第一源/漏区101。

继续参考图1b～图3所示，所述隔离层400形成在所述位线200和所述绝缘线300上。具体的，所述隔离层400具有第二分格阵列图形，所述隔离层400的所述第二分格阵列的图形与所述第一分格阵列的图形位置对应，并且所述第二分格阵列中的各个第二分格G2与所述第一分格阵列中的各个第一分格G1一一对应连通，以构成节点接触窗。可以认为，所述第一分格阵列中的第一分格G1构成节点接触窗的下沟槽部，所述第二分格阵列中的第二分格G2构成节点接触窗的上沟槽部。

重点参考图1b和图2所示，所述隔离层400包括：形成在所述位线200的顶表面上的第一隔离部410，以及形成在所述绝缘线300的顶表面上的第二隔离部420。可以理解为，所述隔离层400的第一隔离部410和第二隔离部420相互连接，以围绕出所述第二分格G2。或者，还可以理解为，所述第一隔离部410对应于所述位线200而沿着第二方向(Y方向)延伸，所述第二隔离部420对应于所述绝缘线300而沿着第一方向(X方向)延伸，以及所述第一隔离部410和所述第二隔离部420相交，进而界定出所述第二分格阵列。

进一步的方案中，所述隔离层400中的所述第一隔离部410在垂直于位线的延伸方向上的宽度尺寸小于所述位线200的宽度尺寸，以及所述隔离层400中的所述第二隔离部420在垂直于绝缘线的延伸方向上的宽度尺寸小于所述绝缘线300的宽度尺寸。此时，即相应的使所界定出的第二分格阵列中的第二分格G2的开口尺寸大于所述第一分格阵列中的第一分格G1的开口尺寸。

即，本实施例中，所述节点接触窗为上宽下窄的结构，进而可使填充在所述节点接触窗中的节点接触结构500也相应的呈现为上宽下窄的结构，如此即有利于增加所述节点接触结构500与其上方的存储电容器(图中未示出)之间的接触面积，减小器件之间的接触电阻。

重点参考图3所示，所述节点接触结构500包括由下至上依次堆叠设置的第一接触部510和第二接触部520。其中，所述第一接触部510的材料例如包括多晶硅，以及所述第二接触部520的材料例如包括钨。

进一步的，所述第一接触部510填充在所述节点接触窗的底部，具体的，所述第一接触部510填充在所述第一分格G1的底部，以和所述有源区AA直接电性连接。如上所述，所述节点接触窗的底部嵌入至所述衬底100中，因此，所述第一接触部510相应的也嵌入至所述衬底100中，并且所述第一接触部510的顶表面高于衬底100的顶表面，并低于所述位线200和所述绝缘线300的顶表面。

以及，所述第二接触部520填充在所述节点接触窗中高于所述第一接触部510的空间中，以及所述第二接触部520的顶表面与所述隔离层400的顶表面齐平。本实施例中，所述第二接触部520从所述第一分格G1向上填充至所述第二分格G2中，相应的使所述第二接触部520具有上宽下窄的结构。

继续参考图3所示，所述节点接触结构500还包括中间导电层，所述中间导电层覆盖所述第一接触部510的顶表面，并且还覆盖所述绝缘线300的侧壁和所述隔离层400的侧壁。本实施例中，所述中间导电层的顶部还和所述隔离层400的顶部共平面。

具体的，所述中间导电层包括第一中间导电层530和第二中间导电层540，所述第二接触部520形成在所述第二中间导电层540上。

其中，所述第一中间导电层530形成在所述第一接触部510的顶表面上，以及所述第一中间导电层530例如为金属硅化物层(例如，所述第一中间导电层530可具体为钴金属硅化物层)。通过设置所述金属硅化物层，可以有效降低所述第一接触部510与其上方的导电材料之间的接触电阻。

以及，所述第二中间导电层540覆盖所述第一中间导电层530的顶表面，并且所述第二中间导电层540还覆盖所述第一分格G1高于第一中间导电层530的侧壁以及第二分格G2的侧壁。基于此，所述第二接触部520即填充在由所述第二中间导电层540围绕出的空间中，即，所述第二接触部520和所述第一分格G1的侧壁之间，以及所述第二接触部520和所述第二分格G2的侧壁之间，均间隔有所述第二中间导电层540。

本实施例中，所述第二中间导电层540覆盖所述绝缘线300的侧壁和所述隔离层400的侧壁，并且所述第二中间导电层540的顶部和所述隔离层400的顶部共平面。

在具体的实施例中，所述存储器具有器件区和周边区。以及，如上所述的有源区AA即形成在所述器件区中，所述周边区设置于所述器件区的外侧。

图4为本实用新型一实施例中存储器其周边区的结构示意图，如图4所示，在所述周边区中形成有至少一个晶体管器件，本实施例的附图4中仅示意性的示出了两个晶体管器件。

本实施例中，在所述周边区中还形成有层间介质层800，所述层间介质层800覆盖所述晶体管器件的栅极结构700的侧壁和顶表面。其中，所述栅极结构700包括栅极导电部710以及覆盖所述栅极导电部710的顶表面的栅极遮蔽层720。此外，所述晶体管器件还包括形成在所述衬底100中的源漏区(图中未示出)。

可选的方案中，所述晶体管器件的栅极结构700可以和所述位线200同时形成，并且所述栅极结构700的顶表面和所述位线200的顶表面齐平。基于此，所述栅极结构700中的栅极导电部710也可以相应的包括第一导电层、第二导电层和第三导电层。以及，所述栅极遮蔽层720和所述位线200中的位线遮蔽层220可以采用相同的材料形成，例如均包括氮化硅。

继续参考图4所示，所述层间介质层800包括第一层间介质层810和第二层间介质层820，所述第一层间介质层810包覆所述栅极结构700的侧壁，以及所述第二层间介质层820覆盖所述第一层间介质层810的顶表面和所述栅极结构700的顶表面。

本实施例中，所述第一层间介质层810的顶表面与所述栅极结构700的顶表面齐平(相应的，所述第一层间介质层810与所述位线200和所述绝缘线300的顶表面齐平)。以及，所述第二层间介质层820的顶表面与所述隔离层400的顶表面齐平。

进一步的方案中，所述存储器还包括多个导电插塞，所述导电插塞贯穿所述层间介质层800，以和所述晶体管器件的电性连接。

本实施例中，所述多个导电插塞具有用于电性连接所述栅极结构700的第一导电插塞910，以及用于电性连接所述源漏区的第二导电插塞920。具体的，所述第一导电插塞910贯穿所述第二层间介质层820，并且本实施例中，所述第一导电插塞910还进一步贯穿所述栅极结构的栅极遮蔽层720，以延伸至所述栅极导电部710，进而使得所述第一导电插塞910与所述栅极导电部710电性连接。以及，所述第二导电插塞920依次贯穿所述第二层间介质层820和所述第一层间介质层810，以延伸至所述衬底，进而使得所述第二导电插塞920与所述源漏区电性连接。

进一步的，所述第一导电插塞910位于所述第二层间介质层820中的部分的宽度尺寸大于所述第一导电插塞910位于所述栅极遮蔽层720中的部分的宽度尺寸。以及，所述第二导电插塞920位于所述第二层间介质层820中的部分的宽度尺寸大于所述第二导电插塞920位于所述第一层间介质层810中的部分的宽度尺寸。

基于如上所述的存储器，以下结合附图对形成所述存储器的方法进行详细说明。图5为本实用新型一实施例中的存储器的形成方法的流程示意图，图6a～图6e为本实用新型一实施例中的存储器的形成方法在其制备过程中的结构示意图。

在步骤S100中，具体参考图6a所示，提供一衬底100，所述衬底100中形成多个有源区AA。

其中，可以先在所述衬底100中形成多个沟槽隔离结构，以界定出多个所述有源区AA。以及，所述有源区AA中的第一源/漏区S/D1和第二源/漏区S/D2可以通过离子注入工艺形成。

继续参考6a所示，所述存储器具有器件区和周边区，以及图6a中aa’和bb’方向上的剖面示意图即对应于部分器件区中的结构示意图。以及，在后续工艺中还可以进一步在所述周边区中形成晶体管器件。

在步骤S200中，继续参考图6a所示，形成位线200和绝缘线300在所述衬底100上，所述位线200和所述绝缘线300相交以界定出第一分格阵列。本实施例中，每一个所述第一源/漏区101对应一个第一分格G1。

具体的，本实施例中，可以优先形成所述位线200在所述衬底100上，接着再形成所述绝缘线300在所述衬底100上。进一步的，可使所述位线200的顶表面和所述绝缘线300的顶表面齐平，如此，即有利于后续工艺中，在所述位线200和所述绝缘线300的顶表面上形成隔离层，提高所形成的隔离层的图形精度。

其中，所述位线200沿着第二方向连续延伸。以及，所述绝缘线300包括沿着第一方向依次排布的多个绝缘段310，并且每一所述绝缘段310也沿着第一方向延伸在相邻的位线200之间，以和所述位线200连接，进而围绕出所述第一分格阵列中的第一分格G1。可以理解为，所述绝缘线300沿着第一方向非连续延伸，并且同一绝缘线300中相邻的绝缘段310之间间隔有位线200。以及，所述第一分格阵列中的第一分格G1用于构成节点接触窗的下沟槽部。

本实施例中，还可以利用由所述位线200和所述绝缘线300界定出的第一分格阵列的图形，进一步刻蚀第一源/漏区101的衬底100，以使所述节点接触窗的下沟槽部嵌入至衬底100中。

可选的方案中，具体参考图6b所示，在形成所述节点接触窗的下沟槽部之后，可以直接形成节点接触结构的第一接触部510在所述下沟槽部中，以和所述有源区AA电性连接。以及，所述第一接触部510的顶表面低于所述位线200和所述绝缘线300的顶表面，即所述第一接触部510填充所述第一分格G1的底部。

进一步的，在形成所述第一接触部510之后，还包括：形成间隔绝缘层610在所述第一分格G1高于第一接触部510的侧壁上。即，所述间隔绝缘层610相应的覆盖所述位线200高于第一接触部510的侧壁和所述绝缘线300高于第一接触部510的侧壁。其中，所述间隔绝缘层610的顶部还可以和所述绝缘线300的顶部共平面，也相应的和所述位线200的顶部共平面。

本实施例中，通过形成所述间隔绝缘层610，可以用于保护所述位线200和所述绝缘线300，避免所述位线200的侧壁和所述绝缘线300的侧壁在后续工艺中的受到损伤。

继续参考图6b所示，在形成所述第一接触部510之后，还可以形成第一中间导电层530在所述第一接触部510的顶表面上。

其中，所述第一接触部510的材料例如包括多晶硅，所述第一中间导电层530例如为金属硅化物层。基于此，所述第一中间导电层530的形成方法例如包括：首先，沉积金属层在所述衬底100上，所述金属层覆盖所述第一接触部510的顶表面，并覆盖所述位线200和所述绝缘线300；接着，执行热退火工艺，以使所述金属层中的金属和所述第一接触部510中的多晶硅反应，从而自对准的形成所述金属硅化物层在所述第一接触部510的顶表面上；接着，去除所述金属层中未发生反应的部分。

此外，在步骤S200中，在所述周边区的衬底100上还形成有栅极结构700和第一层间介质层810，所述第一层间介质层810覆盖所述栅极结构的700的外侧壁。其中，所述栅极结构700可以和所述位线200同时形成，以及所述第一层间介质层810可以和所述绝缘线300同时形成，并可进一步使所述第一层间介质层810的顶表面和所述栅极结构700的顶表面齐平。

在步骤S300中，具体参考图6c所示，填充牺牲层620在所述第一分格阵列的各个第一分格G1中。本实施例中，所述牺牲层620即形成在所述第一中间导电层530的上方。

如上所述，所述位线200和所述绝缘线300的顶表面齐平，基于此，所述牺牲层620即可以通过平坦化工艺，对准的填充在所述第一分格G1中，进而可以由所述位线200、所述绝缘线300和所述牺牲层620构成一平坦的顶表面。如此，即有利于提高后续所形成的隔离层的图形精度。

在步骤S400中，形成隔离材料层在所述衬底100上，所述隔离材料层覆盖所述位线200、所述绝缘线300和所述牺牲层620。具体的，所述隔离材料层即形成在由位线200、绝缘线300和牺牲层620构成的平坦的顶表面上，此时，所述隔离材料层也相应的具有平坦的顶表面。

在步骤S500中，具体参考图6c所示，图形化所述隔离材料层，以形成具有第二分格阵列图形的隔离层400，所述隔离层400的所述第二分格阵列的图形与所述第一分格阵列的图形位置对应。

具体而言，图形化所述隔离材料层时，即保留了所述隔离材料层中覆盖于所述位线200和所述绝缘线300的部分(本实施例中，所述隔离层400包括对应在位线200顶表面上的第一隔离部410和对应在绝缘线300顶表面上的第二隔离部420)，从而使所述隔离层400的第二分格阵列的第二分格G2与第一分格阵列中的第一分格G1上下连通，以构成节点接触窗。

需要说明的是，由于隔离材料层形成在平坦的表面上，从而使所述隔离材料层相应的具有平坦的顶表面，基于此，则在对所述隔离材料层执行图形化工艺时(例如，包括光刻工艺和刻蚀工艺)，即有利于提高所述光刻工艺和刻蚀工艺的精度，进而有利于保障所形成的隔离层400的图形精度。

继续参考图6c所示，本实施例中，还可使所述隔离层400的第一隔离部410的宽度尺寸小于位线200的宽度尺寸，以及使所述隔离层400的第二隔离部420的宽度尺寸小于绝缘线300的宽度尺寸，进而使得所述第二分格阵列的第二分格G2的开口尺寸大于第一分格阵列的第一分格G1的开口尺寸。

可选的方案中，在形成所述隔离层400的同时，还可以在所述周边区中，形成第二层间介质层820在所述第一层间介质层810和栅极结构700上。本实施例中，所述第二层间介质层820进一步为图形化的第二层间介质层820。

其中，所述第二层间介质层820和所述隔离层400同时形成。例如，在沉积隔离材料层时，所述隔离材料层还覆盖所述第一层间介质层810和栅极结构700，以及在图形化所述隔离材料层时，还对所述隔离材料层中位于周边区的部分进行图形化，以形成图形化的第二层间介质层820。

本实施例中，图形化的第二层间介质层820中形成有多个上开口，所述多个上开口对应于晶体管器件的栅极结构700和源漏区。具体的，所述多个上开口包括对应于栅极结构的第一上开口，以及对应于源漏区的第二上开口。

在步骤S600中，具体参考图6d和图6e所示，去除牺牲层，以空余出所述节点接触窗，并填充第二接触部520在所述节点接触窗中，以构成节点接触结构500。

本实施例中，去除所述牺牲层后，即暴露出所述第一中间导电层530。以及，在去除所述牺牲层时，可以利用所述间隔绝缘层610保护所述位线200的侧壁和所述绝缘线300的侧壁，避免所述位线200和所述绝缘线300受到侵蚀。

进一步的，所述第二接触部520从所述第一分格G1向上填充至第二分格G2中，以使所述第二接触部520的顶表面不低于所述位线200和所述绝缘线300的顶表面。其中，所述第二接触部520例如可以结合平坦化工艺，而自对准的填充在所述节点接触窗中。

此外，继续参考图6d所示，在步骤S600中，还包括刻蚀所述栅极遮蔽层720中暴露于第一上开口的部分，以形成第一下开口在所述栅极遮蔽层720中，所述第一下开口和所述第一上开口上下连通，并暴露出栅极导电部710。以及，还进一步刻蚀所述第一层间介质层810中暴露于第二上开口的部分，以形成第二下开口在所述第一层间介质层810中，所述第二上开口和第一所述下开口上下连通，并暴露出所述衬底100。

基于此，本实施例中，在填充第二接触部520于所述节点接触窗中时，还同时填充导电插塞在周边区的层间介质层中。具体的，填充第一导电插塞910在第一下开口和第一上开口中，以使所述第一导电插塞910与所述栅极结构的栅极导电部710电性连接；以及，填充第二导电插塞920在所述第二下开口和第二上开口中，以使所述第二导电插塞920与所述源漏区电性连接。

重点参考图6e所示，可选的方案中，在填充所述第二接触部520之前，还包括：形成第二中间导电层540在所述节点接触窗中。具体的，所述第二中间导电层540覆盖所述第一中间导电层530的顶表面，并且还覆盖所述位线200高于第一中间导电层530的侧壁、所述绝缘线300高于第一中间导电层530的侧壁以及所述隔离层400的侧壁。本实施例中，所述第二中间导电层540则保形的覆盖所述间隔绝缘层610并向上连续延伸，以覆盖所述隔离层400的侧壁。即，所述第二中间导电层540覆盖所述第一中间导电层530的顶表面，并且还覆盖所述节点接触窗高于第一中间导电层530的侧壁。

基于此，所述第二接触部520即可以填充在由所述第二中间导电层540围绕出的空间中。即相当于，所述第二接触部520和所述位线200之间、所述第二接触部520和所述绝缘线300之间，以及所述第二接触部520和所述隔离层400之间，均间隔有所述第二中间导电层540。

需要说明的是，若所述第二接触部520的材料包括金属材料(例如，包括钨)，则通过在所述第二接触部520的外围包覆有所述第二中间导电层540，从而可以利用所述第二中间导电层540阻止第二接触部520中的金属扩散至邻近的绝缘材料中。其中，所述第二中间导电层540的材料例如包括钛和氮化钛中的至少一种。

综上所述，在本实施例提供的存储器及其形成方法中，在形成位线和绝缘线以界定出节点接触窗的下沟槽部之后，继续通过隔离层界定出节点接触窗的上沟槽部，使得所形成的节点接触窗的顶部高于位线的顶表面，以满足节点接触结构的高度要求，如此，即可以自对准的填充节点接触结构在节点接触窗中。与传统的利用图形化工艺形成节点接触结构相比，本实施例中不需要对节点接触结构的导电材料执行图形化过程，避免了传统工艺中出现的由于节点接触结构的导电材料的硬度较大而增加刻蚀难度，进而影响节点接触结构的图形精度的问题。同时，本实施例提供的存储器及其形成方法，还克服了传统工艺中在执行图形化过程时容易产生聚合物而附着在节点接触结构上的现象。

在本实施例提供的进一步的方案中，还可以在节点接触窗的至少侧壁上覆盖有中间导电层，从而使得节点接触结构的第二接触部和节点接触窗之间间隔有中间导电层。基于此，则当第二接触部的材料包括金属时，即可以利用所述中间导电层阻挡第二接触部中的金属扩散至邻近的绝缘材料中，有利于提高存储器的整体性能。

需要说明的是，虽然本实用新型已以较佳实施例披露如上，然而上述实施例并非用以限定本实用新型。对于任何熟悉本领域的技术人员而言，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的技术内容对本实用新型技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本实用新型的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本实用新型实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (12)

1.一种存储器，其特征在于，包括：

衬底，所述衬底中形成有至少一有源区；

多条位线和多条绝缘线，形成在所述衬底上，并且所述位线和所述绝缘线相交以界定出第一分格阵列；

隔离层，形成在所述位线和所述绝缘线上，所述隔离层具有第二分格阵列图形，所述隔离层的所述第二分格阵列的图形与所述第一分格阵列的图形位置对应，并且所述第二分格阵列中的各个第二分格与所述第一分格阵列中的各个第一分格上下连通，以构成节点接触窗；以及，

节点接触结构，填充在所述节点接触窗中，并且所述节点接触结构的顶表面高于所述位线和所述绝缘线的顶表面。

2.如权利要求1所述的存储器，其特征在于，所述位线和所述绝缘线的顶表面齐平。

3.如权利要求1所述的存储器，其特征在于，所述绝缘线包括沿着第一方向依次排布的多个绝缘段，所述位线沿着第二方向连续延伸；以及，所述绝缘段形成在相邻的位线之间并沿着第一方向延伸，并使所述绝缘段的两个端部分别连接至相邻的位线，以利用所述绝缘段和相邻的位线围绕出所述第一分格。

4.如权利要求1所述的存储器，其特征在于，所述隔离层包括：形成在所述位线的顶表面上的第一隔离部，以及形成在所述绝缘线的顶表面上的第二隔离部；

其中，所述第一隔离部在垂直于位线的延伸方向上的宽度尺寸小于所述位线的宽度尺寸，以及所述第二隔离部在垂直于绝缘线的延伸方向上的宽度尺寸小于所述绝缘线的宽度尺寸。

5.如权利要求1所述的存储器，其特征在于，所述节点接触结构包括第一接触部和第二接触部，所述第一接触部填充在所述第一分格的底部，所述第二接触部形成在所述第一接触部的上方，并由所述第一分格向上填充至所述第二分格。

6.如权利要求5所述的存储器，其特征在于，所述节点接触结构还包括中间导电层，所述中间导电层覆盖所述第一接触部的顶表面，并且还覆盖所述绝缘线的侧壁和所述隔离层的侧壁。

7.如权利要求6所述的存储器，其特征在于，所述中间导电层的顶部和所述隔离层的顶部共平面。

8.如权利要求6所述的存储器，其特征在于，所述存储器还包括间隔绝缘层，所述间隔绝缘层覆盖所述绝缘线的侧壁，以及所述中间导电层覆盖所述间隔绝缘层并向上连续延伸，以覆盖所述隔离层的侧壁。

9.如权利要求8所述的存储器，其特征在于，所述间隔绝缘层的顶部和所述绝缘线的顶部共平面。

10.如权利要求6所述的存储器，其特征在于，所述第二接触部填充在由所述中间导电层围绕出的空间中，以使所述中间导电层包覆所述第二接触部的底部和所述第二接触部的侧壁。

11.如权利要求1所述的存储器，其特征在于，所述存储器具有器件区和周边区，以及所述至少一有源区形成在所述器件区中，所述周边区形成在所述器件区的外侧；以及，

在所述周边区中形成有晶体管器件、层间介质层和导电插塞，所述层间介质层覆盖所述晶体管器件的栅极结构的侧壁和顶表面，所述导电插塞贯穿所述层间介质层，以和所述晶体管器件电性连接。

12.如权利要求11所述的存储器，其特征在于，所述层间介质层包括第一层间介质层和第二层间介质层，所述第一层间介质层包覆所述栅极结构的侧壁，并且所述第一层间介质层顶表面与所述位线的顶表面齐平，以及所述第二层间介质层覆盖所述第一层间介质层的顶表面和所述栅极结构的顶表面，并且所述第二层间介质层的顶表面与所述隔离层的顶表面齐平。

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