TW473871B - Manufacturing method of semiconductor device - Google Patents

Description

[發明之背景] 1 ·發明之領域 本發明係關於一 階梯狀基板上形成良 半導體裝置之製造方法，且尤有關於 好導電性多晶石夕線之方法。 2 ·相關技術之描述 參昭：m!反上形成一多晶矽線之習知方法之例子， 面圈閃記憶體元件之製造方法。圖1為一平 不.造階段之快閃記憶體元件（flash memory ==二石夕化金屬膜（SUiCide fUm)剛形成於閉上 ” 、、、+散區域上’此並未顯示於圖示中。圖2與圖3分別 為圖1沿著A-A線與B-B線之剖φ圖。再者，圖4為沿著線 Α-Α之一系列剖面圖，說明覆蓋場絕緣膜（fieid isolation film)附近凹處之製造方法步驟。關於圖1中之 編號，101表示一記憶體單元閘、1〇2為一場絕緣膜與1〇3 為一單位單元區域。 首先、於一矽基板1上，形成條狀的場絕緣膜2 (1 〇 2 ) 且，在該基板上場絕緣膜間之剩餘表面部分，形成氧化石夕 膜3 〇 其次、使用一多晶矽膜施行於整個基板以當作浮置閘 (floating gates)且，經過圖樣化（patterning)，形成浮 置閘4。 〃 接著，形成内閘絕緣膜（inter-gate insulation f ilm)5，係由一ΟΝΟ膜（氧化矽膜/氮化矽膜/氧化矽膜）或

第6頁 473871 五、發明說明（2) ----- 類似物組成（圖4 (a ))。 其次，使用當作控制閘之多晶矽膜，填滿浮置閘間之 缺口，經過圖樣化，形成以直角穿過該場絕緣膜2(1〇2)之 條狀控制閘6 (圖4 ( b ))。 其_人，她行低劑量離子植入至基板表面，形成LDD (輕 摻雜汲極）擴散區域9，使得該裝置具有較高之崩潰電壓。 其次，藉由CVD(化學氣相沉積）或類似方法成長氧化 矽膜以形成侧壁，之後藉由非等向性蝕刻回蝕刻該\膜，於 該閘之侧面形成氧化矽膜組成之側壁7。其後，於基板表、 面施行離子植入，形成源-汲極區域（SD擴散區 區域8。 跃 其次，施行離子植入使得該控制閘6與擴散區域8表面 非結晶化’之後利用濺鍍方法沉積一耐火金屬如鈦（Ti)， 鈷（Co)或類似物，繼之以熱處理形成矽化（sUicidatiQn) 反應，於控制閘與擴散區域形成一矽化金屬膜1〇 4(c)) 〇 、田 然而、上述之習知製造方法具有以下問題。如圖4(b) 所示，一凹槽11形成於控制閘6之區域部份，其位於兩浮 置閘4中間凹處之上方。甚至在施行該氧化矽膜之回蝕刻 以形成側壁之步驟以後，仍會有部分的氧化矽膜（殘留氧 化石夕膜12)殘留在此凹槽11中。此殘留之氧化矽膜12會阻 擋造成非晶系化（amorphization)之離子植入及該石夕化反 應，於是形成一不平坦之矽化金屬膜。只要此不^坦石夕化 金屬膜一形成’該多晶矽閘之電阻即無法充分降低，此不

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僅導致元件特性的退化且， 造良率與可靠度降低。 由於該閘電阻值之分散使得製^ [發明之概述] 梯狀ίϊ?之目的係提供半導體裝置之製造方法，可於階 ，狀基板上形成良好導電性之多晶矽線且，更可用以 高良率之具有優良元件特性與可靠度之半導體裝置。 以下用之第一樣態係一半導體裝置製造方k包含該 形成一多晶矽 經由圖樣化， 於一具有數個凸起區域之基板表面上， 膜’使填滿此些凸起區域間形成之凹處且， 於此形成多晶矽線； 於該多晶石夕線之表面上’形成一厚度lnm至3nm之 氧化膜（natural oxidation film)或氧化層膜（〇xide film); 利用成長多晶矽於其上，形成一附加多晶矽膜 (additional polysilicon film)之後，回蝕刻該附加多 晶矽膜； > 形成一絕緣膜於其上，之後，藉由回餘刻該絕緣膜以 形成侧壁； 於該基板上形成一擴散區域；且 於該多晶矽線上形成一矽化金屬膜。 本發明之第二樣態係於本發明第一樣態之半導體裝置 製造方法中，在回蝕刻該附加多晶矽膜之步驟中，係於—

第8頁 473871 五、發明說明（4) ^ 定條件下施行蝕刻，同時監控該蝕刻速率或該放射強度’二 且藉由偵測該氧化層膜蝕刻速率或該放射強度之改變點以 終止蝕刻。 本發明之第三樣態係令本發明:第一或第二樣態之半導 體裝置之製造方法為一快閃記憶體元件之製造方法’其中 於形成浮置閘之該凸起區域，與位於該浮置閘上當作控制 閘之多晶矽線上覆蓋一内閘絕緣膜。 根據-本發明，可於階梯狀基板上之多晶矽線上’形成 一平坦的矽化金屬膜，利用此技術，可生產高良率之具有 優良元件特性與可靠度之半導體裝置。 [較佳實施例之詳細說明] 參照該較佳實施例，本發明詳述於下。 第一，如同上述先前技術之相同方法，於一矽基板1 上，形成條狀場絕緣膜2(1 〇2)，且於該場絕緣膜間之基板 的其餘表面上，形成氧化矽膜3。 >其次’如上述、先前技術之相同方法，使用一多晶矽膜 施仃於整個基板以當作浮置閘，經過圖樣化，藉此形成浮 置，依此圖樣化方式形成條狀浮置閘圖樣且以直角穿 過4场絕緣膜’構成記憶體單元閘丨〇1之線，於場絕緣膜 之上方斷裂形成凹處。 (凹4發明中’浮置閘之厚度限定該基板上之每一階梯 2〇()r^。之輪廊，其適合為50nm至300nm且更合適為1〇〇11111至 m °再者，分隔兩相鄰浮置閘之間距（該凹處寬度、

473871 發明說明（5) 圖4(a)中）適合為〇.2心至〇._，且更合適為ο—至 0·36um 。 接著，形成由Ο N 0膜或類似舲& △丄、 、 貝似物所組成之内閘絕緣膜 5(圖 4(a))。 其次，如上述先前技術之相同方法，使用一 閘之多晶矽膜，填滿浮置閘間之_ n U ^ 制 … 、蜗口 I相當於圖4(a)中該 凹處）且，經過圖樣化，形成條狀控制閘6以 絕緣膜 2(102)(圖 4(b))。 ^ ^ ^ 如上所述’至該形成控制閘之步驟為丨，係根據該前 述習知製造方法之相同步驟，得到該元件結構如圖5(a)所 示。因此圖5(a)與圖4(b)為相同圖示，表示該習知之製造 方法中’於控制閘形成後所得到之元件結構。 於本發明之方法中，在控制閘形成之後，藉由使氧盥 該控制鬧之表面接觸，而於其上形成一薄氧化層膜（該圖 示中未顯示）°為了使氧與之接觸，使用一種包含氧之氣 體導入至該裝置系統，且得以與該控制閘之表面接觸之方 法。至於該含氧之氣體可使用：氧氣、空氣，或可選擇使 用以惰性氣體如氮、氦、氬或類似物稀釋的氧氣。該接觸 時之溫度合適為6〇〇°C至6 50。(：。且形成一薄但足夠之氧化 層膜所需接觸時間為3 0分鐘或更長。 依此方式形成之薄氧化層膜，合適厚度為lnm至311111且 可稱之為自然氧化膜。適當的設定上述各種條件以,,形成此 相對薄的氧化層膜。當該氧化層膜太厚，舉例而言，形成 一厚度超過1 〇nm所謂之熱氧化膜（thermal 〇xidatiQn

第10頁 W3871 五、發明說明（6) fum) ’該厚熱氧化膜會留在該凹槽u中使得，如前 口方法中’藉由離子植入以形成非晶系化 之矽介反應盔法亦八A上β m Μ俊步驟中 金此無法形成-平坦的石夕化 ♦屬膜。對"，、於此，本發明中使用之如同自然 — 薄的氧化層膜’幾乎不影f該形成非晶:植:曼 矽化反應。 心雕于植入或 其次，如圖5(b)所示，形成一附加多晶矽膜13。媸 二槽11之-深度，適當設定該附加多晶矽膜厚度， 5〇nm 至 30〇nm，且更合適為 1〇〇11111至2〇〇11111。 八 口為 其後，如圖5(c)所示，回㈣該附加多晶_膜13 使得該附加多晶碎膜留在該凹槽i i中，正好填滿該凹样。 圖中該參照數字1 4所指的區域為一埋入之多晶 ^ 留與埋入於凹槽中以將其填滿。 曰曰、，其殘 括化Ϊ用Ϊ:法Ϊ滿該凹槽U内•，使得該控制閘表面平 卷稍後*驟中、使用氧切膜以形成側 、ϋ回蝕刻之後，此氧化矽膜不容易留於該凹槽内。 膜之蚀刻速力為該薄氧化層 時監控該•刻速"，監控:：===時同 特定放射波長之放射強度 ：：;乂應時 刻速率或該放射強度改變之：藉由化層膜之韻 刻。 射點，而在特定位置終止該触 關：回餘刻該附加多晶石夕膜之過度姓刻的程度，合適 為2〇nm或如該蝕刻之多晶矽臈厚度，更合適為左右。 473871 五、發明說明（7) 右δ亥過度敍刻的程度過度，續用 π处嫩…丄μ 沒篇用U S作控制閘之多晶矽膜> 可月b變侍太薄或甚至出現凹槽。 Τ ηη π其/欠，於該基板表面施行一低劑量之離子植入，形成 LDD擴政區域9，使得該裝置具有一較冑的崩潰電壓。 /、人矛!用C V D或類似方法成長用以形成側壁之絕緣 膜之後，如氧化石夕膜或類似物，藉非等向性钱刻回姓刻該 膜、’使得於該閘之侧面形成該絕緣膜組成之侧壁。關於該 用以當作-側壁之絕緣膜’該過度钮刻速率合適為i 〇 %或更 少’且更合適為3%至7%。當該過度钮刻速率太大時，該閉 侧面之t部附近之側壁可能消失，或可能損傷該基板表 面，此導致該兀件特性與可靠度之退化。另一方面，當盔 過度㈣或該過度㈣速率太小時，該絕緣膜容易殘留ς 該閘士且阻2該離子植入之形成非晶系化或矽化反應之充 分完成。此處該過度餘刻速率為：該附加姓刻所需時間與 該主蝕刻需時間之比例（％ )。 其次，於該基板表面施行離子植入，形成源-汲極區 域（SD擴散區域）之擴散區域8。 其-人’把仃離子植入以非晶系化該控制閘6與擴散區 域8之表面以後’利用滅鑛方法沉積—耐火金屬如鈦 (τυ ’姑（c〇)，鎳（Ni)或類似物且，、繼 成矽化反應，於是在控制閘與擴勒Ft &上…~ s w φ 10 (圖5(d))。再者，藉由满形成石夕化金屬膜 况'额刻選擇性的移除形成於該 場絕緣膜2(102)上之金屬膜，如f化厶思:/于❿风於这 用以非晶系化之離子植入或類似物。 所使用之摻質，可使用具有

473871 五、發明說明（8) 相對大質量的元素如砷（As)，銻（Sb)，鍺（Ge)，銦（In)或 類似物。 再者’以上方法中，用以非晶系化之離子植入，可選 擇於利用濺鍍方法沉積一耐火金屬之後施行。再者，可於 該矽化金屬膜形成後，施行熱回火以降低該矽化金屬膜之 電阻。 此時’針對檢視本發明效果之目的，施行以下之實驗 與評估。_ 於一矽基板上，形成一厚度15〇ηιη之CVD氧化層膜，之 後施行圖樣化以形成線跟間隔成對（L/s = 〇. 5um/0. 28um)之 階梯狀圖樣（總共5 4 Ο 0條線）。於此圖樣上，形成以直角穿 過此圖樣的多晶石夕線（ 95 00um長，〇· 32um寬，〇· 2um厚與P 濃度3x 1 019原子/cm3)。藉由SEM(掃描式電子顯微鏡，

Scanning Electron Microscopy)觀察該剖面顯示，位在 下面之階梯狀圖樣之線間隔上方之該多晶矽線區域間形成 之凹槽冰度大約為72nm。此多晶矽線相當於實際快閃記憶 體兀件中之控制閘。此處，在下面之階梯狀圖樣上來回形 成該多晶矽線且，其兩端均個別與導電墊連接。之後，利 用量測此兩導電墊間之電阻可得到該多晶矽線的電阻i ’ 根據該上述實施例形成之一範例。即藉由在65〇。〇 導入空氣至該裝置系統t，於該多晶石夕線之表面形 度為2nm之薄氧化層膜’之後形成一厚度1〇〇nm之附,,加f 矽膜。 夕日日

473871 五、發明說明（9) ； 完成餘刻’同時監控該多晶碎触刻反應之特定放射波長之’ 放射強度，且經由偵測該放射強度劇降之點以終止該蝕 刻。藉由SEM觀察該剖面顯示：該凹槽深度大約為4〇nm， 其比之前淺3 2nm，且除該特徵外其變得比較平坦。 其次，於該基板表面施行低劑量離子植入，形成 LDD，然後藉由C VD成長一厚度1 〇 〇nm之氧化;ε夕膜後，施行 回蝕刻使該過度蝕刻率為5%，且因此形成側壁。 其次於該基板表面施行離子植入，形成該源—没極 區域之擴散區域後，使用珅（As)(40Kev且劑量為 1X1 015/cm2)施行另一用以形成非晶系化之離子植入。 繼之，藉由濺鍍方法沉積一厚度30nm之鈦（Ti)。然後 在氮的環境中施行熱處理69 0。C、30秒而形成石夕化鈦 (丁 1S “）’且之後藉由濕蝕刻移除未反應的鈦。再者，施 行另一溫度8 40°C之熱處理1 〇秒且，經過相轉換，第一次 形成之石夕化鈦轉變成為具有更低電阻值之矽化鈦膜。 至於一用以比較之實例，係使用如該以上實施例相同 之方法形成’但並未形成一附加多晶矽膜，其侧壁形成後 直接於該多晶矽線之上形成一矽化金屬膜。 圖6表示該兩組多晶矽線之電阻量測結果（每一實施例 有個樣品），於矽化金屬膜形成之後做量測。該圖示明 :依該習知方法製造之該實施例，其電阻高且值非 常分散；依本發明方法製造之該實施例，其電阻低且較不 分散。

第14頁 圖式簡單說明 - Μ金為屬膜千:形圖成於表:上製造階段之快閃記憶體元件， 屬膜㈣成於閘上方與其擴散區域上。

圖Ζ為一剖面圖（沿著圖1 主一 I 該元件，1化金屬膜剛形成於階段之 圖3為一剖面圖（&荖上方與其擴政區域上。 該元件，-乂金屬;L,線B—B)，表示製造階段之 、屬膜岡j形成於閘上 圖4(a)、（b)、（0〇為_系列立H、其擴政£域上。 元件習知方法之製造步驟,J面圖，說明快閃記憶體 圖5(a) 、（b) 、（c) 、（d)兔 么 本發明之㈣記憶體元件製)造圖’說明根據 組多晶石夕線，其電阻之量:二之階梯狀基板上形成的兩 法，另-組係使用先前技丄組係使”發明之方 量測。 打於其形成矽化金屬膜之後作 [符號之說明] 1 矽基板 2 場絕緣膜 3 氧化矽膜 4 浮置閘 5 閘絕緣膜 6 控制閘 8 擴散區域 9 LDD擴散區域

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Claims (1)

1. 473871 六、申請專利範圍 '一"一 1· 一半導體裝置之製造方法，包含步驟： 形成一多晶矽膜於具有數個凸起區域之基板表面 上’以填滿凸起區域之間形成的凹處且，經由圖樣化於此 形成一多晶♦線； 形成一厚度為hm至3nm之自然氧化膜或氧化層膜於 該多晶碎線之表面上； 形成一附加多晶矽膜係藉由成長多晶矽於其上，且 繼之回蝕—刻該附加多晶矽膜； 形成一絕緣膜於其上，且之後，經由回蝕刻該絕緣 膜形成侧壁； 形成一擴散區域於該基板上；與 形成一矽化金屬膜於該多晶矽線上。 2 ·根據申請專利範圍第1項之半導體裝置之製造方 法；其中’回飿刻該附加多晶矽膜之該步驟中，施行回蝕 刻使得遠附加多晶矽膜殘留於，位於該凹處上之該多晶矽 線區域中所形成之該凹槽中。 3 ·根據申請專利範圍第2項之半導體裝置之製造方 法；其中’回韻刻該附加多晶矽膜之該步驟中，在一定條 件下施行餘刻，同時監控該蝕刻速率或該放射強度，且經 由偵測該氧化層膜該蝕刻速率或該放射強度改變的點，以 終止韻刻。 4 ·根據申請專利範圍第}項之半導體裝置之製，造方 法；其中’形成該侧壁之該步驟中，該過度蝕刻速率不大 於 10%。

   第17頁 473871 六、申請專利範圍 5 ·根據申請專利範圍第1項之半導體裝置之製造方 法；係一快閃記憶體元件之製造方法，其中該凸起區域形 成其浮置閘，且該多晶矽線之功能為當作其控制閘，其位 於覆蓋内閘絕緣膜之該浮置閘之上方。

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