JPH1056152A

JPH1056152A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH1056152A
Application number: JP8212260A
Authority: JP
Inventors: Takashi Hashimoto; 尚橋本; Shinichiro Mitani; 真一郎三谷; Yusuke Nonaka; 裕介野中; Masanori Kubo; 真紀久保; Akihiko Konno; 秋彦紺野; Naoki Fukuda; 直樹福田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-08-12
Filing date: 1996-08-12
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】ＴｉＳｉ₂膜を有する電極配線のシート抵
抗を低減する。【解決手段】ゲート電極３ｎｇ, ３ｐｇを、多結晶シ
リコンからなる導体膜３ｎｇ1,３ｐｇ1 上にＴｉＳｉ₂
からなる導体膜３ｎｇ2,３ｐｇ2 を介してＴｉＮからな
る導体膜３ｎｇ3,３ｐｇ3 を設けて構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＭＩＳトランジス
タ（Metal Insulator Semiconductor Field Effect Tra
nsistor)構造の素子を有する半導体集積回路装置に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】ＭＩＳトランジスタは、例えば大容量メ
モリや高速プロセッサ等のような種々の半導体集積回路
装置に幅広く用いられている。このＭＩＳトランジスタ
において、ゲート長およびゲート・シート抵抗は素子特
性を決定する重要なパラメータであることから、最新の
プロセス技術を駆使することで、ゲート長の微細化およ
びゲート・シート抵抗の低抵抗化が図られてきた。

【０００３】特にゲート電極等の低抵抗化に関してはチ
タンシリサイド( ＴｉＳｉ₂)が一般的に用いられてき
た。例えば、文献１９９５年６月発行、研究・開発Ｉ
ＢＭジャーナルＶｏｌ.39 ＮＯ. ４、「高性能ＶＬＳ
Ｉ用のシリサイドとローカル配線」(R.W.Mann et al. "
Silicides and local interconnections for high-perf
ormance VLSI applications" IBM Journal of Reseaech
and Development Vol.39,Number 4,July 1995) には、
ＴｉＳｉ₂の形成の２つの手法が述べられている。

【０００４】その１つは、多結晶シリコン上にＴｉＳｉ
₂をスパッタリング法によりアモルファス状に堆積させ
た後、アニールによりＴｉＳｉ₂を多結晶化し低抵抗を
得る方法である。この技術の場合は、ＴｉＳｉ₂をスパ
ッタリング法で形成する際に、異物が発生する課題があ
る。

【０００５】もう１つは、Ｔｉをスパッタリング法によ
り多結晶シリコン上に堆積させた後に、アニールにより
Ｔｉと多結晶シリコンとの界面でシリサイド化反応を起
こさせＴｉＳｉ₂層を形成する手法である。

【０００６】後者に関しては、下地の多結晶シリコン中
に含まれる不純物が高いとシリサイド化反応が遅くなる
ため、多結晶シリコン層をノンドープ層とドープト層の
２層構造として、シリサイド化反応はノンドープ層で行
うようにするのが一般的である。この時にＴｉＳｉ₂層
はノンドープ層と完全に置き替わり、ドーピング層と接
するようにする。これにより、ＴｉＳｉ₂層と下地の多
結晶シリコン層はオーミックコンタクトがとれるように
なる。

【０００７】

【発明が解決しようとする課題】ところが、前記した文
献(R.W.Mann et al. "Silicides and local interconne
ctions for high-performance VLSI applications" IBM
Journal of Reseaech and Development Vol.39,Number
4,July 1995) には、ＴｉＳｉ₂膜が形成後の熱処理に
より凝集を起こし、シート抵抗が上昇する事を問題点と
して上げている。

【０００８】ＭＩＳ・ＦＥＴの形成プロセスでは、ソー
ス, ドレイン等の拡散層に含まれる不純物の活性化のた
めにアニールが必要であるが、前記文献によればシート
抵抗の上昇を抑えるためにアニール温度は900 ℃未満に
抑さえるべきことが述べられている。

【０００９】このアニール温度が上がるとＴｉＳｉ₂と
多結晶シリコン層との積層構造において表面エネルギー
を低下させようとして、ＳｉがＴｉＳｉ₂のグレインバ
ウンダリーに拡散し析出する。この時、Ｓｉ析出箇所は
不純物濃度が低い高抵抗の部分となるために、シート抵
抗を上昇させる原因となる。

【００１０】ところで、発明者らはＴｉＳｉ₂の他の問
題点を明かにした。それは、ゲート電極の一部に亀裂が
生じる問題である。このような亀裂も、ゲート電極の抵
抗を高くする原因となっている。

【００１１】この問題は、アニール処理によりＴｉＳｉ
₂層が収縮し、膜中に応力が発生してグレインバウンダ
リーのような機械的に弱い部分で断線するために起こる
ものである。ゲート電極に亀裂が発生する不良の確率
は、ゲート長を狭くしたり、ＴｉＳｉ₂層が薄くなった
りすると高くなり、問題が更に顕在化する。

【００１２】本発明の目的は、ＴｉＳｉ₂膜を有する電
極配線のシート抵抗を低減することのできる技術を提供
することにある。

【００１３】また、本発明の他の目的は、ＴｉＳｉ₂膜
を有する電極配線の機械的強度を向上させることのでき
る技術を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】本発明の半導体集積回路装置の製造方法
は、電極配線を構成する多結晶シリコン膜上に形成され
たチタンシリサイド層上に窒化チタン層を形成する工程
を有するものである。

【００１７】また、本発明の半導体集積回路装置の製造
方法は、電極配線を構成するチタンシリサイド層を形成
した後、そのチタンシリサイド層中のグレインバウンダ
リーのシリコン析出箇所に所定導電形の不純物をイオン
注入法により打ち込む工程を有するものである。

【００１８】さらに、本発明の半導体集積回路装置の製
造方法は、チタンシリサイド層の形成時における熱処理
温度を、その後の半導体集積回路装置の製造工程におけ
る熱処理時の温度よりも高くするものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２０】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２はシ
リサイド中の凝集の様子を模式的に示す説明図、図３は
ゲート電極を構成するシリサイド膜に生じた亀裂をＴＥ
Ｍによって撮影した説明図、図４はゲート電極中のシリ
サイド膜に亀裂が生じる確率がシリサイド膜の断面積に
依存することを測定したグラフ図、図５〜図１１は図１
の半導体集積回路装置の製造工程中における要部断面
図、図１２はシリサイド膜を形成する際のアニール温度
と半導体基板の反りおよびシート抵抗との関係を示すグ
ラフ図である。

【００２１】本実施の形態１においては、本発明を、例
えばＣＭＯＳ（Complimentary Metal Oxide Semicondu
ctor）回路を有する半導体集積回路装置に適用した場合
について説明する。

【００２２】図１に示す半導体基板１は、例えば１×１
０¹⁶ｃｍ^-3程度のｐ形不純物のホウ素を含有するｐ^-形
のシリコン（Ｓｉ）単結晶からなり、その上部には、ｐ
ウエルＰＷおよびｎウエルＮＷが形成されている。

【００２３】このｐウエルＰＷには、例えばｐ形不純物
のホウ素が含有されている。また、ｎウエルＮＷには、
例えばｎ形不純物のリンまたはヒ素（Ａｓ）が含有され
ている。

【００２４】また、半導体基板１の上部には、例えば溝
掘り埋込形の素子分離部２が形成されている。この素子
分離部２は、半導体基板１の上部に掘られた溝２ｃ内
に、例えば二酸化シリコン（ＳｉＯ₂)からなる絶縁膜２
ａ, ２ｂが埋め込まれて形成されている。その素子分離
部２の上面は、半導体基板１の主面と一致するように略
平坦に形成されている。

【００２５】素子分離部２に囲まれた素子形成領域にお
いて、ｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭ
ＯＳという）形成領域ＰＭおよびｎチャネル形のＭＯＳ
・ＦＥＴ（以下、単にｎＭＯＳという）形成領域ＮＭに
は、それぞれｐＭＯＳ３ｐおよびｎＭＯＳ３ｎが形成さ
れている。そして、このｐＭＯＳ３ｐおよびｎＭＯＳ３
ｎによってＣＭＯＳ回路が形成されている。

【００２６】このｐＭＯＳ３ｐは、ｎウエルＮＷの上部
に互いに離間して形成された一対の半導体領域３ｐｌ
と、半導体基板１上に形成されたゲート絶縁膜３ｐｉ
と、その上に形成されたゲート電極（電極配線）３ｐｇ
とを有している。なお、一対の半導体領域３ｐｌの間に
ｐＭＯＳ３ｐのチャネル領域が形成される。

【００２７】この半導体領域３ｐｌは、ｐＭＯＳ３ｐの
ソース・ドレイン領域を形成するための領域であり、例
えばｐ形不純物のホウ素が含有されている。この半導体
領域３ｐｌ上には、例えばタングステンからなる金属層
３ｐｓが形成されている。

【００２８】なお、この半導体領域３ｐｌは、不純物濃
度の低い半導体領域をチャネル側に設け、その外側に不
純物濃度の高い半導体領域を設ける構造としても良い。

【００２９】ゲート絶縁膜３ｐｉは、例えば二酸化シリ
コン（ＳｉＯ₂)からなる。ゲート電極３ｐｇは、複数の
導体膜３ｐｇ1 〜３ｐｇ3 が下層から順に積み重ねられ
て形成されている。最下層の導体膜３ｐｇ1 は、例えば
低抵抗ポリシリコンからなる。その上層の導体膜３ｐｇ
2 は、例えばチタンシリサイド（ＴｉＳｉ₂)からなる。
さらに、最上層の導体膜３ｐｇ3 は、例えば窒化チタン
（ＴｉＮ）からなる。

【００３０】このように、ＴｉＳｉ₂等からなる導体膜
３ｐｇ2 上に、ＴｉＮ等からなる導体膜３ｐｇ3 を設け
たことにより、異物を生じることなく、ゲート電極３ｐ
ｇの抵抗を下げることができるとともに、ゲート電極３
ｐｇの強度上の信頼性を向上させることが可能となる。

【００３１】一方、ｎＭＯＳ３ｎは、ｐウエルＰＷの上
部に互いに離間して形成された一対の半導体領域３ｎｌ
と、半導体基板１上に形成されたゲート絶縁膜３ｎｉ
と、その上に形成されたゲート電極（電極配線）３ｎｇ
とを有している。なお、一対の半導体領域３ｎｌの間に
ｎＭＯＳ３ｎのチャネル領域が形成される。

【００３２】この半導体領域３ｎｌは、ｎＭＯＳ３ｎの
ソース・ドレイン領域を形成するための領域であり、例
えばｎ形不純物のリンまたはＡｓが含有されてなる。こ
の半導体領域３ｎｌ上には、例えばタングステン等から
なる金属層３ｎｓが形成されている。

【００３３】なお、この半導体領域３ｎｌは、不純物濃
度の低い半導体領域をチャネル側に設け、その外側に不
純物濃度の高い半導体領域を設ける構造としても良い。

【００３４】ゲート絶縁膜３ｎｉは、例えばＳｉＯ₂か
らなる。ゲート電極３ｎｇは、複数の導体膜３ｎｇ1 〜
３ｎｇ3 が下層から順に積み重ねられて形成されてい
る。最下層の導体膜３ｎｇ1 は、例えば低抵抗ポリシリ
コンからなる。その上層の導体膜３ｎｇ2 は、例えばＴ
ｉＳｉ₂からなる。さらに、最上層の導体膜３ｎｇ3
は、例えばＴｉＮからなる。

【００３５】このように、ＴｉＳｉ₂等からなる導体膜
３ｎｇ2 上に、ＴｉＮ等からなる導体膜３ｎｇ3 を設け
たことにより、異物を生じることなく、ゲート電極３ｎ
ｇの抵抗を下げることができるとともに、ゲート電極３
ｎｇの強度上の信頼性を向上させることが可能となる。

【００３６】また、ローカル配線領域Ｌには、上記した
ゲート電極３ｐｇ, ３ｎｇと同一の構造で構成された配
線（電極配線）４ａが形成されている。配線４ａは、複
数の導体膜４ａ1 〜４ａ3 が下層から順に積み重ねられ
て形成されている。最下層の導体膜４ａ1 は、例えば低
抵抗ポリシリコンからなる。その上層の導体膜４ａ2
は、例えばＴｉＳｉ₂からなる。さらに、最上層の導体
膜４ａ3 は、例えばＴｉＮからなる。

【００３７】このように、ＴｉＳｉ₂等からなる導体膜
４ａ2 上に、ＴｉＮ等からなる導体膜４ａ3 を設けたこ
とにより、異物を生じることなく、配線４ａの抵抗を下
げることができるとともに、配線４ａの強度上の信頼性
を向上させることが可能となる。

【００３８】上記したｎＭＯＳ３ｎ、ｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇおよび配線４ａの上面および側
面には、例えばＳｉＯ₂からなるキャップ絶縁膜５およ
びサイドウォール６が形成されている。

【００３９】また、このような半導体基板１上には、例
えばＰＳＧ（Phospho Silicate Glass）等からなる層間
絶縁膜７ａが堆積されており、これによって、上記した
ｎＭＯＳ３ｎ、ｐＭＯＳ３ｐおよび配線４ａが被覆され
ている。

【００４０】この層間絶縁膜７ａの上面は平坦に形成さ
れており、その上面には、例えばアルミニウム（Ａｌ）
−Ｓｉ−銅（Ｃｕ）合金からなる第１層配線４ｂが形成
されている。

【００４１】この第１層配線４ｂは、層間絶縁膜７ａに
穿孔された接続孔８ａを通じてｎＭＯＳ３ｎの半導体領
域３ｎｌ、ｐＭＯＳ３ｐの半導体領域３ｐｌおよび配線
４ａと電気的に接続されている。

【００４２】次に、ゲート電極３ｐｇ, ３ｎｇおよび配
線４ａを上述のように複数の導体膜によって構成したこ
とによる作用を図２〜図４等を参考にして説明する。

【００４３】まず、前記したように、低抵抗ポリシリコ
ン膜上に、例えばＴｉＳｉ₂膜を形成した構造では、Ｔ
ｉＳｉ₂膜が形成後の熱処理によって凝集を起こし、シ
ート抵抗が上昇する問題が知られている。

【００４４】図２に凝集の概念を示す。ここには、低抵
抗ポリシリコン膜３０上にＴｉＳｉ₂膜３１が形成され
ている場合が示されている。

【００４５】図２に示すように、熱処理温度が上がると
ＴｉＳｉ₂/Ｓｉの積層構造において表面エネルギーを低
下させようとして、ＳｉがＴｉＳｉ₂のグレインバウン
ダリーに拡散し析出する。この時、Ｓｉ析出箇所は不純
物濃度が低い高抵抗の部分となるために、シート抵抗を
上昇させる原因となる。

【００４６】加えて発明者らはＴｉシリサイドの他の問
題点を明かにした。図３はＴｉシリサイドを用いたゲー
ト電極の平面TEM 観察結果であり、幅0.２μm 、長さ３
０μm のゲート電極の一部に亀裂が観察された。このよ
うな亀裂も、ゲート電極の抵抗を高くする原因となって
いる。

【００４７】図４にゲート電極に亀裂が発生する確率の
ゲート電極断面積依存性を示す。ゲート長が狭くしたり
Ｔｉシリサイド層が薄くなると、不良率が高くなること
を示している。この問題は、熱処理によりＴｉＳｉ₂層
が収縮し、膜中に応力が発生してグレインバウンダリー
のような機械的に弱い部分で断線するために起こるもの
である。特にゲート長が狭くなると、機械的強度が低下
し問題が更に顕在化する。

【００４８】しかし、本実施の形態１においては、上記
したようにゲート電極３ｐｇ, ３ｎｇおよび配線４ａの
ＴｉＳｉ₂膜上にＴｉＮ膜を設けたことにより、図２の
ようにＴｉＳｉ₂膜が局所的に薄くなったり、図３のよ
うにＴｉＳｉ₂層の一部が断線したりしたとしても、そ
れに起因して局所的に抵抗が高くなってしまった部分を
ＴｉＮ膜によって補完することができるので、ゲート電
極３ｐｇ, ３ｎｇおよび配線４ａのシート抵抗値の上昇
を防ぐことが可能となっている。

【００４９】次に、本実施の形態１の半導体集積回路装
置の製造方法を図５〜図１２によって説明する。

【００５０】図５の半導体基板１は、例えば１×１０¹⁶
ｃｍ^-3程度にホウ素をドーピングしたｐ^-形のＳｉ単結
晶からなる。まず、この半導体基板１の表面に、例えば
厚さ１０ｎｍ程度のＳｉＯ₂からなる絶縁膜９を熱酸化
法等によって形成した後、その上面に、例えば厚さ１０
０ｎｍ程度の窒化シリコンからなる絶縁膜１０を気相成
長法によって形成する。

【００５１】続いて、絶縁膜１０の上面に、素子形成領
域を被覆するようなフォトレジストパターン１１ａを形
成した後に、そのフォトレジストパターン１１ａをマス
クとして、絶縁膜１０, ９を順に異方性エッチングす
る。

【００５２】その後、フォトレジストパターン１１ａを
マスクとして更に半導体基板１を、例えば0.４μm 程度
の深さまで異方性エッチングを行いアイソレーション領
域となる溝２ｃを形成する。

【００５３】なお、ここで図５中の符号ＰＭにｐＭＯＳ
素子が、また符号ＮＭにｎＭＯＳ素子が、符号Ｌにはゲ
ート電極と同一構造のセル内ローカル配線が形成され
る。

【００５４】次に、フォトレジストパターン１１ａをＯ
₂プラズマアッシングにより除去した後に、絶縁膜９を
マスクとして溝２ｃ内のみ選択的に熱酸化処理を施すこ
とにより、図６に示すように、例えば厚さ１０ｎｍ程度
のＳｉＯ₂からなる絶縁膜２ａを形成する。

【００５５】続いて、溝２ｃ内に、例えばＳｉＯ₂から
なる絶縁膜２ｂをＥＣＲ−ＣＶＤ法により溝内２ｃに埋
め込み、ＣＭＰ(Chemical Mechanical Polshing)法によ
り半導体基板１の主面上の平坦化を行う。このＣＭＰ処
理による研磨時には、窒化シリコン等からなる絶縁膜１
０がストッパーの役目を行うため、半導体基板１まで削
り込まれることはない。

【００５６】その後、その絶縁膜１０を熱リン酸液等に
より除去した後に、フォトレジストパターンをマスクと
して選択的に半導体基板１中に不純物をイオン打ち込み
法により注入することにより、図７に示すように、ｎウ
エルＮＷおよびｐウエルＰＷをそれぞれ別々に形成す
る。

【００５７】ここでｐＭＯＳ形成領域ＰＭに形成された
ｎウエルＮＷは、例えばリンを７００KeV の加速エネル
ギーで１×１０¹³ｃｍ^-2程度打ち込むことで形成し、ｎ
ＭＯＳ形成領域ＮＭに形成されたｐウエルＰＷは、ホウ
素を３００ＫeVの加速エネルギーで１×１０¹³ｃｍ^-2程
度打ち込むことで各々形成される。

【００５８】次いで、この不純物のイオン注入後に、フ
ォトレジストパターンを除去し、イオン注入によりダメ
ージを受けた結晶性を、例えば１０５０℃、１０分程度
のアニールにより回復させる。

【００５９】続いて、絶縁膜９（図６参照）を一旦、希
フッ酸液等で除去した後に、例えば厚さ７ｎｍ程度のＳ
ｉＯ₂等からなるゲート絶縁膜３ｎｉ, ３ｐｉを熱酸化
法等により形成する。

【００６０】その後、例えば４×１０²⁰ｃｍ^-3程度のリ
ンをドーピングした厚さ１００ｎｍ程度のｎ⁺形のポリ
シリコン膜と、不純物をドーピングしていない厚さ１０
０ｎｍ程度のポリシリコン膜とを気相反応法により堆積
することにより、図８に示すように、導体膜１２ａを形
成する。この際の原料ガスとしては、例えばＳｉＨ₄と
ＰＨ₃との混合ガスを６４０℃程度の温度で利用するこ
とができる。

【００６１】次いで、半導体基板１上に、例えば厚さ５
０ｎｍ程度のＴｉからなる導体膜１２ｂをスパッタリン
グ法により堆積した後、例えば窒素雰囲気で９００℃程
度のアニール処理を行う。

【００６２】これにより、導体膜１２ａ, １２ｂの界面
に、図９に示すように、ＴｉＳｉ₂等からなる導体膜１
２ｂ1 を形成するとともに、導体膜１２ｂ（図８参照）
の表面を窒化させてＴｉＮ等からなる導体膜１２ｂ2 を
形成する。この処理工程後の導体膜１２ｂ1 の厚さは、
例えば１２０ｎｍ程度、導体膜１２ｂ2 の厚さは、例え
ば４０ｎｍ程度である。

【００６３】ここで、変形例として、例えば次の２つの
工程を加えても良い。まず、第１の変形例では、上記し
たようにＴｉＳｉ₂等からなる導体膜１２ｂ1 およびＴ
ｉＮ等からなる導体膜１２ｂ2 を形成した後、例えばｎ
形不純物のリンまたはｐ形不純物のホウ素をイオン注入
する。この際の加速エネルギーは、例えば５０ＫｅＶ程
度、濃度は、例えば４×１０²⁰ｃｍ^-3程度である。

【００６４】これにより、ＴｉＳｉ₂形成時に導体膜１
２ｂ1 等におけるＳｉ析出箇所、すなわち、高抵抗箇所
に不純物を注入することにより、ゲート電極３ｎｇ, ３
ｐｇおよび配線４ａの抵抗をさらに下げることができる
とともに、凝集によってＴｉＳｉ₂膜が薄くなった箇所
の電流経路を確保することが可能となる。

【００６５】また、第２の変形例では、上記したように
ＴｉＳｉ₂等からなる導体膜１２ｂ1 を形成した後、導
体膜１２ｂ1 の上面に残されたＴｉまたは導体膜１２ｂ
1 上に形成されたＴｉＮ等からなる導体膜１２ｂ2 をア
ンモニア加水液等によって除去し、ＴｉＳｉ₂等からな
る導体膜１２ｂ1 を露出させた後、あらためてその導体
膜１２ｂ1 上にＴｉＮ等からなる導体膜をスパッタリン
グ法等によって堆積しても良い。

【００６６】続いて、例えば厚さ１５０ｎｍ程度のＳｉ
Ｏ₂または窒化シリコン等からなるキャップ絶縁膜５を
気相成長法等により導体膜１２ｂ2 上に堆積した後、そ
の上面にフォトレジストパターンをフォトリソグラフィ
技術によって形成する。

【００６７】その後、そのフォトレジストパターンをマ
スクとして、導体膜１２ａ, １２ｂ1,１２ｂ2 およびキ
ャップ絶縁膜５を、例えば反応性イオンエッチング法に
よりパターニングすることにより、図１０に示すよう
に、ゲート電極３ｐｇ, ３ｎｇおよび配線４ａを形成す
る。

【００６８】次いで、例えばＳｉＯ₂等からなる絶縁膜
を気相成長法等によって半導体基板１上の全面に堆積し
た後、その絶縁膜を異方性エッチングによりエッチバッ
クすることにより、図１１に示すように、ゲート電極３
ｎｇ, ３ｐｇの側壁にサイドウォール６を形成する。

【００６９】続いて、半導体基板１に対して、例えばダ
ウンフロー方式の低ダメージエッチング処理を施す。こ
れにより、半導体基板１の表面を、例えば１０ｎｍ程度
エッチングして、サイドウォール６の形成時に生じた半
導体基板１の上面のダメージを除去する。

【００７０】その後、各々別々のフォトレジストパター
ンをマスクとして、半導体基板１の上部にＭＯＳ・ＦＥ
Ｔのソース・ドレイン領域を形成するためのイオン注入
処理を施す。

【００７１】ここで、ｐＭＯＳ形成領域ＰＭには、例え
ばフッ化ホウ素（ＢＦ₂)を１０ＫeVの加速エネルギーで
２×１０¹⁵ｃｍ^-2程度打ち込む。また、ｎＭＯＳ形成領
域ＮＭには、例えばＡｓを２０ＫeVの加速エネルギーで
２×１０¹⁵ｃｍ^-2程度打ち込む。

【００７２】次いで、アクセプタとドナーとの各々の不
純物を打ち込み、フォトレジストパターンを除去した後
に、その不純物の活性化のために、例えば９００℃、１
分程度のアニール処理を施すことにより、ＭＯＳ・ＦＥ
Ｔのソース・ドレイン領域として機能する半導体領域３
ｐｌ, ３ｎｌを形成してｐＭＯＳ３ｐおよびｎＭＯＳ３
ｎを形成する。

【００７３】ただし、この時のアニール温度は、上記し
たＴｉＳｉ₂形成時の温度よりも同じか低くした方が、
よりシート抵抗値のバラツキを抑えることができるとと
もに、断線不良を低減することができる。これは、以下
の理由からである。

【００７４】図１２は、ポリシリコン膜上にＴｉ膜をス
パッタリング法により堆積させた後に、アニールにより
シリサイドを形成した時の半導体基板の反りおよびＴｉ
Ｓｉ₂膜のシート抵抗のアニール温度依存性を示してい
る。

【００７５】この半導体基板の反りは、シリサイド化反
応により膜収縮が生じるために生じるのであり、半導体
基板の反りは膜中の応力を示している。そして、図１２
に示されているように、半導体基板の反りは、アニール
温度が上昇すると単調増加している。

【００７６】すなわち、ゲート電極３ｐｇ, ３ｎｇおよ
び配線４ａの形成工程以降において、シリサイド化時の
アニール温度よりも更に高い温度で何らかのアニール処
理を施すと、膜収縮が生じゲート電極３ｐｇ, ３ｎｇや
配線４ａ等が断線し易いことを示している。

【００７７】したがって、ゲート電極３ｐｇ, ３ｎｇ等
の形成工程以降においては、アニール処理時の温度を、
シリサイドを形成するためのアニール処理時の温度より
低くすることが肝要である。

【００７８】続いて、図１１に示す半導体領域３ｐｌ,
３ｎｌ上に、例えばタングステン等からなる金属層３ｐ
ｓ, ３ｎｓを選択気相成長法によって形成する。この際
の反応ガスとしては、例えば六フッ化タングステン（Ｗ
Ｆ₆)ガスおよびモノシラン（ＳｉＨ₄)ガスを用いる。こ
の金属層３ｐｓ，３ｎｓの厚さは、例えば１００ｎｍ程
度である。

【００７９】その後、図１に示すように、半導体基板１
上に、例えば厚さ1.０μｍ程度のＰＳＧ（Phospho Sili
cate Glass）等からなる層間絶縁膜７ａを気相成長法等
により堆積する。

【００８０】次いで、その層間絶縁膜７ａの上面をＣＭ
Ｐ研磨法により平坦にした後、その層間絶縁膜７ａに半
導体領域３ｐｌ, ３ｎｌおよび配線４ａの一部が露出す
るような接続孔８ａをフォトリソグラフィ技術および異
方性のドライエッチング法によって穿孔する。

【００８１】続いて、半導体基板１上に、例えばタング
ステンまたはＡｌ−Ｓｉ−Ｃｕ合金からなる金属膜をＣ
ＶＤ法またはスパッタリング法等により堆積した後、そ
の金属膜をフォトリソグラフィ技術および異方性のドラ
イエッチング技術等によってパターニングすることによ
り、第１層配線４ｂを形成する。

【００８２】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。

【００８３】(1).ゲート電極３ｎｇ, ３ｐｇを構成する
ＴｉＳｉ₂等からなる導体膜３ｎｇ2上に、ＴｉＮ等か
らなる導体膜３ｎｇ3 を設けたことにより、異物を生じ
ることなく、ゲート電極３ｎｇ, ３ｐｇの抵抗を下げる
ことが可能となる。

【００８４】(2).上記(1) により、ｎＭＯＳ３ｎおよび
ｐＭＯＳ３ｐの動作速度を向上させることが可能とな
る。

【００８５】(3).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇを構成するＴｉＳｉ₂等からな
る導体膜３ｎｇ2 上に、ＴｉＮ等からなる導体膜３ｎｇ
3 を設けたことにより、異物を生じることなく、ゲート
電極３ｎｇ, ３ｐｇの強度上の信頼性を向上させること
が可能となる。

【００８６】（実施の形態２）図１３〜図１５は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００８７】本実施の形態２においては、ゲート電極お
よびローカル配線の構造および形成方法以外は前記実施
の形態１と同じである。

【００８８】そこで、本実施の形態２においては、本実
施の形態２のゲート電極の形成方法を代表例として図１
３〜図１５によって説明する。

【００８９】まず、前記実施の形態１と同様にして、図
１３に示すように、ゲート絶縁膜３ｐｉ, ３ｎｉを形成
した後の半導体基板１上に、前記実施の形態１と同一材
料からなる導体膜１２ａ, １２ｂを順に堆積する。

【００９０】続いて、半導体基板１に対して、例えば９
００℃程度のアニール処理を施すことにより、例えばＴ
ｉ等からなる導体膜１２ｂをシリサイド化して、図１４
に示すように、例えばＴｉＳｉ₂等からなる導体膜１２
ｂ1 を形成する。ただし、この際のアニール処理におい
ては窒素雰囲気とはしていない。

【００９１】その後、図１５に示すように、導体膜１２
ｂ1 においてシリサイド化していない領域、すなわち、
Ｓｉ析出した高抵抗箇所に、例えばリン等のような所定
の不純物をイオン注入法等によって打ち込む。この際の
加速エネルギーは、例えば５０ＫeV程度、不純物濃度
は、例えば４×１０²⁰ｃｍ^-3程度である。

【００９２】これにより、ＴｉＳｉ₂等からなる導体膜
１２ｂ1 において、凝集により薄くなった箇所の電流経
路を確保することができ、そのＳｉの析出した箇所の抵
抗を下げることが可能となる。また、それにより、導体
膜１２ｂ1 の強度を向上させることが可能となる。した
がって、ゲート電極３ｎｇ, ３ｐｇ（図１参照）の全体
の抵抗を下げることができるとともに、ゲート電極３ｎ
ｇ, ３ｐｇの強度上の信頼性を向上させることが可能と
なる。

【００９３】次いで、その導体膜１２ａ, １２ｂ1 を、
フォトリソグラフィ技術およびドライエッチング技術に
よってパターニングすることにより、図１に示したゲー
ト電極３ｎｇ, ３ｐｇを形成する。ただし、本実施の形
態２では、図１の導体膜３ｎｇ3,３ｐｇ3 は無い。

【００９４】このように、本実施の形態２においては、
以下の効果を得ることが可能となる。

【００９５】(1).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇを構成するＴｉＳｉ₂等からな
る導体膜１２ｂ1 を、Ｔｉ等からなる導体膜１２ｂをア
ニール処理によりシリサイド化して形成した後、その導
体膜１２ｂ1 中のシリサイド化されていない領域に所定
の不純物を導入することにより、異物を生じることな
く、ゲート電極３ｎｇ, ３ｐｇの抵抗を下げることが可
能となる。

【００９６】(2).上記(1) により、ｎＭＯＳ３ｎおよび
ｐＭＯＳ３ｐの動作速度を向上させることが可能とな
る。

【００９７】(3).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇを構成するＴｉＳｉ₂等からな
る導体膜１２ｂ1 を、Ｔｉ等からなる導体膜１２ｂをア
ニール処理によりシリサイド化して形成した後、その導
体膜１２ｂ1 中のシリサイド化されていない領域に所定
の不純物を導入することにより、異物を生じることな
く、ゲート電極３ｎｇ, ３ｐｇの強度上の信頼性を向上
させることが可能となる。

【００９８】（実施の形態３）図１６〜図１９は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００９９】本実施の形態３においては、ゲート電極お
よびローカル配線の構造および形成方法以外は前記実施
の形態１と同じである。

【０１００】そこで、本実施の形態３においては、本実
施の形態３のゲート電極の形成方法を代表例として図１
６〜図１９によって説明する。

【０１０１】まず、前記実施の形態１と同様にして、図
１６に示すように、ゲート絶縁膜３ｐｉ, ３ｎｉを形成
した後の半導体基板１上に、導体膜１２ａ, １２ｂを順
に堆積する。

【０１０２】続いて、半導体基板１に対して、例えば９
００℃程度のアニール処理を施すことにより、例えばＴ
ｉ等からなる導体膜１２ｂをシリサイド化して、図１７
に示すように、例えばＴｉＳｉ₂等からなる導体膜１２
ｂ1 を形成する。

【０１０３】その後、図１８に示すように、導体膜１２
ｂ1 の上面に、例えばＴｉからなる導体膜１２ｃをスパ
ッタリング法等によって堆積した後、半導体基板１に対
して、例えば９００℃程度のアニール処理を施すことに
より、例えばＴｉ等からなる導体膜１２ｃをシリサイド
化して、図１９に示すように、例えばＴｉＳｉ₂等から
なる導体膜１２ｃ1 を導体膜１２ｂ1 上に形成する。

【０１０４】すなわち、本実施の形態３においては、シ
リサイド形成工程を２回繰り返すことにより、１回目の
シリサイド形成工程ではシリサイド化しなかった領域を
２回目のシリサイド形成工程でシリサイド化する。これ
により、ＴｉＳｉ₂等からなる導体膜１２ｂ1,１２ｃ1
の抵抗を下げることが可能となる。

【０１０５】また、シリサイド化処理を２回施すことに
より、シリサイド化されていない領域を無くすことがで
きるので、ＴｉＳｉ₂等からなる導体膜１２ｂ1,１２ｃ
1 の強度を向上させることが可能となる。

【０１０６】次いで、その導体膜１２ａ, １２ｂ1,１２
ｃ1 を、フォトリソグラフィ技術およびドライエッチン
グ技術によってパターニングすることにより、図１に示
したゲート電極３ｎｇ, ３ｐｇを形成する。

【０１０７】ただし、本実施の形態３では、導体膜１２
ｂ1 および導体膜１２ｃ1 の積層膜が図１の導体膜３ｎ
ｇ2,３ｐｇ2 に対応し、図１の導体膜３ｎｇ3,３ｐｇ3
は無い。

【０１０８】このように、本実施の形態３においては、
以下の効果を得ることが可能となる。

【０１０９】(1).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇを構成するＴｉＳｉ₂等からな
る導体膜を２回のシリサイド化処理によって形成するこ
とにより、異物を生じることなく、ゲート電極３ｎｇ,
３ｐｇの抵抗を下げることが可能となる。

【０１１０】(2).上記(1) により、ｎＭＯＳ３ｎおよび
ｐＭＯＳ３ｐの動作速度を向上させることが可能とな
る。

【０１１１】(3).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇを構成するＴｉＳｉ₂等からな
る導体膜を２回のシリサイド化処理によって形成するこ
とにより、異物を生じることなく、ゲート電極３ｎｇ,
３ｐｇの強度上の信頼性を向上させることが可能とな
る。

【０１１２】（実施の形態４）図２０〜図２２は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【０１１３】本実施の形態４においては、ゲート電極お
よびローカル配線の構造および形成方法以外は前記実施
の形態１と同じである。

【０１１４】そこで、本実施の形態４においては、本実
施の形態４のゲート電極の形成方法を代表例として図２
０〜図２２によって説明する。

【０１１５】まず、前記実施の形態１と同様にして、図
２０に示すように、ゲート絶縁膜３ｐｉ, ３ｎｉを形成
した後の半導体基板１上に、導体膜１２ａ, １２ｂを順
に堆積する。

【０１１６】続いて、半導体基板１に対して、例えば９
００℃程度のアニール処理を施すことにより、例えばＴ
ｉ等からなる導体膜１２ｂをシリサイド化して、半導体
基板１と導体膜１２ｂとの接触界面に、図２１に示すよ
うに、例えばＴｉＳｉ₂等からなる導体膜１２ｂ1 を形
成する。

【０１１７】ただし、本実施の形態４においては、この
シリサイド処理後において導体膜１２ｂ1 の上面にシリ
サイド化されずに残されたＴｉからなる導体膜１２ｂが
存在している。

【０１１８】その後、本実施の形態４においては、半導
体基板１に対して、例えば窒素雰囲気で９００℃程度の
アニール処理を施す。これにより、上記残された導体膜
１２ｂを窒化することにより、図２２に示すように、Ｔ
ｉＳｉ₂等からなる導体膜１２ｂ1 上に、ＴｉＮ等から
なる導体膜１２ｂ2 を形成する。

【０１１９】次いで、その導体膜１２ａ, １２ｂ1,１２
ｂ2 を、フォトリソグラフィ技術およびドライエッチン
グ技術によってパターニングすることにより、図１に示
したゲート電極３ｎｇ, ３ｐｇを形成する。なお、ゲー
ト電極３ｎｇ, ３ｐｇの導体膜３ｎｇ1,３ｐｇ1 は、導
体膜１２ａに対応し、導体膜３ｎｇ2,３ｐｇ2 は、導体
膜１２ｂ1 に対応し、導体膜３ｎｇ3,３ｐｇ3 は、導体
膜１２ｂ2 に対応している。

【０１２０】このように、本実施の形態４によれば、以
下の効果を得ることが可能となる。

【０１２１】(1).ゲート電極３ｎｇ, ３ｐｇを構成する
ＴｉＳｉ₂等からなる導体膜３ｎｇ2上に、ＴｉＮ等か
らなる導体膜３ｎｇ3 を設けたことにより、異物を生じ
ることなく、ゲート電極３ｎｇ, ３ｐｇの抵抗を下げる
ことが可能となる。

【０１２２】(2).上記(1) により、ｎＭＯＳ３ｎおよび
ｐＭＯＳ３ｐの動作速度を向上させることが可能とな
る。

【０１２３】(3).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎｇ, ３ｐｇを構成するＴｉＳｉ₂等からな
る導体膜３ｎｇ2 上に、ＴｉＮ等からなる導体膜３ｎｇ
3 を設けたことにより、異物を生じることなく、ゲート
電極３ｎｇ, ３ｐｇの強度上の信頼性を向上させること
が可能となる。

【０１２４】（実施の形態５）図２３は本発明の他の実
施の形態である半導体集積回路装置の要部平面図、図２
４は図２３のXXIV−XXIV線の断面図である。

【０１２５】本実施の形態５においては、本発明を、例
えばＤＲＡＭ（Dynamic Random Access Memory）に適用
した場合について説明する。

【０１２６】このＤＲＡＭを図２３および図２４によっ
て説明する。ＤＲＡＭを構成する半導体基板１は、例え
ばｐ^-形のシリコン（Ｓｉ）単結晶からなり、その上部
には、例えばロコス法等によって形成された二酸化シリ
コン（ＳｉＯ₂)からなる素子分離部２が形成されてい
る。

【０１２７】メモリセル領域Ｍにおける半導体基板１の
上部には、ｐウエルＰＷが形成されている。このｐウエ
ルＰＷには、例えばｐ形不純物のホウ素が導入されてい
る。そして、このｐウエルＰＷ上には、メモリセルＭＣ
が形成されている。このメモリセルＭＣは、１つのメモ
リセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳという）
１３と１つのキャパシタ１４とから構成されている。こ
の１個のメモリセルＭＣのサイズは、例えば1.１５μｍ
²程度である。

【０１２８】選択ＭＯＳ１３は、半導体基板１の上部に
互いに離間して形成された一対の半導体領域１３ｎｌ,
１３ｎｌと、半導体基板１上に形成されたゲート絶縁膜
１３ｎｉと、ゲート絶縁膜１３ｎｉ上に形成されたゲー
ト電極１３ｎｇとを有している。

【０１２９】半導体領域１３ｎｌは、選択ＭＯＳ１３の
ソース領域およびドレイン領域を形成するための領域で
あり、この半導体領域１３ｎｌには、例えばｎ形不純物
のリンまたはヒ素（Ａｓ）が導入されている。なお、こ
の半導体領域１３ｎｌ, １３ｎｌの間に選択ＭＯＳ１３
のチャネル領域が形成されている。

【０１３０】この半導体領域１３ｎｌ, １３ｎｌおよび
２個のチャネル領域からなる１個の活性領域は、その平
面形状が素子分離部２によって囲まれて規定されてお
り、半導体領域１３ｎｌを中心にして左右対称の形状に
形成されている（図２３参照）。

【０１３１】なお、選択ＭＯＳ１３のゲート電極１３ｎ
ｇ下のチャネル領域は、平面で見たときに屈折した上辺
と下辺とを有しているが、その屈折角度は１３５°以上
に設計されているので、チャネル領域の上辺と下辺でほ
ぼ同じバーズビークの伸びおよび素子分離部２の端部の
形状が得られるようになっている。

【０１３２】これにより、本実施の形態５によれば、選
択ＭＯＳ１３のチャネル領域の表面に段差が形成され難
くなるので、チャネル領域の全面にほぼ同じ深さに不純
物をイオン注入により導入することが可能となってい
る。このため、均一な不純物濃度分布を有するチャネル
領域を得ることができるので、選択ＭＯＳ１３のしきい
値電圧の変動を防ぐことが可能となっている。

【０１３３】ゲート絶縁膜１３ｎｉは、例えばＳｉＯ₂
からなる。また、ゲート電極１３ｎｇは、前記実施の形
態１と同様に、例えば低抵抗ポリシリコン膜からなる導
体膜１３ｎｇ1 上に、例えばＴｉＳｉ₂からなる導体膜
１３ｎｇ2 が形成され、さらにその上に、例えばＴｉＮ
等からなる導体膜１３ｎｇ3 が堆積されて構成されてい
る。したがって、前記実施の形態１と同様の作用および
効果を得ることが可能な構造となっている。

【０１３４】このゲート電極１３ｎｇは、ワード線ＷＬ
の一部でもある。ワード線ＷＬは、上記した活性領域が
延在する方向に対して直交する方向に延在しており、選
択ＭＯＳ１３のしきい値電圧を得るために必要な一定の
幅を有している。この互いに隣接するワード線ＷＬの間
隔は、例えば0.６７μｍ程度である。

【０１３５】なお、その一定の幅の寸法を有するワード
線ＷＬの領域は、少なくとも製造プロセスにおけるマス
ク合わせ余裕寸法に相当する分、活性領域の幅よりも広
く設けられている。

【０１３６】このゲート電極１３ｎｇの形成方法は、前
記実施の形態１と同じなので、ここでは説明を省略す
る。

【０１３７】このゲート電極１３ｎｇ（ワード線ＷＬ）
の上面および側面は、絶縁膜１５ａ, １５ｂを介してキ
ャップ絶縁膜５およびサイドウォール６によって被覆さ
れている。これらのキャップ絶縁膜５およびサイドウォ
ール６は、層間絶縁膜１６ａ〜１６ｃによって被覆され
ている。そして、層間絶縁膜１６ａ〜１６ｃには、半導
体基板１の上層部の半導体領域１３ｎｌが露出するよう
な接続孔８ａ1 が形成され、層間絶縁膜１６ａ, １６ｂ
には、半導体基板１の上層部の半導体領域１６ｎｌが露
出するような接続孔８ａ2 が形成されている。これら接
続孔８ａ1,８ａ2 の直径は、例えば0.３６μｍ程度であ
る。

【０１３８】絶縁膜１５ａ, １５ｂは、例えばＳｉＯ₂
からなる。また、本実施の形態５においては、キャップ
絶縁膜５およびサイドウォール６が、例えば窒化シリコ
ンからなる。

【０１３９】絶縁膜１５ａ, １５ｂは、例えば次の２つ
の機能を有している。すなわち、第１は、キャップ絶縁
膜５およびサイドウォール６を形成する際にその成膜処
理装置内が導体膜１３ｎｇ2 の構成金属元素で汚染され
るのを防止する機能である。第２は、半導体集積回路装
置の製造工程における熱処理等に際し、熱膨張差に起因
してキャップ絶縁膜５およびサイドウォール６に加わる
ストレスを緩和する機能である。

【０１４０】キャップ絶縁膜５およびサイドウォール６
は、層間絶縁膜１６ａ, １６ｂに接続孔８ａ1,８ａ2 を
形成する際にエッチングストッパとして機能し、互いに
隣接するワード線ＷＬ間に接続孔８ａ1,８ａ2 を自己整
合的に形成するための膜として機能している。すなわ
ち、キャップ絶縁膜５およびサイドウォール６は、ワー
ド線ＷＬの幅方向における接続孔８ａ1,８ａ2 の寸法を
規定している。

【０１４１】このため、例えば接続孔８ａ1,８ａ2 がワ
ード線ＷＬの幅方向（図３の左右方向）に多少ずれたと
しても、キャップ絶縁膜５およびサイドウォール６がエ
ッチングストッパとして機能するので、その接続孔８ａ
1,８ａ2 からワード線ＷＬの一部が露出するようなこと
もない。したがって、接続孔８ａ1,８ａ2 の位置合わせ
余裕を小さくすることができる。

【０１４２】なお、接続孔８ａ1,８ｂ2 がワード線ＷＬ
の長手方向（図２３の上下方向）にずれたとしても、こ
こでは層間絶縁膜１６ａ, １６ｂの厚さがある程度確保
されているので、接続孔８ａ1,８ａ2 から半導体基板１
の上面が露出することもない。

【０１４３】層間絶縁膜１６ａは、例えばＳｉＯ₂から
なり、層間絶縁膜１６ｂは、例えばＢＰＳＧ（Boro Pho
spho Silicate Glass)からなる。この層間絶縁膜１６ａ
は、その上層の層間絶縁膜１６ｂ中のホウ素またはリン
が下層の半導体基板１に拡散するのを防止する機能を有
している。

【０１４４】また、層間絶縁膜１６ｂは、配線層の下地
を平坦にする機能を有している。これにより、フォトリ
ソグラフィのマージンを確保することができ、接続孔８
ａ1,８ａ2 や配線のパターン転写精度を向上させること
ができるようになっている。

【０１４５】層間絶縁膜１６ｂ上には、例えばＳｉＯ₂
からなる層間絶縁膜１６ｃが形成されている。この層間
絶縁膜１６ｃは、後述するビット線形成工程時等におい
て、層間絶縁膜１６ｂからキャップ絶縁膜５の一部が露
出していると、その露出部分がエッチングされてワード
線ＷＬが露出してしまう場合があるので、それを防止す
るための膜である。したがって、そのような問題が生じ
ない場合には、設けなくても良い。

【０１４６】層間絶縁膜１６ｃ上には、ビット線（電極
配線）ＢＬが形成されている。このビット線ＢＬは、例
えば低抵抗ポリシリコンからなる導体膜ＢＬ1 の上層
に、例えばＴｉＳｉ₂からなる導体膜ＢＬ2 を介して、
例えばＴｉＮ等からなる導体膜ＢＬ3 が堆積されてな
り、接続孔８ｂ1 を介して半導体領域１３ｎｌと電気的
に接続されている。この互いに隣接するビット線ＢＬの
間隔は、例えば0.８６μｍ程度である。

【０１４７】ビット線ＢＬの形成方法は、前記実施の形
態１と同じなので、ここでは説明を省略する。

【０１４８】導体膜ＢＬ1 と層間絶縁膜１６ｃとの間に
は、接続孔８ｂ1 を形成する際にエッチングマスクとな
ったマスク膜１７ａが残されている。このマスク膜１７
ａは、接続孔８ｂ1 形成時におけるエッチング選択比を
高くするための膜で、例えば低抵抗ポリシリコンからな
り、ビット線ＢＬの一部でもある。

【０１４９】このビット線ＢＬは、上記したワード線Ｗ
Ｌと直交するように配置されている（図２３参照）。ビ
ット線ＢＬの中心線は、ビット線用の接続孔８ｂ1 の中
心に必ずしも一致させる必要はないが、この場合、ビッ
ト線ＢＬはキャパシタ用の接続孔８ａ1,８ａ2 を完全に
囲むための突出部を必要とする。

【０１５０】なお、ビット線ＢＬに上記突出部を形成す
ると、隣接するビット線ＢＬと突出部との短絡不良が生
じる可能性があるため、その突出部に隣接するビット線
ＢＬ部分を突出部から離れるように少し屈曲してある。

【０１５１】ビット線ＢＬの上面および側面は、絶縁膜
１５ｃ, １５ｄを介してキャップ絶縁膜５ａおよびサイ
ドウォール６ａによって被覆されている。このキャップ
絶縁膜５ａおよびサイドウォール６ａは、層間絶縁膜１
６ｃ等に接続孔８ａ2 を形成する際にエッチングストッ
パとして機能し、互いに隣接するビット線ＢＬ間に接続
孔８ａ2 を自己整合的に形成するための膜として機能し
ている。すなわち、キャップ絶縁膜５ａおよびサイドウ
ォール６ａは、ビット線ＢＬの幅方向における接続孔８
ａ1,８ａ2 の寸法を規定している。

【０１５２】したがって、例えば接続孔８ａ1,８ａ2 が
ビット線ＢＬの幅方向（図２３の上下方向）に多少ずれ
たとしても、キャップ絶縁膜５ａおよびサイドウォール
６ａがエッチングストッパとして機能するので、その接
続孔８ａ1,８ａ2 が素子分離領域に入り込み過ぎること
もない。このため、接続孔８ａ1,８ａ2 の位置合わせ余
裕を小さくすることができる。

【０１５３】さらに、このキャップ絶縁膜５ａおよびサ
イドウォール６ａは、絶縁膜１８によって被覆されてい
る。この絶縁膜１８は、キャパシタ１４を形成した後の
下地の絶縁膜を除去する際にエッチングストッパとして
機能する膜であり、例えば窒化シリコンからなる。

【０１５４】この絶縁膜１８の厚さは、例えば１００〜
５００Å、好ましくは２５０Å程度に設定されている。
これ以上厚いと、ダングリングボンドを終端するための
最終的な水素アニール処理時に、水素が窒化シリコン膜
で捕縛されてしまい、充分な終端効果が得られなくなっ
てしまうからである。

【０１５５】このビット線ＢＬの上層には、例えば円筒
形のキャパシタ１４が形成されている。すなわち、本実
施の形態５のＤＲＡＭは、ビット線ＢＬの上層にキャパ
シタ１４が配置される構造となっている。

【０１５６】キャパシタ１４は、第１電極（第３導体
膜）１４ａ表面にキャパシタ絶縁膜１４ｂを介して第２
電極１４ｃが被覆され構成されている。すなわち、本実
施の形態５では、第１電極１４ａの下面側およびキャパ
シタ１４の軸部側面にも容量部が形成されており、これ
により大きな容量を確保することが可能となっている。

【０１５７】第１電極１４ａは、例えば低抵抗ポリシリ
コンからなり、接続孔８ａ1 内に埋め込まれた導体膜１
９を通じて選択ＭＯＳ１３の一方の半導体領域１３ｎｌ
と電気的に接続されている。導体膜１９は、例えば低抵
抗ポリシリコンからなる。

【０１５８】キャパシタ絶縁膜１４ｂは、例えば窒化シ
リコン膜上にＳｉＯ₂膜が堆積されて形成されている。
また、第２電極１４ｃは、例えば低抵抗ポリシリコンか
らなり、所定の配線と電気的に接続されている。

【０１５９】なお、キャパシタ１４の第１電極１４ａの
下部のマスク膜１７ｂは、接続孔８ａ2 を穿孔する際に
マスクとして用いた膜である。このマスク膜１７ｂは、
例えば低抵抗ポリシリコンからなり、キャパシタ１４の
第１電極１４ａの一部となっている。

【０１６０】このように、本実施の形態５によれば、以
下の効果を得ることが可能となる。

【０１６１】(1).ゲート電極１３ｎｇを構成するＴｉＳ
ｉ₂等からなる導体膜１３ｎｇ2 およびビット線ＢＬを
構成するＴｉＳｉ₂等からなる導体膜ＢＬ2 上に、それ
ぞれＴｉＮ等からなる導体膜１３ｎｇ3 および導体膜Ｂ
Ｌ3 を設けたことにより、異物を生じることなく、ゲー
ト電極１３ｎｇおよびビット線ＢＬの抵抗を下げること
が可能となる。

【０１６２】(2).上記(1) により、選択ＭＯＳ１３ｎの
動作速度およびビット線ＢＬに伝送される信号の速度を
向上させることが可能となる。したがって、ＤＲＡＭの
アクセスタイムを短縮させることが可能となる。

【０１６３】(3).選択ＭＯＳ１３のゲート電極１３ｎｇ
を構成するＴｉＳｉ₂等からなる導体膜１３ｎｇ2 およ
びビット線ＢＬを構成するＴｉＳｉ₂等からなる導体膜
ＢＬ2上に、ＴｉＮ等からなる導体膜１３ｎｇ3 および
導体膜ＢＬ3 を設けたことにより、異物を生じることな
く、ゲート電極１３ｎｇおよびビット線ＢＬの強度上の
信頼性を向上させることが可能となる。

【０１６４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜５に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１６５】例えば前記実施の形態５においては、クラ
ウン形状のキャパシタとした場合について説明したがこ
れに限定されるものではなく種々変更可能であり、例え
ばフィン形状のキャパシタでも良い。

【０１６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路またはＤＲＡＭを有する半導体集積回路装置に適
用した場合について説明したが、それに限定されるもの
ではなく、例えばＳＲＡＭ（Static Random Access Mem
ory)やＥＥＰＲＯＭ（Electrically Erasable Programm
able ROM）を有する半導体集積回路装置等に適用でき
る。本発明は、少なくとも低抵抗ポリシリコン膜上にＴ
ｉＳｉ₂からなる導体膜を堆積して構成される電極また
は配線を有する半導体集積回路装置に適用できる。

【０１６７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１６８】(1).本発明の半導体集積回路装置の製造方
法によれば、電極配線を構成する多結晶シリコン膜上に
チタンシリサイド層を介して窒化チタン膜を設ける工程
を有することにより、チタンシリサイド層が局所的に薄
くなったり、断線したりしても、窒化チタン層によって
局所的に抵抗が高い部分を補完することができるので、
電極配線の全体的なシート抵抗値の上昇を防ぐことが可
能となる。

【０１６９】(2).本発明の半導体集積回路装置の製造方
法によれば、電極配線を構成するチタンシリサイド層に
おいてグレインバウンダリー中のシリコンの析出した高
抵抗箇所に、所定導電形の不純物をイオン注入法により
打ち込むことにより、そのシリコン析出箇所の抵抗を下
げることができる。これにより、凝集に起因してチタン
シリサイド層が薄くなった箇所の電流経路を確保するこ
とができるので、電極配線の抵抗を下げることが可能と
なる。また、電極配線の機械的強度も向上させることが
可能となる。

【０１７０】(3).本発明の半導体集積回路装置の製造方
法によれば、チタンシリサイド層の形成時の熱処理温度
をその後の工程での熱処理温度よりも高くしたことによ
り、電極配線におけるチタンシリサイド層の断線不良を
防止することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。

【図２】シリサイド中の凝集の様子を模式的に示す説明
図である。

【図３】ゲート電極を構成するシリサイド膜に生じた亀
裂をＴＥＭによって撮影した説明図である。

【図４】ゲート電極中のシリサイド膜に亀裂が生じる確
率がシリサイド膜の断面積に依存することを測定したグ
ラフ図である。

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。

【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。

【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。

【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。

【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。

【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。

【図１２】シリサイド膜を形成する際のアニール温度と
半導体基板の反りおよびシート抵抗との関係を示すグラ
フ図である。

【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の図１３に続く製造工程中における要部断面図で
ある。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の図１４に続く製造工程中における要部断面図で
ある。

【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１７】本発明の他の実施の形態である半導体集積回
路装置の図１６に続く製造工程中における要部断面図で
ある。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の図１７に続く製造工程中における要部断面図で
ある。

【図１９】本発明の他の実施の形態である半導体集積回
路装置の図１８に続く製造工程中における要部断面図で
ある。

【図２０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図２１】本発明の他の実施の形態である半導体集積回
路装置の図２０に続く製造工程中における要部断面図で
ある。

【図２２】本発明の他の実施の形態である半導体集積回
路装置の図２１に続く製造工程中における要部断面図で
ある。

【図２３】本発明の他の実施の形態である半導体集積回
路装置の要部平面図である。

【図２４】図２３のXXIV−XXIV線の断面図である。

【符号の説明】

１半導体基板２素子分離部２ａ絶縁膜２ｂ絶縁膜２ｃ溝３ｐｐチャネル形のＭＯＳ・ＦＥＴ３ｐｌ半導体領域３ｐｉゲート絶縁膜３ｐｇゲート電極（電極配線）３ｐｇ1 導体膜３ｐｇ2 導体膜３ｐｇ3 導体膜３ｎｎチャネル形のＭＯＳ・ＦＥＴ３ｎｌ半導体領域３ｎｉゲート絶縁膜３ｎｇゲート電極（電極配線）３ｎｇ1 導体膜３ｎｇ2 導体膜３ｎｇ3 導体膜４ａ配線（電極配線）４ａ1 導体膜４ａ2 導体膜４ａ3 導体膜５キャップ絶縁膜６，６ａサイドウォール７ａ層間絶縁膜８ａ, ８ａ1,８ａ2,８ｂ1 接続孔９絶縁膜１０絶縁膜１１ａフォトレジストパターン１２ａ導体膜１２ｂ導体膜１２ｂ1 導体膜１２ｂ2 導体膜１３メモリセル選択ＭＯＳ・ＦＥＴ１３ｎｌ半導体領域１３ｎｉゲート絶縁膜１３ｎｇゲート電極（電極配線）１３ｎｇ1 導体膜１３ｎｇ2 導体膜１３ｎｇ3 導体膜１４キャパシタ１４ａ第１電極１４ｂキャパシタ絶縁膜１４ｃ第２電極１５ａ〜１５ｄ絶縁膜１６ａ〜１６ｃ層間絶縁膜１７ａ, １７ｂマスク膜ＮＷｎウエルＰＷｐウエルＭメモリセル領域ＭＣメモリセルＢＬビット線（電極配線）ＢＬ1 導体膜ＢＬ2 導体膜ＢＬ3 導体膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者久保真紀東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者紺野秋彦東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者福田直樹東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された電極配線を、
多結晶シリコン膜上に形成されたチタンシリサイド膜上
に窒化チタン膜を積み重ねて構成したことを特徴とする
半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置にお
いて、前記電極配線が、ＭＩＳトランジスタのゲート電
極であることを特徴とする半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置にお
いて、前記電極配線が、ＤＲＡＭのメモリセル選択ＭＩ
Ｓトランジスタのゲート電極およびＤＲＡＭのビット線
であることを特徴とする半導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置の製
造方法において、（ａ）前記多結晶シリコン膜を堆積し
た後、その上にチタン膜を堆積する工程と、（ｂ）前記
チタン膜を堆積した後、窒素雰囲気で熱処理を加えるこ
とにより前記多結晶シリコン膜とチタン膜との界面にチ
タンシリサイド層を形成するとともに、前記チタン膜の
上部に窒化チタン層を形成する工程とを有することを特
徴とする半導体集積回路装置の製造方法。
【請求項５】請求項１記載の半導体集積回路装置の製
造方法において、（ａ）前記多結晶シリコン膜を堆積し
た後、その上にチタン膜を堆積する工程と、（ｂ）前記
チタン膜を堆積した後、前記半導体基板に対して熱処理
を加えることにより、前記チタン膜をチタンシリサイド
層とする工程と、（ｃ）前記チタンシリサイド層上に窒
化チタン層を堆積する工程とを有することを特徴とする
半導体集積回路装置の製造方法。
【請求項６】半導体基板上に電極配線を形成する際
に、（ａ）前記半導体基板上に多結晶シリコン膜を堆積
する工程と、（ｂ）前記多結晶シリコン膜上にチタン膜
を堆積する工程と、（ｃ）前記チタン膜を堆積した後、
前記半導体基板に対して熱処理を加えることによりチタ
ンシリサイド層を形成する工程と、（ｄ）前記チタンシ
リサイド層に、所定導電形の不純物をイオン注入法によ
り打ち込む工程と、（ｅ）前記多結晶シリコン膜および
所定導電形の不純物を注入した後のチタンシリサイド層
をパターニングすることにより、前記電極配線を形成す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
【請求項７】請求項６記載の半導体集積回路装置の製
造方法において、前記チタンシリサイド層を形成するた
めの熱処理温度が９００℃以上であり、前記所定導電形
の不純物の注入工程においては、その不純物をチタンシ
リサイド層においてグレインバウンダリーのシリコン析
出箇所に打ち込むことを特徴とする半導体集積回路装置
の製造方法。
【請求項８】請求項４〜７のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記チタンシリ
サイド層の形成時における熱処理温度を、その後の半導
体集積回路装置の製造工程における熱処理よりも高温と
することを特徴とする半導体集積回路装置の製造方法。