KR20090073409A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 보론 세이그레이션에 의한 임계전압(Vt)의 저하 현상을 보상하여 서브스레숄드 구간의 오프전류(Ioff)를 개선하도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 반도체 기판에 일방향으로 형성되고 코너 부분에 모트가 발생한 소자 격리막과, 상기 소자 격리막의 코너 부분과 반도체 기판에 형성되는 제 1 게이트 절연과, 상기 제 1 게이트 절연막을 포함하여 상기 소자 격리막상에 형성되는 제 2 게이트 절연막과, 상기 소자 격리막과 교차하도록 제 2 게이트 절연막상에 형성되는 게이트 전극을 포함하여 구성되는 것을 특징으로 한다.
반도체 소자, 모트, 소자 격리막, 게이트 절연막
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 서브스레숄드(subthreshold) 구간에서 오프전류(Ioff)를 줄이도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체소자의 고집적화 경향에 따라 종래에 많이 사용되던 LOCOS형 소자 분리공정대신 활성영역의 면적을 늘일 수 있는 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다.
STI 공정은 반도체 기판 영역을 선택적으로 식각하여 소자 분리를 위한 트렌치를 형성하고, 트렌치에 절연막을 매립하는 방법이다.
그러나, 단순한 트렌치 소자 분리 방법의 경우, 활성 영역(Active Area) 가장 자리의 산화막, 즉 소자분리막 상단 가장자리(edge) 부분의 산화막이 각종 전세정(pre-cleaning) 공정 및 습식 식각 공정시 빨리 식각되어 과도하게 침식된 모트(moat)가 형성된다.
결과적으로 트렌치 소자분리막의 상단 가장자리(edge)에 원치않는 과도하 게 침식된 모양의 날카로운 모서리가 형성되게 되고, 소자 동작시 이 모트 부위에 전계가 집중되어 소자의 비정상적인 동작, 즉, 험프(Hump) 및 트랜지스터의 폭이 감소함에 따라 트랜지스터의 임계전압(Vt)이 감소하는 INWE(Inverse Narrow Width Effect)가 유발되고, 이 부위에서 게이트 산화막이 얇아져서 소자 신뢰성에 문제가 발생된다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 차례로 형성한 상태에서, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드 질화막(13)과 패드 산화막(12)을 포토 및 식각 공정으로 패터닝하고, 이어서 노출된 반도체 기판(11)을 소정 깊이만큼 식각하여 트렌치(14)를 형성한다.
여기서, 상기 반도체 기판(11)에 웰을 형성하기 위한 공정을 추가적으로 실시하고, 고전압 소자인 경우에는 별도의 드리프트 영역을 형성할 수도 있다.
도 1b에 도시된 바와 같이, 상기 반도체 기판(11)을 열산화하여 상기 트렌치(14)의 측면에 열산화막(15)을 형성한다.
이어서, 상기 트렌치(14)가 완전히 매립되도록 상기 결과물 상에 두껍게 갭필(gap-fill)용 산화막(16)을 증착한다. 이때 트렌치 갭필용 산화막으로는 고밀도 플라즈마(High Density Plasma : 이하 HDP) 산화막 또는 TEOS/O3 상압 화학 기상 증착 방식(APCVD)에 의해 NSG(Nondoped Silicate Glass) 산화막을 증착한다.
도 1c에 도시된 바와 같이, 상기 패드 질화막(13)이 노출되도록 산화막(16)의 표면을 화학기계적연마(Chemical Mechanical Polishing : 이하, "CMP"라 칭함) 공정으로 연마한다. 이 과정에서 패드 질화막(13)은 상기 산화막(16)의 CMP 스톱층(Stop Layer) 역할을 하게 되고, 패드질화막(13)도 소정두께가 연마되며 패드질화막 사이의 트렌치 갭필 산화막은 연마 선택비에 의해 패드질화막의 높이보다 낮게 오목하게 되어 연마된다.
도 1d에 도시된 바와 같이, 상기 패드 질화막(13)을 습식 식각 공정을 통해 제거하고, 상기 패드 산화막(12)을 제거한다.
여기서, 상기 패드 산화막(12)은 후속 공정에서 불산(HF) 용액에 산화막 제거에 필요한 최적 시간의 150% 이상의 시간동안 디핑(dipping)시켜 제거되게 하는데, 이 과정에서 산화막의 코너부가 오목하게되어 모트(A)가 발생한다.
도 1e에 도시된 바와 같이, 상기 모트(A)가 발생된 반도체 기판(11)의 전면에 게이트 절연막(17)을 형성하고, 상기 게이트 절연막(17)상에 폴리 실리콘막을 형성한 후, 상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극(18)을 형성한다.
이후 공정을 도시하지 않았지만 상기 게이트 전극(18) 양측의 반도체 기판(11) 표면내에 소오스 및 드레인 불순물 영역을 형성하고, 각종 배선공정을 실시하여 반도체 소자를 형성한다.
그러나 상기와 같이 제조된 종래의 반도체 소자의 제조공정시 모트 패턴 이후 수차례의 열처리 공정을 진행하면서 소자 격리막의 코너(corner) 부분에서 보 론 세이그레이션(Boron segregation)이 발생하고, 이는 웰(well) 농도가 낮은 고전압 소자인 경우에 임계전압(Vt)을 낮추는 효과를 가져온다.
그래서 고전압 소자의 중심 부분과 코너 부분간 임계전압의 차이가 크게 발생하고 이로 인해 서브스레숄드 구간에서 높은 오프 전류(Ioff)가 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로 보론 세이그레이션에 의한 임계전압(Vt)의 저하 현상을 보상하여 서브스레숄드 구간의 오프전류(Ioff)를 개선하도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 반도체 기판에 일방향으로 형성되고 코너 부분에 모트가 발생한 소자 격리막과, 상기 소자 격리막의 코너 부분과 반도체 기판에 형성되는 제 1 게이트 절연과, 상기 제 1 게이트 절연막을 포함하여 상기 소자 격리막상에 형성되는 제 2 게이트 절연막과, 상기 소자 격리막과 교차하도록 제 2 게이트 절연막상에 형성되는 게이트 전극을 포함하여 구성되는 것을 특징으로 한다.
또한, 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 패드 산화막 및 패드 질화막을 차례로 형성하는 단계; 상기 패드 질화막과 패드 산화막을 선택적으로 제거하여 소자 격리영역을 정의하는 단계; 상기 패드 질화막과 패드 산화 막을 마스크로 상기 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 반도체 기판의 전면에 절연막을 형성하는 단계; 상기 패드 질화막의 표면까지 상기 절연막을 연마하여 트렌치 내부에 소자 격리막을 형성하는 단계; 상기 패드 질화막과 패드 산화막을 제거하는 단계; 상기 소자 격리막을 포함한 반도체 기판의 전면에 제 1 게이트 절연막을 형성하고 상기 소자 격리막의 중심부분에 형성된 제 1 게이트 절연막을 제거하는 단계; 상기 제 1 게이트 절연막을 포함한 전면에 제 2 게이트 절연막을 형성하는 단계; 상기 제 2 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성하는 것을 특징으로 한다.
본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 모트가 발생된 폭 방향의 코너부분에 다른 부분보다 더 두껍게 게이트 절연막을 형성하여 코너쪽 임계전압(Vt)를 증가시키고 이로 인해 서브스레숄드 구간에서 코너쪽이 턴온(turn on)되는 현상을 방지할 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 레이아웃도 및 VI-VI선에 따는 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(101)에 일방향으로 형성되고 코너 부분에 모트(A)가 발생한 소자 격리막(106)과, 상기 소자 격리막(106)의 코너 부분과 반도체 기판(101)에 형성되는 제 1 게이트 절연막(107)과, 상기 제 1 게이트 절연막(107)을 포함하여 상기 소자 격리막(107)상에 형성되는 제 2 게이트 절연막(109)과, 상기 소자 격리막(106)과 교차하도록 제 2 게이트 절연막(109)상에 형성되는 게이트 전극(110)을 포함하여 구성된다.
종래에는 소자 격리막(106)의 코너 부분에 모트(A)의 발생으로 보론 세이그레이션의 발생으로 임계전압이 감소하는데, 본 발명에서는 상기 소자 격리막(106)의 코너 부분의 게이트 절연막 즉 상기 소자 격리막(106)의 코너 부분은 제 1 게이트 절연막(107)과 제 2 게이트 절연막(109)이 오버랩되도록 형성하여 보론 아웃확산(outdiffusion)으로 인한 임계전압 감소를 보상하고 있다.
여기서, 상기 제 1 게이트 절연막(107)과 제 2 게이트 절연막(109)은 동일한 두께로 형성되어 있다. 한편, 상기 제 1 게이트 절연막(107)과 제 2 게이트 절연막(109)의 두께를 서로 다르게 형성할 수도 있다. 즉, 상기 제 1 게이트 절연막(107)을 상기 제 2 게이트 절연막(109)보다 두껍게 형성하거나, 상기 제 2 게이트 절연막(109)을 상기 제 1 게이트 절연막(107)보다 두껍게 형성할 수도 있다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(101) 상에 100Å 내지 150Å 두께의 패드 산화막(102)과 1,500Å 내지 2,000Å 두께의 패드 질화막(103)을 차례로 형성한 상태에서, 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드 질화막(103)과 패드 산화막(102)을 포토 및 식각 공정으로 패터닝하고, 이어서 노출된 반도체 기판(101)을 소정 깊이만큼 식각하여 트렌치(104)를 형성한다.
여기서, 상기 반도체 기판(101)에 웰을 형성하기 위한 공정을 추가적으로 실시하고, 고전압 소자인 경우에는 별도의 드리프트 영역을 형성할 수도 있다.
도 3b에 도시된 바와 같이, 상기 반도체 기판(101)에 열산화 공정을 실시하여 트렌치(104)의 측면에 200Å 내지 300Å 두께의 열산화막(105)을 형성한다.
이어서, 상기 트렌치(104)가 완전히 매립되도록 상기 결과물 상에 두껍게 갭필(gap-fill)용 산화막(106)을 증착한다. 이때 트렌치 갭필용 산화막으로는 고밀도 플라즈마(High Density Plasma : 이하 HDP) 산화막 또는 TEOS/O3 상압 화학 기상 증착 방식(APCVD)에 의해 NSG(Nondoped Silicate Glass) 산화막을 증착한다.
도 3c에 도시된 바와 같이, 상기 패드 질화막(103)이 노출되도록 산화막(106)의 표면을 화학기계적연마(Chemical Mechanical Polishing : 이하, "CMP"라 칭함) 공정으로 연마한다. 이 과정에서 패드 질화막(103)은 상기 산화막(106)의 CMP 스톱층(Stop Layer) 역할을 하게 되고, 패드 질화막(103)도 소정두께가 연마되며 패드질화막 사이의 트렌치 갭필 산화막은 연마 선택비에 의해 패드질화막의 높 이보다 낮게 오목하게 되어 연마된다.
도 3d에 도시된 바와 같이, 상기 패드 질화막(103)을 습식 식각 공정을 통해 제거하고, 상기 패드 산화막(102)을 제거한다.
여기서, 상기 패드 산화막(102)은 후속 공정에서 불산(HF) 용액에 산화막 제거에 필요한 최적 시간의 150% 이상의 시간동안 디핑(dipping)시켜 제거되게 하는데, 이 과정에서 산화막의 코너부가 오목하게되어 모트(A)가 발생한다.
도 3e에 도시된 바와 같이, 상기 모트(A)가 발생된 반도체 기판(101)의 전면에 제 1 게이트 절연막(107)을 형성하고, 상기 제 1 게이트 절연막(107)상에 포토레지스트(108)를 도포한 후 노광 및 현상공정으로 상기 소자 격리막(106)의 중심 부분이 오픈되도록 패터닝한다.
이어서, 상기 패터닝된 포토레지스트(108)를 마스크로 이용하여 상기 소자 격리막(108)상의 제 1 게이트 절연막(107)을 선택적으로 제거한다.
도 3f에 도시된 바와 같이, 상기 포토레지스트(108)를 제거하고, 상기 제 1 게이트 절연막(107)을 포함한 반도체 기판(101)의 전면에 제 2 게이트 절연막(109)을 형성한다.
이어서, 상기 제 2 게이트 절연막(109)상에 폴리 실리콘막을 형성하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극(110)을 형성한다.
이후 공정을 도시하지 않았지만 상기 게이트 전극(110) 양측의 반도체 기판(101) 표면내에 소오스 및 드레인 불순물 영역을 형성하고, 각종 배선 공정을 실 시하여 본 발명의 반도체 소자를 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2는 본 발명에 의한 반도체 소자를 나타낸 레이아웃도 및 VI-VI선에 따는 단면도
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
101 : 반도체 기판 102 : 패드 산화막
103 : 패드 질화막 104 : 트렌치
105 : 열산화막 106 : 소자 격리막
107 : 제 1 게이트 절연막 108 : 포토레지스트
109 : 제 2 게이트 절연막 110 : 게이트 전극
Claims (5)
- 반도체 기판에 일방향으로 형성되고 코너 부분에 모트가 발생한 소자 격리막과,상기 소자 격리막의 코너 부분과 반도체 기판에 형성되는 제 1 게이트 절연과,상기 제 1 게이트 절연막을 포함하여 상기 소자 격리막상에 형성되는 제 2 게이트 절연막과,상기 소자 격리막과 교차하도록 제 2 게이트 절연막상에 형성되는 게이트 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 게이트 절연막과 제 2 게이트 절연막은 동일한 두께로 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판상에 패드 산화막 및 패드 질화막을 차례로 형성하는 단계;상기 패드 질화막과 패드 산화막을 선택적으로 제거하여 소자 격리영역을 정의하는 단계;상기 패드 질화막과 패드 산화막을 마스크로 상기 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치를 포함한 반도체 기판의 전면에 절연막을 형성하는 단계;상기 패드 질화막의 표면까지 상기 절연막을 연마하여 트렌치 내부에 소자 격리막을 형성하는 단계;상기 패드 질화막과 패드 산화막을 제거하는 단계;상기 소자 격리막을 포함한 반도체 기판의 전면에 제 1 게이트 절연막을 형성하고 상기 소자 격리막의 중심부분에 형성된 제 1 게이트 절연막을 제거하는 단계;상기 제 1 게이트 절연막을 포함한 전면에 제 2 게이트 절연막을 형성하는 단계;상기 제 2 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 패드 산화막은 100Å 내지 150Å 두께로 형성하고, 상기 패드 질화막은 1,500Å 내지 2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 반도체 기판에 열산화 공정을 실시하여 트렌치의 측면에 200Å 내지 300Å 두께의 열산화막을 형성하는 단계를 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020070141341A KR20090073409A (ko) | 2007-12-31 | 2007-12-31 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
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Family
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Family Applications (1)
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2007
- 2007-12-31 KR KR1020070141341A patent/KR20090073409A/ko not_active Application Discontinuation
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