KR100744264B1 - 반도체소자의 제조 방법 - Google Patents

반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 I/O NMOS의 HCI 내성 향상 및 PMOS의 NBTI 개선을 동시에 이룰 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은, NMOS 영역과 PMOS 영역을 포함하는 입출력 영역으로 정의된 반도체 기판 상에 질소가 다량 함유된 산화막을 포함하는 게이트 산화막을 형성하는 단계와, 게이트 산화막 상에 폴리실리콘을 형성하는 단계와, PMOS 영역 상부의 폴리실리콘을 선택적으로 제거하는 단계와, PMOS 영역 상부의 게이트 산화막을 선택적으로 제거하는 단계와, PMOS 영역의 반도체 기판 상에 순수 산화막을 형성하는 단계와, 순수 산화막 형성시 생성된 상기 폴리실리콘 상의 표면 산화막을 제거하는 단계와, 잔류하는 폴리실리콘을 포함한 전면에 게이트 전극용 폴리실리콘을 형성하는 단계를 포함하고, 상술한 본 발명은 I/O NMOS의 HCI 내성 향상 및 PMOS의 NBTI 개선을 동시에 이룰 수 있는 효과가 있다.
게이트 산화막, 입출력 영역, 코어 영역, HCI, NBTI

Description

반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 게이트 절연막 형성 방법을 도시한 도면,
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23a, 23b : NO 게이트 산화막 24 : 폴리실리콘
25, 28 : 감광막 26 : 순수 산화막
27 : 표면 산화막 29 : 게이트 전극용 폴리실리콘
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 제조 방법에 관한 것이다.
고집적 반도체소자 제조를 위해서는 선폭 미세화가 불가피한 반면 동작전압 (operation voltage)은 응용(application)의 규격표준화에 의하여 고정되어 있다.
이로 인하여, 핫 캐리어(Hot carrier) 및 NBTI 등의 소자 신뢰성을 유지하기 위한 공정 설계 및 제조 조건은 점자 어려워지고 있는 추세이다. 특히, 단일 구조의 NO 게이트 절연막을 적용한 조건 하에서는 HCI 및 NBTI 특성이 질소의 영향에 따라서 각기 상반된 경향을 나타내므로 향후 한계에 직면할 것으로 예상된다.
최근에, 코어(Core) 영역과 입출력영역(Input/Output, 이하 'I/O 영역'이라 함)으로 형성된 반도체 소자의 게이트 산화막은 동작전압에 상응하여 두께를 이원화한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 게이트 절연막 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 필드 산화막(FOX)이 형성된 반도체기판(11)의 전면에 첫 번째 게이트산화공정을 통해 제1게이트 산화막(12)을 성장시킨다.
도 1b에 도시된 바와 같이 I/O 영역을 감광막(13)으로 마스킹하여 코어영역의 제1게이트 산화막(12)을 습식으로 제거한다.
도 1c에 도시된 바와 같이, 감광막(13)을 제거한 후, 두 번째 게이트산화공정을 진행하여 코어영역의 반도체기판(11) 상에 얇은 두께의 제2게이트 산화막(14)을 성장시킨다. 이때, I/O 영역은 제1게이트 산화막(12) 하부에서 추가로 산화가 진행되어 제2게이트 산화막(14)이 형성됨에 따라 I/O 영역은 제1게이트 산화막(12)과 제2게이트 산화막(14)으로 이루어져 두꺼운 게이트 산화막이 형성된다.
도 1d에 도시된 바와 같이, 질소 어닐링(Nitrogen annealing)을 실시하여 각 게이트 산화막과 반도체기판(11)의 계면에 질소가 다량 함유된 질소부화 산화막(N-rich Oxide; 15)을 형성한다. 위와 같이 질소부화 산화막(15)이 형성된 게이트 산화막 구조를 'NO' 게이트 산화막이라고 한다.
상기 NO 게이트 산화막은 I/O NMOS를 구성함에 있어서 핫 캐리어에 강한 내성을 갖는다. 트랜지스터 동작시 소스/드레인간의 강한 전계에 의하여 게이트 산화막에 인접한 드레인 첨단에 전자홀쌍(Electro-Hole Pair; EHP)이 발생하게 되며, 게이트전극의 전계에 의하여 게이트 절연막으로의 전자 주입(Electron injection)이 발생한다. 이때, NO 게이트 산화막 계면에 형성된 Si-N 결합은 Si-O 결합 대비 전자주입에 대한 높은 안정성을 가지므로 핫 캐리어 특성 개선의 효과를 나타내게 된다.
반면, I/O PMOS에 적용된 NO 게이트 산화막은 NBTI에 취약한 특성을 유발하게 되는데, 이는 트랜지스터의 지속 동작시 절연막에 함유된 잉여의 질소가 홀 생성(Hole generation)의 사이트(site)로 작용하기 때문이다. 이에 따라, 문턱전압 상승 및 구동전류(driving current)의 감소로 인하여 제품 수명단축을 초래하게 된다. 따라서, HCI 및 NBTI 특성에 동시에 대응하기 위해서는 I/O NMOS는 NO 게이트 산화막을, I/O PMOS는 순수 산화막의 조합이 이상적이다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, I/O NMOS의 HCI 내성 향상 및 PMOS의 NBTI 개선을 동시에 이룰 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 입출력 영역으로 정의된 반도체 기판 상에 질소가 다량 함유된 산화막을 포함하는 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 폴리실리콘을 형성하는 단계와, 상기 PMOS 영역 상부의 폴리실리콘을 선택적으로 제거하는 단계와, 상기 PMOS 영역 상부의 게이트 산화막을 선택적으로 제거하는 단계, 상기 PMOS 영역의 반도체 기판 상에 순수 산화막을 형성하는 단계와, 상기 순수 산화막 형성시 생성된 상기 폴리실리콘 상의 표면 산화막을 제거하는 단계와, 상기 잔류하는 폴리실리콘을 포함한 전면에 게이트전극용 폴리실리콘을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 순수 산화막은, 퍼니스에서 산화 공정을 진행하여 형성하는 것을 특징으로 한다.
후술하는 실시 예는, I/O NMOS의 HCI 내성 향상 및 PMOS의 NBTI 개선을 동시에 이루기 위하여 이원화된 구조의 게이트 절연막을 성장시키는 방법을 설명하고 있으며, 희생 폴리실리콘을 마스킹층으로 적용하여 I/O PMOS에는 순수 산화막을 성장시키며, 이를 제외한 영역에서는 NO 게이트 산화막을 형성하는 방법 및 후속 게이트전극을 형성하는 방법에 대하여 구체적으로 제시하였다.
이하, 도면을 참조하여 자세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, STI 공정에 의해 필드 산화막(22)이 형성된 반도 체기판(21)에 이온주입에 의하여 웰(Well, 도시 생략)을 형성한 후, 반도체기판(21)의 활성영역 상에 NO 게이트 산화막(23)을 형성한다. 이때, NO 게이트 산화막(23)의 형성 방법은 종래 기술과 동일하다. 예컨대, 먼저 첫 번째 게이트산화공정을 통해 제1게이트 산화막을 성장시킨 후, I/O 영역을 마스킹하여 코어 영역의 제1게이트 산화막을 습식으로 제거한다. 이어서, 두 번째 게이트산화공정을 진행하여 코어영역에 얇은 두께의 제2게이트 산화막을 성장시킨다. 이때, I/O 영역은 제1게이트 산화막 하부에서 두 번째 게이트 산화 공정에 의해 추가로 산화가 진행되어 두꺼운 게이트 산화막이 형성된다.
이어서, 질소 어닐링(Nitrogen annealing)을 실시하여 각 게이트 산화막과 반도체 기판의 계면에 질소가 다량 함유된 질소부화 산화막(N-rich Oxide)을 형성한다. 위와 같이 질소부화 산화막이 형성된 게이트 산화막 구조를 'NO 게이트 산화막'이라고 한다. 즉, 질소부화 산화막과 제1게이트 산화막, 질소부화 산화막과 제2게이트 산화막의 구조를 통틀어 NO 게이트 산화막이라고 한다. 여기서, I/O 영역과 코어영역에서 NO 게이트 산화막은 두께가 서로 다르다. 즉, 반도체 기판(21)이 사용 목적에 따라 I/O 영역과 코어 영역으로 구분되고, I/O 영역은 다시 NMOS 영역과 PMOS 영역으로 구분되는데, I/O 영역에 형성된 NO 게이트 산화막(23a)의 두께가 코어 영역에 형성된 NO 게이트 산화막(23b)에 비해 더 두껍다.
위와 같이 NO 게이트 산화막(23a, 23b)을 이원화 형태로 형성한 후에, 도 2b에 도시된 바와 같이, 전면에 폴리실리콘(24)을 증착한다. 이때, 폴리실리콘(24)의 두께는 NO 게이트 산화막(23a, 23b)의 두께에 따라서 가변적이나 200∼300Å으로 설정하는 것이 바람직하다.
상기 폴리실리콘(24)은 이후 I/O PMOS 영역에서 순수 산화막을 성장시킬 때 나머지 영역에 대한 마스킹 역할을 한다.
도 2c에 도시된 바와 같이, I/O PMOS 영역을 제외한 나머지 영역을 감광막(PR, 25)으로 마스킹한 후, 감광막(25)을 식각 마스크로 이용한 건식식각법을 이용하여 I/O PMOS 영역의 폴리실리콘(24)을 제거한다.
도 2d에 도시된 바와 같이, 감광막(25)을 제거한 후 불산(HF) 용액으로 I/O PMOS 영역의 NO 게이트 산화막(23a)을 제거한다. 이때, 불산 용액 적용시 나머지 영역은 폴리실리콘(24)이 식각 배리어 역할을 한다.
도 2e에 도시된 바와 같이, 퍼니스(Furnace)에서 산화 공정을 진행하여 I/O PMOS 영역의 노출된 반도체기판(21) 상에 순수 산화막(Pure SiO2, 26)을 성장시킨다. 이때, 폴리실리콘(24)에 의해 덮혀 있는 나머지 영역들에서는 폴리실리콘(24)의 표면 산화가 발생하여 표면 산화막(27)이 형성되고, I/O PMOS 영역에서는 일정 두께까지 순수 산화막(26)이 성장한다.
도 2f에 도시된 바와 같이, 순수 산화막(26)의 성장이 완료된 후 I/O PMOS 영역을 감광막(28)으로 마스킹한다.
이후, 불산(HF) 용액으로 폴리실리콘(24) 표면상의 표면 산화막(27)을 제거한다. 이때, 잔류하는 폴리실리콘(24)의 두께는 50Å 이내로 제어되어야 하며, 전술한 바와 같이 I/O 영역에 사용되는 게이트 산화막의 두께 및 이를 고려하여 초기 폴리실리콘 증착 두께를 설정하게 된다.
이후, 도 2g에 도시된 바와 같이, 감광막(28)을 제거한 후, 게이트 전극용 폴리실리콘(29)을 증착한다. 이때, I/O PMOS의 게이트 전극용 폴리실리콘의 두께는 나머지 영역의 게이트 전극으로 사용되는 폴리실리콘 대비 50Å 낮게 제어되나, 1000?? 이상의 게이트 전극 두께를 고려할 때 무시될 수 있는 수준이다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 I/O NMOS의 HCI 내성 향상 및 PMOS의 NBTI 개선을 동시에 이룰 수 있는 효과가 있다.

Claims (8)

  1. NMOS 영역과 PMOS 영역을 포함하는 입출력 영역으로 정의된 반도체 기판 상에 질소가 다량 함유된 산화막을 포함하는 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막 상에 폴리실리콘을 형성하는 단계와,
    상기 PMOS 영역 상부의 폴리실리콘을 선택적으로 제거하는 단계와,
    상기 PMOS 영역 상부의 게이트 산화막을 선택적으로 제거하는 단계와,
    상기 PMOS 영역의 반도체 기판 상에 순수 산화막을 형성하는 단계와,
    상기 순수 산화막 형성시 생성된 상기 폴리실리콘 상의 표면 산화막을 제거하는 단계와,
    상기 잔류하는 폴리실리콘을 포함한 전면에 게이트 전극용 폴리실리콘을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘은 200∼300Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 PMOS 영역 상부의 폴리실리콘을 선택적으로 제거하는 단계는,
    상기 폴리실리콘 상에 상기 PMOS 영역을 제외한 나머지 영역을 감광막으로 마스킹하는 단계와,
    상기 감광막을 식각 마스크로 이용한 건식식각법을 이용하여 상기 PMOS 영역의 폴리실리콘을 식각하여 제거하는 단계와,
    상기 감광막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 PMOS 영역 상부의 게이트 산화막을 선택적으로 제거하는 단계는,
    불산(HF) 용액을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 순수 산화막은, 퍼니스에서 산화 공정을 진행하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 폴리실리콘 상의 표면 산화막을 제거하는 단계는,
    불산(HF) 용액을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판은 코어 영역을 포함하고, 상기 코어 영역의 반도체 기판 상에는 상기 입출력 영역의 게이트 산화막보다 얇은 질소가 다량 함유된 산화막을 포함하는 게이트 산화막이 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 질소가 다량 함유된 산화막을 포함하는 게이트 산화막을 형성하는 단계는,
    첫 번째 게이트 산화 공정을 통해 제1게이트 산화막을 성장시키는 단계와,
    상기 입출력 영역을 마스킹하여 상기 코어 영역의 제1게이트 산화막을 습식으로 제거하는 단계와,
    두 번째 게이트 산화 공정을 진행하여 상기 코어 영역에 얇은 두께의 제2게이트 산화막을 성장시키면서 상기 입출력 영역의 제1게이트 산화막의 두께를 증가시키는 단계와,
    질소 어닐링을 실시하여 상기 제1 및 제2게이트 산화막과 반도체 기판의 계면에 질소가 다량 함유된 질소부화 산화막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
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