DE19620021A1 - Halbleitervorrichtung des Grabentyps - Google Patents
Halbleitervorrichtung des GrabentypsInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Leistungshalbleitervorrichtung mit
einem U-Graben mit einer U-förmigen Querschnittsform (UMOS) und auf eine Struktur
zum Verringern des An-Widerstands.
Die Fig. 19A und 19B zeigen ein erstes herkömmliches Beispiel, das in der
vorläufigen japanischen Patentveröffentlichung 6-151 867 offengelegt ist. In diesem her
kömmlichen Beispiel fließt ein Strom von einer unterseitigen Drainelektrode 1 zu einer
oberseitigen Sourceelektrode 2, wie in Fig. 19B gezeigt, so daß keine Notwendigkeit für
das Bereitstellen eines Drainanschlußbereichs auf der Oberseite des Substrats gibt. Daher
können die Sourcebereiche 4 sehr dicht angeordnet werden, wie in Fig. 19A gezeigt, und
diese dichten Sourcemuster können den An-Widerstand verringern. Bei diesem Aufbau ist
es jedoch nicht möglich, eine Mehrzahl von Treibern auf demselben Substrat zu formen, da
die Gesamtheit des Substrats als Drainbereich verwendet wird.
Fig. 20 zeigt ein zweites herkömmliches Beispiel, das in der vorläufigen japanischen
Patentanmeldung 63-173 371 offengelegt ist. In der in Fig. 20 gezeigten Struktur ist eine
vergrabene N⁺-Schicht 13 auf einem Substrat 12 des P-Typs geformt und unter einer Hal
teschicht 14 des N⁻-Typs vergraben. Ein Drainanschlußbereich 19 des N⁺-Typs erstreckt
sich von der Oberseite der Halbleiteroberfläche nach unten zur vergrabenen N⁺-Schicht 13
und verbindet somit eine oberseitige Drainelektrode 11 mit der vergrabenen Schicht 13.
Polysilizium wird durch einen Oxydfilm in eine U-Vertiefung gefüllt, die sich von der obe
ren Halbleiteroberfläche nach unten durch einen N⁺-Sourcebereich 17 erstreckt, der in
einem P-Kanalbereich geformt ist, und die Halteschicht (withstand layer) 14 erreicht. Eine
oberseitige Sourceelektrode 26 ist mit dem Sourcebereich 17 verbunden, und eine obersei
tige Gateelektrode 25 ist mit dem Polysiliziumbereich 24 in der U-Vertiefung verbunden.
In diesem Aufbau ist der Haltebereich 14 von anderen Haltebereichen durch Übergangs
isolation getrennt, und jeder weiterer Haltebereich kann für einen Treiber verwendet wer
den. Daher können die vergrabene Schicht 13, der Drainzuleitungsbereich 19 und die
Drainelektrode 11 unabhängig voneinander geformt werden, so daß eine Mehrzahl von
Treibern auf ein- und demselben Substrat geformt werden kann. Dieses Beispiel macht aber
keine Angaben hinsichtlich der lateralen Geometrie der Drain- und Sourcebereiche.
Die Fig. 21A und 21B zeigen ein drittes herkömmliches Beispiel, das in der
vorläufigen japanischen Patentveröffentlichung 3-167 879 offengelegt ist. Die Halbleiter
struktur des dritten herkömmlichen Beispiels ist eine sogenannte laterale DMOS-Struktur
und nicht eine UMOS-Struktur, auf die sich die vorliegende Erfindung bezieht. In der late
ralen DMOS-Struktur sind Gateelektroden 39 und 40, die durch eine isolierende Schicht
41 isoliert sind, über der Oberfläche eines Halbleitersubstrats geformt, und Basis- und
Sourcebereiche sind durch doppelte Diffusion hergestellt. Es ist möglich, dieses herkömm
liche Beispiel auf die UMOS-Struktur der vorliegenden Erfindung anzuwenden. Dieses in
Fig. 21B gezeigte Beispiel verwendet ein Muster regelmäßig angeordneter, zweidimensio
naler Einheitszellen mit einem Drainkontakt- (oder Drainausleitungs-) Bereich 38 des N⁺-
Typs und zwei benachbarten Sourcekontakt- (oder Sourceausleitungs-) Bereichen 36 des
N⁺-Typs, so daß das Verhältnis der Anzahl von Drainzellen zur Anzahlen von Sourcezellen
1 : 2 beträgt. Ein Drainbereich 34 ist über den Drainkontaktbereich 38 mit einer Drainelek
trode verbunden, die einen Verbindungsbereich 43 unterer Ebene und einen Verbindungs
bereich 45 höherer Ebene besitzt. Eine durch die Verbindungsschicht unterer Ebene ge
formte Sourceelektrode 42 ist mit dem Sourcebereich 36 und einem Kanalbereich 35 ver
bunden. Das dritte herkömmliche Beispiel verwendet eine Mehrebenenmetallisierungs- (oder
-verbindungs-) Struktur für die Source- und Drainelektroden 42 und 45, die durch
eine isolierende Schicht 44 getrennt sind. Da die Mehrebenenstruktur die Zellenanordnung
der Sourceöffnungen und Drainöffnungen vereinfacht und das hexagonale Muster eine
dichte Integration der Komponenten ermöglicht, kann das dritte herkömmliche Beispiele
den An-Widerstand verringern. In dem dritten herkömmlichen Beispiel beträgt jedoch das
Verhältnis zwischen der Anzahl von Sourcezellen und der Anzahl von Drainzellen 2 : 1.
Daher ist die Verringerung des Kanalwiderstand schwierig, die Verringerung des An-Wi
derstands ist begrenzt, und die Verbesserung der Schaltcharakteristik ist schwierig.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung
zur Verfügung zu stellen, die die Betriebsgeschwindigkeit und Zuverlässigkeit der Vor
richtung verbessern kann, indem sie eine höhere Integration, eine Verringerung des An-
Widerstands und eine Verbesserung der Schaltcharakteristik ermöglicht.
Diese und weitere Aufgaben werden erfindungsgemäß durch die in den beigefügten
Patentansprüchen definierte Halbleitervorrichtung gelöst.
Entsprechend der vorliegenden Erfindung wird zur Verfügung gestellt: ein Be
reich niedrigen Widerstands, wie etwa eine stark dotierte (vergrabene) Schicht oder eine
(vergrabene) Schicht aus einem Silizid mit geringem Widerstand, die unter einem Drain
bereich geformt wird: ein tiefer Drainanschlußbereich, wie etwa ein hochdotierter Bereich
oder ein Graben, der mit einem Material mit niedrigem Widerstand gefüllt ist, der den Be
reich niedrigen Widerstands erreicht; eine doppelschichtige Verbindungsstruktur für die
Drain- und Sourceelektroden: und ein Muster von Drainöffnungen, die jeweils von einer
oder mehr Sourceöffnungen umgeben sind, von denen jede von einem U-förmigen Gate
bereich umgeben ist.
Fig. 1A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 1B ist ein Querschnitt der Halbleitervorrichtung entlang der Linie IB-IB der
Fig. 1A.
Fig. 2A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 2B ist ein Querschnitt der Halbleitervorrichtung entlang der Linie IIB-IIB der
Fig. 2A.
Fig. 3 ist ein Diagramm eines Schaltkreismodells, das den An-Widerstand der Vor
richtung des ersten Ausführungsbeispiels zeigt.
Fig. 4 ist ein Diagramm eines Schaltkreismodells, das den An-Widerstand der Vor
richtung des zweiten Ausführungsbeispiels zeigt.
Fig. 5 ist eine Kurve, die die Verbindung des An-Widerstands mit dem Schicht
widerstand einer vergrabenen Schicht sowohl im ersten als auch im zweiten Ausführungs
beispiel zeigt.
Fig. 6A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 6B ist ein Querschnitt der Halbleitervorrichtung entlang der Linie VIB-VIB der
Fig. 6A.
Fig. 6C ist eine Draufsicht, die schematisch eine Einheitszelle des Musters der Fig. 6A
zeigt.
Fig. 7A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem vierten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 7B ist ein Querschnitt der Halbleitervorrichtung entlang der Linie VIIB-VIIB
der Fig. 7A.
Fig. 8 ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 9 ist eine Draufsicht, die ein planes Elektrodenmuster einer Halbleitervor
richtung nach einem sechs Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 10A ist ein Querschnitt entlang der Linie XA-XA der Fig. 8.
Fig. 10B ist ein Querschnitt entlang der Linie XB-XB der Fig. 8.
Die Fig. 11A-11D sind Querschnitte entlang der Linie XIA-XIA der Fig. 9
zum Zeigen eines Herstellungsverfahrens der U-Gatebereiche.
Fig. 12 ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 13A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem achten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 13B ist ein Querschnitt der Halbleitervorrichtung entlang der Linie XIIIB-XIIIB
der Fig. 13A.
Fig. 14A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem neunten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 14B ist ein Querschnitt der Halbleitervorrichtung entlang der Linie XIVB-XIVB
der Fig. 14A.
Fig. 14C ist ein Querschnitt der Halbleitervorrichtung entlang der Linie XIVC-XIVC
der Fig. 14A.
Fig. 15A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem zehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 15B ist ein Querschnitt der Halbleitervorrichtung entlang der Linie XVB-XVB
der Fig. 15A.
Fig. 16 ist ein Querschnitt, der eine Halbleitervorrichtung nach einem elften Aus
führungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 17 ist ein Querschnitt, der eine Halbleitervorrichtung nach einem zwölften
Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 18 ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung nach einem dreizehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 19A ist eine Draufsicht, die ein planares Elektrodenmuster einer Halbleitervor
richtung des Grabentyps eines ersten herkömmlichen Beispiels zeigt.
Fig. 19B ist ein Querschnitt entlang der Linie XIXB-XIXB der Fig. 19A.
Fig. 20 ist ein Querschnitt einer Halbleitervorrichtung des Grabentyps eines zweiten
herkömmlichen Beispiels.
Fig. 21A ist ein Querschnitt einer Halbleitervorrichtung eines dritten herkömm
lichen Beispiels.
Fig. 21B ist eine Draufsicht, die ein planares Elektrodenmuster des dritten her
kömmlichen Beispiels zeigt.
Ein erstes Ausführungsbeispiel der vorliegenden Erfindung ist in den Fig. 1A
und 1B gezeigt.
Eine Halbleiteranordnung nach dem ersten Ausführungsbeispiel umfaßt, wie in Fig. 1B
gezeigt, ein Halbleitersubstrat 101 des P-Typs, eine vergrabene Schicht 102 des N⁺-
Typs, die in einer ersten Hauptoberfläche des Halbleitersubstrats geformt ist, und eine
epitaktische Schicht 103 des P-Typs, die auf der ersten Hauptoberfläche des Substrats 101
aufgewachsen ist.
Die in Fig. 1B gezeigte Halbleitervorrichtung umfaßt weiterhin einen N-Wannen
bereich 104, der in der epitaktischen Schicht 103 des P-Typs geformt ist, und wenigstens
einen Drainanschlußbereich 107, der in dem N-Wannenbereich 104 geformt ist. Ein hoch
dotierter Sourcebereich 105 des N⁺-Typs ist in dem P-Basisbereich 110 geformt. Außer
dem gibt es wenigstens einen U-förmigen Gatebereich 106, von dem eine Seite den benach
barten P-Basisbereich 110 und den hochdotierten N⁺-Sourcebereich 105 berührt.
In diesem Beispiel dient die vergrabene N⁺-Schicht 102 als Bereich niedrigen Wi
derstand, der unter dem N-Wannenbereich 104 geformt ist und als Drainbereich dient.
Eine Sourceelektrode 108 und eine Drainelektrode 109 sind von dem U-Gatebe
reich 106 durch einen ersten isolierenden Zwischenschichtfilm 111 getrennt. Eine Drain
elektrode 113 zweiter Ebene ist von der Sourceelektrode durch einen zweiten isolierenden
Zwischenschichtfilm 112 getrennt.
In dieser Halbleitervorrichtung sind die Sourcezellen und Drainzellen so angeord
net, wie es in Fig. 1A gezeigt ist. In der in Fig. 1A gezeigten, lateralen Geometrie ist jede
Drainzelle von zwölf Sourcezellen umringt, und eine Einheit von zwölf Sourcezellen, die
eine Drainzelle umringt, wird regelmäßig in einer Ebene parallel zur oberen Halbleiterober
fläche wiederholt. Wenn in einem Zustand, in dem eine positive Spannung an die Drain
elektrode 113 der zweiten Ebene und an die Sourceelektrode 108 angelegt wird, eine Span
nung größer oder gleich der Schwellspannung an den U-förmigen Gatebereich 106 angelegt
wird, wird die Oberfläche des P-Basisbereichs 110 an der Seite des Gatebereichs 106 in
vertiert und bildet einen Kanal. Als Ergebnis fließt ein Strom vertikal durch den Drain
anschlußbereich 107, fließt dann lateral durch die vergrabene N⁺-Schicht 102, fließt weiter
hin vertikal durch den N-Wannenbereich 104 und fließt dann durch den oben erwähnten
Kanal in den N⁺-Sourcebereich 105.
In dem in Fig. 1A gezeigten Beispiel besitzt jede Einheit eine 4×4-Matrix von Sour
cezellen, in denen eine zentrale 2×2-Matrix als Drainzellenfläche verwendet wird und die
Umgebung der Drainzelle teilweise als Sourcezellenfläche verwendet wird. Die vergrabene
Schicht 102 und die Drainelektrode 109 sind durch den Drainanschlußbereich 107 verbun
den, der durch Diffusion geformt ist und der einen niedrigen elektrischen Widerstand be
sitzt. Der Drainanschlußbereich 107 verlangt eine tiefe Diffusion, und während des Diffu
sionsvorgangs weitet sich der Drainanschlußbereich 107 sowohl zur Seite als auch nach
unten aus. Daher wird in diesem Beispiel die Drainöffnungsfläche durch Verwendung der
2×2-Sourcezellenanordnung für die Fläche der Drainöffnung vergrößert. In diesem Beispiel
beträgt das Verhältnis zwischen der Fläche der Sourcezellen und der Fläche der Drainzellen
3 : 1. Folglich verbessert dieses Ausführungsbeispiel den Grad der Integration des Kanals
und ermöglicht es, den An-Widerstand zu verringern. Weiterhin können die Abstände der
Sourcezellen von den Drainzellen in solchem Maße verringert werden, daß die Haltespan
nung nicht verringert wird. Es ist möglich, den Widerstand des Drainanschlußbereichs 107
durch Einrichten der Größe der Drainzelle größer als die Fläche der 2×2-Sourcezellen
anordnung zu verringern.
In dem in Fig. 1A gezeigten Beispiel ist jede Drainöffnung quadratisch und wird
von einer quadratischen Gatezone umgeben, die ihrerseits von einer quadratischen, perfo
rierten Sourcezone umgeben ist, die mit zwölf quadratischen Sourcelöchern geformt ist, die
jeweils parallele, innere und äußere Seiten besitzen, die parallele, innere und äußere Grenz
linienabschnitte der Sourcezone bilden. Jede der quadratischen Gate- und Sourcezonen ist
eine Zone, die zwischen inneren und äußeren, quadratisch geschlossenen Grenzlinien einge
grenzt ist, die zwei gegenüberliegende Scheitel besitzen, die auf einer diagonalen Linie der
quadratischen Drainöffnung liegen, wobei die beiden anderen Scheitel auf der anderen
diagonalen Linie der quadratischen Drainöffnung liegen. Der Drainanschlußbereich 107 ist
in jeder Drainzelle geformt, und die Source- und Basisbereiche 105 und 110 sind in jeder
Sourcezelle geformt.
Ein zweites Ausführungsbeispiel der vorliegenden Erfindung ist in den Fig. 2A
und 2B gezeigt.
In dem in Fig. 2A gezeigten Beispiel besitzt jede Einheitszelle eine 6×6-Matrix von
Sourcezellen, von denen eine zentrale 2×2-Matrix als Drainanschlußbereich 202 verwendet
wird. Die Drainzelle des in Fig. 2A gezeigten Beispiels ist von einer inneren, perforierten
Sourcezone, die zwölf quadratisch angeordnete Sourcezellen umfaßt, und von einer äuße
ren, perforierten Sourcezone aus zwanzig quadratisch angeordneten Sourcezellen umge
ben. Die innere, perforierte Sourcezone umgibt eine innere, quadratische Gatezone, die die
Drainzelle umgibt. Die äußere, perforierte Sourcezone ist von der inneren, perforierten
Sourcezone durch eine äußere Gatezone getrennt, die die innere, perforierte Sourcezone
umgibt. In diesem Beispiel ist das Verhältnis zwischen den Flächen der Sourcezellen und
der Drainzelle 8 : 1. Das zweite Ausführungsbeispiel kann den Integrationsgrad des Kanals
weiter verbessern und den An-Widerstand senken.
Diese Technik zum Erhöhen der Dichte der Sourcezellen ist wirkungsvoll, wenn in
dem gesamten An-Widerstand der Kanalwiderstand groß verglichen mit dem Drain
anschlußwiderstand ist. Fig. 3 zeigt ein Widerstandsnetzwerk, das den An-Widerstand der
in den Fig. 1A und 1B gezeigten Beispiele darstellt. In Fig. 3 ist ein Anschlußwider
stand 5 der Widerstand des Drainanschlußbereichs 107, und ein erster vergrabener Wider
stand 6 ist der Widerstand der vergrabenen Schicht 102. Jeder der ersten Zellenwiderstände
7 ist der Widerstand jedes Sourcezellenbereichs, welches ein kombinierter Widerstand aus
dem Sourcewiderstand, dem Kanalwiderstand und dem Streuwiderstand der epitaktischen
Schicht 103 ist. Die ersten Zellenwiderstände 7 sind parallel entsprechend der Anzahl der
Sourcezellen verbunden, wie in Fig. 3 gezeigt.
Fig. 4 zeigt ein Widerstandsnetzwerk für das in den Fig. 2A und 2B gezeigte
Beispiel. Die in den Fig. 2A und 2B gezeigte Vorrichtung besitzt zusätzlich zu einer
inneren Umschließung aus 12 Sourcezellen eine äußere Umschließung aus 20 Sourcezellen.
Daher umfaßt das Widerstandsnetzwerk der Fig. 4 außerdem eine parallele Verbindung von
zweiten Sourcewiderständen 9 und einen zweiten vergrabenen Widerstand 8 der vergrabe
nen Schicht 102. Fig. 5 zeigt die Ergebnisse der Berechnung der An-Widerstände. Fig. 5
zeigt den An-Widerstand des ersten Ausführungsbeispiels in einer Kurve A, den An-Wider
stand des zweiten Ausführungsbeispiels in einer Kurve B und den An-Widerstand der drit
ten, herkömmlichen Vorrichtung in einer Kurve C, jeweils in Abhängigkeit von dem Wider
stand der vergrabenen Schicht 102. Aus Fig. 5 ist ersichtlich, daß die ersten und zweiten
Ausführungsbeispiele der vorliegenden Erfindung den An-Widerstand deutlich im Vergleich
mit der herkömmlichen Ausführung verringern können, insbesondere wenn der Widerstand
der vergrabenen Schicht niedrig ist. Wenn der Schichtwiderstand der vergrabenen Schicht
weiter verringert wird, ist das zweite Ausführungsbeispiel überlegen, da es den An-Wider
stand im Vergleich zum ersten Ausführungsbeispiel weiter verringert. Wenn der Anteil des
Widerstands der vergrabenen Schicht in dem Gesamtwiderstand verringert wird, wird der
Anteil der Zellenwiderstände erhöht. Als Ergebnis wird die Zunahme der Anzahl der Sour
cezellen, die jeden Drainanschlußbereich umgeben, bei der Verringerung des Zellenwider
standes wirkungsvoller.
Wenn auf der anderen Seite der Schichtwiderstand größer oder gleich einem vor
gegeben Wert ist, ist das zweite Ausführungsbeispiel bei der Verringerung des An-Wider
stands der gesamten Vorrichtung nicht überlegen. In diesem Falle wird, auch wenn die
Anzahl der Reihen von Sourcezellen erhöht wird, der An-Widerstand der gesamten Vor
richtung unter dem Einfluß einer Widerstandserhöhung aufgrund einer Erhöhung des Ab
stands der Sourcezellen zum Drainanschlußbereich erhöht. Wenn also der Schichtwider
stand größer oder gleich dem vorgegebenen Wert ist, kann der An-Widerstand der ge
samten Vorrichtung durch ein Design verringert werden, bei dem die Anzahl der Zeilen von
Sourcezellen klein ist und der Abstand der Sourcezellen zum Drainanschlußbereich kurz
ist. Das bedeutet, daß es ratsam ist, die Anzahl der Zeilen von Sourcezellen genau ent
sprechend dem Schichtwiderstand der vergrabenen Schicht und dem Widerstand der Drain
anschlußbereiche zu bestimmen.
Ein drittes Ausführungsbeispiel der vorliegenden Erfindung ist in den Fig. 6A,
6B und 6C gezeigt. Die Querschnittsstruktur, die in Fig. 6B gezeigt ist, ist im wesentlichen
mit der in Fig. 1B gezeigten Struktur des ersten Ausführungsbeispiels identisch. Jedoch ist
das planare Muster, das in Fig. 6A gezeigt ist, von dem Muster des ersten Ausführungsbei
spiels verschieden. Wie schematisch in Fig. 6C gezeigt, sind die Sourcezellen so mitein
ander verbunden, daß sie einen streifenförmigen Sourcebereich 302 bilden. Dieses Design
kann die Kanalbreite im Vergleich mit dem Design des ersten Ausführungsbeispiels erheb
lich vergrößern, wenn die Breite (LG) des U-förmigen Gates größer als die Breite (LS) der
Sourcezellen ist.
In dem in Fig. 6A gezeigten Beispiel besitzt ein Zwischenzellen-Gatenetzwerk eine
Mehrzahl quadratischer Maschen. Fig. 6A zeigt vier quadratische Maschen. In jeder der
quadratischen Maschen ist eine quadratische Gatezone geformt, die mit dem Gatenetzwerk
über einen Brückenbereich verbunden ist, der sich in diesem Beispiel von der Mitte der
rechten Seite der quadratischen Zone nach rechts, wie von Fig. 6A aus gesehen, zum be
nachbarten, geraden Segment des Netzwerks erstreckt.
Ein viertes Ausführungsbeispiel der vorliegenden Erfindung ist in den Fig. 7A
und 7B gezeigt. Die in Fig. 7B gezeigte Querschnittsstruktur ist im wesentlichen identisch
mit der Struktur des zweiten, in Fig. 2B gezeigten Ausführungsbeispiels. Das planare Mu
ster des in Fig. 7A gezeigten, vierten Ausführungsbeispiel ähnelt dem Muster des in Fig. 6A
gezeigten, dritten Ausführungsbeispiels. Jeder Drainanschlußbereich 401 ist von einem
inneren, streifenförmigen Sourcebereich 402 und einem äußeren, streifenförmigen Source
bereich 402 umgeben. Dieses Muster kann den An-Widerstand verringern, wenn der
Schichtwiderstand der vergrabenen Schicht niedrig ist und die Gatebreite größer als die
Sourcebreite ist.
Ein fünftes Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 8 gezeigt. In
dem in Fig. 8 gezeigten, planaren Muster ist der streifenförmige Sourcebereich in zwei
Halbabschnitte unterteilt. Jede Drainzelle ist von einer inneren Gatezone umgeben, die
ihrerseits von der Sourcezone umgeben ist, die die beiden Halbabschnitte des streifenförmi
gen Sourcebereichs umfaßt. Die innere Gatezone ist mit dem umgebenden Gategebiet über
zwei Brückenbereiche 504 verbunden, von denen einer zwischen benachbarten Enden der
Halbabschnitte und der andere zwischen den anderen Enden der Halbabschnitte geformt ist.
Dieses Design kann den Unterschied im Gatewiderstand in der Nähe jedes Sourcebereichs
502 verringern. Insbesondere kann dieses Design den Gatewiderstand in dem von den
Brückenbereichen 504 entfernten Bereich verringern. Daher kann dieses Ausführungsbei
spiel die Zeitkonstante für ein Laden des Gates verringern und ermöglicht daher einen sehr
schnellen Betrieb des Treibers.
In diesem Beispiel sind die Brückenbereiche 504 an diagonal gegenüberliegenden
Ecken des quadratischen Sourcebereichs geformt.
Ein sechstes Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 9 gezeigt.
In diesem Ausführungsbeispiel sind wie im fünften Ausführungsbeispiel zwei Brücken
bereiche 604 für jeden Drainanschlußbereich 601 geformt, so daß das sechste Ausführungs
beispiel den gleichen Effekt haben sollte. Das Design des sechsten Ausführungsbeispiels
besitzt außerdem folgenden Vorteil.
Die Fig. 10A und 10B zeigen die U-Gatebereiche in Querschnitten entlang den
Linien XA-XA und XB-XB in Fig. 8. Die Fig. 11A-11D sind Querschnitte entlang
einer Linie XIA-XIA in Fig. 9. Diese Querschnitte sind vereinfacht, und die diffundierten
Bereiche und weitere Elektroden sind nicht gezeigt. In dem in den Fig. 10A und 10B
gezeigten, fünften Ausführungsbeispiel sind die U-Gatebereiche mit zwei unterschiedlichen
Breiten geformt. Im Gegensatz dazu besitzen die U-Gatebereich in dem in den Fig. 11A-11D
gezeigten, sechsten Ausführungsbeispiel dieselbe Breite.
Im allgemeinen werden (J-Gatebereiche 704 geformt, wie es in den Fig. 11A-11D
gezeigt ist. Als erstes werden U-förmige Vertiefungen (oder Gräben) 701 durch re
aktives Ionenätzen in dem Halbleitersubstrat geformt, wie es in Fig. 11A gezeigt ist. Da
nach wird ein Gateoxydfilm 702 durch Oxydation der Halbleiteroberfläche geformt, wie es
in Fig. 11B gezeigt ist. Die Vertiefungen 701 werden dann mit Polysilizium 703 für die
Gateelektrode gefüllt und bedeckt. Der nächste Schritt ist ein Rückätzvorgang zum Bilden
der U-Gatebereiche 704 durch Entfernen des Polysiliziums durch reaktives Ionenätzen,
wobei das Polysilizium nur in den Vertiefungen 701 zurückbleibt.
Bei diesem Herstellungsverfahren muß die Dicke T der die Vertiefungen 701 bedeckenden
Polysiliziumschicht zwischen der Hälfte der Breite W der U-förmigen Vertiefungen
701 bis etwa zur Vertiefungsbreite W betragen, um die Vertiefungen zufriedenstellend mit
Polysilizium aufzufüllen. In dem fünften, in den Fig. 10A und 10B gezeigten Ausfüh
rungsbeispiel muß daher die Polysiliziumschicht dick genug sein, um die breitere, in Fig. 10B
gezeigte Vertiefung zu füllen. In dem sechsten Ausführungsbeispiel kann dagegen die
Dicke der Polysiliziumschicht verringert werden, da die Vertiefungen gleichförmig und
gering in ihrer Breite sind. Das sechste Ausführungsbeispiel kann die Zeit und die Kosten,
die für das Herstellungsverfahren für die U-Gatebereiche 704 notwendig sind, verringern.
Ein siebtes Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 12 gezeigt.
Der Querschnitt entlang einer Linie IB-IB in Fig. 12 ist im wesentlichen identisch mit dem
Querschnitt der Fig. 1B. In dem in Fig. 12 gezeigten, planaren Muster hat jeder Drain
anschlußbereich 801 die Form eines regelmäßigen Sechsecks und ist von sechs Source
bereichen 802 umgeben, die jeweils in der Form eines regelmäßigen Sechsecks sind. Dieses
Muster ist das dichteste Muster, in dem die Fläche des Sourcezellenbereiches in ausreichen
dem Maße erhöht werden kann, während der erforderliche Abstand zwischen Source- und
Drainzeilen beibehalten wird, um eine Abnahme der Drain-Source-Haltespannung der Vor
richtung zu verhindern. Somit kann dieses Ausführungsbeispiel den An-Widerstand weiter
verringern, indem es die begrenzte Fläche wirkungsvoller nutzt.
Ein achtes Ausführungsbeispiel der vorliegenden Erfindung ist in den Fig. 13A
und 13B gezeigt. In dem in Fig. 13A gezeigten, planaren Muster sind streifenförmige,
gerade Sourcebereiche 902 regelmäßig in Streifen angeordnet, und quadratische oder
rechteckige Drainanschlußbereiche 901 sind regelmäßig zwischen den streifenförmigen
Mustern der Sourcebereiche 902 verteilt. In diesem Beispiel sind zwei der streifenförmigen
Sourcebereiche 902 zwischen zwei benachbarten Drainzellen geformt. Es ist möglich, die
Anzahl der streifenförmigen Sourcebereiche 902 zwischen zwei benachbarten Drainan
schlußbereichen 901 entsprechend dem Schichtwiderstand der vergrabenen Schicht zu
ändern, wie zuvor beim zweiten Ausführungsbeispiel erklärt wurde.
Ein neuntes Ausführungsbeispiel der vorliegenden Erfindung ist in den Fig.
14A, 14B und 14C gezeigt. In diesem Ausführungsbeispiel umfaßt jeder Sourcebereich
einen breiten Bereich 1002 und streifenförmige, schmale Bereiche 1003. In dem breiten
Bereich ist, wie in Fig. 14C gezeigt, die Sourceelektrode 1103 in Kontakt sowohl mit dem
Sourcebereich als auch mit dem Basisbereich 1109 des P-Typs. Auf der anderen Seite ist
in dem schmalen Bereich 1003, wie in Fig. 14B gezeigt, die Sourceelektrode 1103 nur mit
dem Sourcebereich 1104 verbunden, und der P-Basisbereich 1109 ist nicht in direktem
Kontakt mit der Sourceelektrode 1103.
In dem Beispiel der Fig. 14A besitzt jeder Sourcebereich einen breiten Bereich 1102
und drei streifenförmige, sich quadratisch erstreckende, schmale Bereiche 1103, die jeweils
einen Drainanschlußbereich 1001 umgeben. Die drei schmalen Sourcebereiche 1103 sind
in dem breiten Bereich 1002 miteinander verbunden. Dieses Einheits-Basismuster mit drei
Drainanschlußbereichen 1001 ist regelmäßig in einer Ebenen wiederholt. In diesem Beispiel
ist die Sourceelektrode 1103 mit dem P-Basisbereich 1109 nur in dem breiten Bereich 1002
mit dem P-Basiskontakt verbunden, und die Breite der schmalen Bereiche 1003 ohne P-
Basiskontakt ist verringert. Daher kann dieses Ausführungsbeispiel den Wiederholungs
abstand des Basismusters verringern und den An-Widerstand weiter verringern, indem es
die periphere Länge des Kanals pro Einheitsfläche verringert.
Ein zehntes Ausführungsbeispiel der vorliegenden Erfindung ist in den Fig. 15A
und 15B gezeigt. In diesem Ausführungsbeispiel umfaßt jeder Sourcebereich, der einen
Drainanschlußbereich 1201 umgibt, breite Bereiche 1202 mit dem P-Basiskontakt und
streifenförmige, schmale Bereiche 1203 ohne P-Basiskontakt. Da keine Verbindung zwi
schen dem P-Basisbereich und der Sourceelektrode erforderlich ist, kann die Breite der
schmalen Bereiche 1203 verringert werden, und sie können sich in einer Zickzackform, wie
sie in Fig. 15A gezeigt ist, erstrecken. In dem Beispiel umgibt jeder Sourcebereich einen
Drainanschlußbereich 1201 und besitzt vier Ecken. Die vier breiten Bereiche 1202 sind
jeweils in den vier Ecken angeordnet und untereinander über drei kontinuierliche, zickzack
förmige Bereiche 1203 auf der linken, oberen beziehungsweise unteren Seite, wie in Fig. 15A
zu sehen, und über einen zickzackförmigen, schmalen Bereich auf der rechten Seite,
der in der Mitte durch einen Gatebrückenbereich in zwei Abschnitte unterteilt ist, wie in
Fig. 15A zu sehen, verbunden. Dieses Ausführungsbeispiel kann den An-Widerstand durch
eine Verringerung der Kanallänge pro Einheitsfläche weiter verringern.
Ein elftes Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 16 gezeigt. In
diesem Ausführungsbeispiel ist eine Schicht 1303 mit niedrigem Widerstand aus Silizid auf
einer Hauptoberfläche eines ersten Halbleitersubstrats 1304 an Stelle der hochdotierten,
vergrabenen N⁺-Schicht 102, die in Fig. 1A gezeigt ist, geformt und unter der oberen
Halbleiteroberfläche vergraben. Die Silizidschicht 1303 mit geringem Widerstand kann den
Widerstand der Verbindung zwischen dem Sourcebereich 1302 und dem Drainanschluß
bereich 1301 verringern und somit zur Verringerung des An-Widerstands beitragen. Zum
Herstellen der in Fig. 16 gezeigten Struktur wird zum Beispiel die Silizidschicht 1303 mit
geringem Widerstand mit einem bekannten Verfahren auf einem zweiten Halbleitersubstrat
1305 geformt. Anschließend wird das zweite Substrat 1305 mit dem ersten Halbleitersub
strat 1304 mit der Technik des Waferbondings verbunden und dann auf die erforderliche
Dicke geläppt. In dem in Fig. 16 gezeigten Beispiel wird ein gewöhnliches Siliziumsubstrat
als erstes Substrat verwendet. Es ist jedoch möglich, ein Halbleitersubstrat zu verwenden,
bei dem ein isolierender Film die ganze Halbleiteroberfläche oder einen Teil davon bedeckt,
und den isolierenden Film in dem vollständigen Substrat zu vergraben. Die Verwendung
eines solchen isolierenden Films, der zwischen oberen und unteren Schichten vergraben ist,
kann die Isolationseigenschaften verglichen mit einer Struktur, die eine PN-Übergangs
isolation verwendet, verbessern und einen unerwünschten Latchup-Effekt vollständig ver
hindern.
Ein zwölftes Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 17 gezeigt.
In der in Fig. 17 gezeigten Struktur sind Drainanschlußbereiche 1401 in der Form von
Gräben geformt, die mit einem Material niedrigen Widerstands, wie etwa mit Polysilizium
mit einem geringen Widerstand oder mit Al gefüllt sind. Die Drainanschlußbereiche 1401
des Grabentyps erstrecken sich vertikal von der oberen Halbleiteroberfläche zu einer ver
grabenen Schicht 1403 und verbinden die Drainelektrode 1404 mit der vergrabenen Schicht
1403. Dieses Ausführungsbeispiel kann den An-Widerstand der Vorrichtung verringern,
indem es den Widerstand der Drainanschlußbereiche verringert. Die Grabentechnik kann
tiefe und schmale Gräben bilden und die Fläche der Drainanschlußbereiche verglichen mit
den Drainanschlußbereichen, die durch tiefe Diffusion hergestellt werden, wie zum Beispiel
in den vorangehenden Ausführungsbeispielen, verringern. Daher ermöglicht dieses Aus
gangsbeispiel eine weitere Verbesserung des Integrationsgrads und eine weitere Verrin
gerung des An-Widerstands.
Ein dreizehntes Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 18 ge
zeigt. Das in Fig. 18 gezeigte, planare Elektrodenmuster ist ähnlich dem in Fig. 1A ge
zeigten. In dem in Fig. 18 gezeigten Beispiel sind die rechteckigen Ecken der quadratischen
Drainanschlußbereiche 1501 und der Sourcebereiche 1503 alle abgerundet. Das heißt, daß
die Ecken der U-förmigen Gates in den Vertiefungen ebenfalls in der Draufsicht abgerundet
sind. Diese abgerundete Design kann eine Konzentration von elektrischen und mechani
schen Spannungen verhindern und die Zuverlässigkeit beim Herstellungsverfahren und die
tatsächliche Leistung der Vorrichtung verbessern.
Claims (31)
1. Halbleitervorrichtung des Grabentyps, welche umfaßt:
einen Drainbereich (104, 1105, 1305) eines ersten Leitfähigkeitstyps, der in einem Halbleitersubstrat (101, 1304) geformt ist;
einen Basisbereich (110, 1109) eines zweiten Leitfähigkeitstyps, der sich von einer ersten Hauptoberfläche des Halbleitersubstrats in das Halbleitersubstrat bis zu dem Drain bereich erstreckt;
einen Sourcebereich (105, 201, 302, 402, 502, 602, 802, 902, 1002, 1104, 1202, 1302, 1402, 1501) eines ersten Leitfähigkeitstyps, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat bis zu dem Basisbereich erstreckt;
eine Gateelektrode (106, 303, 403, 503, 603, 803, 903, 1003, 1106, 1204, 1502), die durch einen isolierenden Gatefilm isoliert und in einem Graben geformt ist, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat erstreckt und an den Basisbereich und den Sourcebereich angrenzt;
eine Drainelektrode (109) und eine Sourceelektrode (108, 1103), die beide über der ersten Hauptoberfläche des Halbleitersubstrats geformt sind, um mit der Gateelektrode einen UMOS zu bilden;
einen Bereich (102, 1108, 1303, 1403) niedrigen Widerstands, der unter dem Drainbereich geformt ist;
einen Drainanschlußbereich (107, 202, 301, 401, 501, 601, 801, 901, 1001, 1201, 1301, 1401, 1501), der sich von der ersten Hauptoberfläche in das Halbleitersubstrat bis zum dem Bereich niedrigen Widerstands erstreckt; und
eine erste, isolierende Schicht (111), die auf der ersten Hauptoberfläche des Halb leitersubstrats geformt ist, wobei die erste, isolierende Schicht mit einer Drainöffnung zum Verbinden der Drainelektrode mit dem Drainanschlußbereich und einer Sourceöffnung zum Verbinden der Sourceelektrode mit dem Basisbereich und dem Sourcebereich versehen ist;
dadurch gekennzeichnet, daß
eine der Source- und Drainelektroden einen leitenden Bereich einer ersten Ebene umfaßt, der auf der ersten, isolierenden Schicht geformt ist, wobei die andere der Source- und Drainelektroden einen leitenden Bereich (113, 1101) einer zweiten Ebene umfaßt, und daß die Halbleitervorrichtung außerdem eine zweite, isolierende Schicht (112) umfaßt, die zwischen den leitenden Bereichen der ersten und zweiten Ebene geformt ist, um eine Doppelschicht-Verbindungsstruktur zu bilden, bei der die leitenden Bereiche der ersten und zweiten Ebene durch die zweite, isolierende Schicht voneinander isoliert sind; und
die Sourceöffnung sich um die Drainöffnung herum erstreckt, um die Drainöffnung zu umgeben, und die Gateelektrode so geformt ist, daß sie die Sourceöffnung umgibt.
einen Drainbereich (104, 1105, 1305) eines ersten Leitfähigkeitstyps, der in einem Halbleitersubstrat (101, 1304) geformt ist;
einen Basisbereich (110, 1109) eines zweiten Leitfähigkeitstyps, der sich von einer ersten Hauptoberfläche des Halbleitersubstrats in das Halbleitersubstrat bis zu dem Drain bereich erstreckt;
einen Sourcebereich (105, 201, 302, 402, 502, 602, 802, 902, 1002, 1104, 1202, 1302, 1402, 1501) eines ersten Leitfähigkeitstyps, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat bis zu dem Basisbereich erstreckt;
eine Gateelektrode (106, 303, 403, 503, 603, 803, 903, 1003, 1106, 1204, 1502), die durch einen isolierenden Gatefilm isoliert und in einem Graben geformt ist, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat erstreckt und an den Basisbereich und den Sourcebereich angrenzt;
eine Drainelektrode (109) und eine Sourceelektrode (108, 1103), die beide über der ersten Hauptoberfläche des Halbleitersubstrats geformt sind, um mit der Gateelektrode einen UMOS zu bilden;
einen Bereich (102, 1108, 1303, 1403) niedrigen Widerstands, der unter dem Drainbereich geformt ist;
einen Drainanschlußbereich (107, 202, 301, 401, 501, 601, 801, 901, 1001, 1201, 1301, 1401, 1501), der sich von der ersten Hauptoberfläche in das Halbleitersubstrat bis zum dem Bereich niedrigen Widerstands erstreckt; und
eine erste, isolierende Schicht (111), die auf der ersten Hauptoberfläche des Halb leitersubstrats geformt ist, wobei die erste, isolierende Schicht mit einer Drainöffnung zum Verbinden der Drainelektrode mit dem Drainanschlußbereich und einer Sourceöffnung zum Verbinden der Sourceelektrode mit dem Basisbereich und dem Sourcebereich versehen ist;
dadurch gekennzeichnet, daß
eine der Source- und Drainelektroden einen leitenden Bereich einer ersten Ebene umfaßt, der auf der ersten, isolierenden Schicht geformt ist, wobei die andere der Source- und Drainelektroden einen leitenden Bereich (113, 1101) einer zweiten Ebene umfaßt, und daß die Halbleitervorrichtung außerdem eine zweite, isolierende Schicht (112) umfaßt, die zwischen den leitenden Bereichen der ersten und zweiten Ebene geformt ist, um eine Doppelschicht-Verbindungsstruktur zu bilden, bei der die leitenden Bereiche der ersten und zweiten Ebene durch die zweite, isolierende Schicht voneinander isoliert sind; und
die Sourceöffnung sich um die Drainöffnung herum erstreckt, um die Drainöffnung zu umgeben, und die Gateelektrode so geformt ist, daß sie die Sourceöffnung umgibt.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Sour
ceöffnung entweder eine streifenförmige Öffnung oder eine Reihe von getrennten Öffnung
umfaßt und sich um die Drainöffnung entlang einer Form ähnlich einem Rahmen der Drain
öffnung erstreckt und daß die erste, isolierende Schicht mit einer Mehrzahl von Drainöff
nungen und einer Mehrzahl von Sourceöffnungen geformt ist, die regelmäßig angeordnet
sind.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß eine Mehr
zahl von Sourceöffnungen sich zwischen benachbarten Drainöffnungen erstrecken.
4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Be
reich niedrigen Widerstands entweder eine hochdotierte Halbleiterschicht (102) oder eine
Silizidschicht (1303, 1403) ist.
5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Drain
anschlußbereich einen Graben (1401) umfaßt, der mit einem elektrisch leitfähigen Material
mit einem niedrigen Widerstand gefüllt ist.
6. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der
Drainöffnungen (1501) und der Sourceöffnungen (1503) wenigstens eine Ecke aufweist,
die die Gateelektrode (1502) begrenzt und die abgerundet ist.
7. Halbleitervorrichtung des Grabentyps, welche umfaßt:
einen Drainbereich (104, 1105, 1305) eines ersten Leitfähigkeitstyps, der in einem Halbleitersubstrat (101, 1304) geformt ist;
einen Basisbereich (110, 1109) eines zweiten Leitfähigkeitstyps, der sich von einer ersten Hauptoberfläche des Halbleitersubstrats in das Halbleitersubstrat bis zu dem Drain bereich erstreckt;
einen Sourcebereich (105, 201, 302, 402, 502, 602, 802, 902, 1002, 1104, 1202, 1302, 1402, 1501) eines ersten Leitfähigkeitstyps, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat bis zu dem Basisbereich erstreckt;
eine Gateelektrode (106, 303, 403, 503, 603, 803, 903, 1003, 1106, 1204, 1502), die durch einen isolierenden Gatefilm isoliert ist und in einem Graben geformt ist, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat erstreckt und an den Basisbereich und den Sourcebereich angrenzt;
eine Drainelektrode (109) und eine Sourceelektrode (108, 1103), die beide über der ersten Hauptoberfläche des Halbleitersubstrats geformt sind, um mit der Gateelektrode einen UMOS zu bilden;
einen Bereich (102, 1108, 1303, 1403) niedrigen Widerstands, der unter dem Drainbereich in dem Halbleitersubstrat geformt ist;
einen Drainanschlußbereich (107, 202, 301, 401, 501, 601, 801, 901, 1001, 1201, 1301, 1401, 1501), der sich von der ersten Hauptoberfläche in den Drainbereich bis zum dem Bereich niedrigen Widerstands erstreckt; und
eine erste, isolierende Schicht (111), die auf der ersten Hauptoberfläche des Halb leitersubstrats geformt ist, wobei die erste, isolierende Schicht mit einer Drainöffnung zum Verbinden der Drainelektrode mit dem Drainanschlußbereich und einer Sourceöffnungs zone zum Verbinden der Sourceelektrode mit dem Sourcebereich entlang der Zone verse hen ist;
dadurch gekennzeichnet, daß
eine der Source- und Drainelektroden einen leitenden Bereich einer ersten Ebene umfaßt der auf der ersten, isolierenden Schicht geformt ist, wobei die andere der Source- und Drainelektroden einen leitenden Bereich (113, 1101) einer zweiten Ebene umfaßt, und die Halbleitervorrichtung außerdem eine zweite, isolierende Schicht (112) umfaßt die zwischen den leitenden Bereichen der ersten und zweiten Ebene geformt ist, um einen Doppelschicht-Verbindungsstruktur zu bilden, bei der die leitenden Bereiche der ersten und zweiten Ebene durch die zweite, isolierende Schicht voneinander isoliert sind; und
die Sourceöffnungszone sich um die Drainöffnung herum erstreckt, um die Drain öffnung zu umgeben, und die Gateelektrode so geformt ist, daß sie die Sourceöffnung umgibt.
einen Drainbereich (104, 1105, 1305) eines ersten Leitfähigkeitstyps, der in einem Halbleitersubstrat (101, 1304) geformt ist;
einen Basisbereich (110, 1109) eines zweiten Leitfähigkeitstyps, der sich von einer ersten Hauptoberfläche des Halbleitersubstrats in das Halbleitersubstrat bis zu dem Drain bereich erstreckt;
einen Sourcebereich (105, 201, 302, 402, 502, 602, 802, 902, 1002, 1104, 1202, 1302, 1402, 1501) eines ersten Leitfähigkeitstyps, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat bis zu dem Basisbereich erstreckt;
eine Gateelektrode (106, 303, 403, 503, 603, 803, 903, 1003, 1106, 1204, 1502), die durch einen isolierenden Gatefilm isoliert ist und in einem Graben geformt ist, der sich von der ersten Hauptoberfläche in das Halbleitersubstrat erstreckt und an den Basisbereich und den Sourcebereich angrenzt;
eine Drainelektrode (109) und eine Sourceelektrode (108, 1103), die beide über der ersten Hauptoberfläche des Halbleitersubstrats geformt sind, um mit der Gateelektrode einen UMOS zu bilden;
einen Bereich (102, 1108, 1303, 1403) niedrigen Widerstands, der unter dem Drainbereich in dem Halbleitersubstrat geformt ist;
einen Drainanschlußbereich (107, 202, 301, 401, 501, 601, 801, 901, 1001, 1201, 1301, 1401, 1501), der sich von der ersten Hauptoberfläche in den Drainbereich bis zum dem Bereich niedrigen Widerstands erstreckt; und
eine erste, isolierende Schicht (111), die auf der ersten Hauptoberfläche des Halb leitersubstrats geformt ist, wobei die erste, isolierende Schicht mit einer Drainöffnung zum Verbinden der Drainelektrode mit dem Drainanschlußbereich und einer Sourceöffnungs zone zum Verbinden der Sourceelektrode mit dem Sourcebereich entlang der Zone verse hen ist;
dadurch gekennzeichnet, daß
eine der Source- und Drainelektroden einen leitenden Bereich einer ersten Ebene umfaßt der auf der ersten, isolierenden Schicht geformt ist, wobei die andere der Source- und Drainelektroden einen leitenden Bereich (113, 1101) einer zweiten Ebene umfaßt, und die Halbleitervorrichtung außerdem eine zweite, isolierende Schicht (112) umfaßt die zwischen den leitenden Bereichen der ersten und zweiten Ebene geformt ist, um einen Doppelschicht-Verbindungsstruktur zu bilden, bei der die leitenden Bereiche der ersten und zweiten Ebene durch die zweite, isolierende Schicht voneinander isoliert sind; und
die Sourceöffnungszone sich um die Drainöffnung herum erstreckt, um die Drain öffnung zu umgeben, und die Gateelektrode so geformt ist, daß sie die Sourceöffnung umgibt.
8. Hableitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste,
isolierende Schicht mit einer Mehrzahl von Drainöffnungen und einer Mehrzahl von Sour
ceöffnungszonen geformt ist, daß die Drainöffnungen und die Sourceöffnungszonen regel
mäßig auf der ersten Hauptoberfläche angeordnet sind und voneinander durch eine Gateflä
che, in der die Gateelektrode geformt ist, getrennt sind und daß jede der Drainöffnungen
von einer einzigen der Sourceöffnungszonen begleitet wird, so daß zwei benachbarte
Drainöffnungen von zwei Sourceöffnungszonen getrennt werden, die sich dazwischen
erstrecken.
9. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß jede der
Drainöffnungen von radial symmetrischer Form ist, jede der Drainöffnungen wenigstens
teilweise von einer einzigen der Sourceöffnungszonen umgeben ist und daß die Sourceöff
nungszonen zwei gegenüberliegende Bereiche umfassen, die symmetrisch bezüglich der
Mitte einer einzigen der Drainöffnungen sind.
10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Gate
fläche eine Mehrzahl innerer Gatezonen und ein Zwischenzellengatenetzwerk umfaßt, wo
bei jede der Drainöffnungen (501, 601, 1001, 1201) von einer einzigen der inneren Gatezo
nen umgeben wird, die ihrerseits im wesentlichen von einer einzigen der Sourceöffnungs
zonen (502, 602, 1002, 1202) umgeben wird, wobei jede der Sourceöffnungszonen von
dem Gatenetzwerk umgeben wird und jede der inneren Gatezonen mit dem Gatenetzwerk
über einen Gatebrückenbereich verbunden ist.
11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das
Halbleitersubstrat eine obere Schicht des zweiten Leitfähigkeitstyps, in der der Drainbe
reich geformt ist, und eine untere Schicht des zweiten Leitfähigkeitstyps umfaßt, welche
eine zweite Hauptoberfläche des Halbleitersubstrats bildet, wobei der Bereich niedriger
Leitfähigkeit zwischen den oberen und unteren Schichten vergraben ist.
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das
Halbleitersubstrat eine Mehrzahl der Basisbereiche, eine Mehrzahl der Sourcebereiche, von
denen jeder in einem einzigen der Basisbereiche geformt ist, und eine Mehrzahl der Drain
anschlußbereiche umfaßt, von denen jeder über eine einzige der Drainöffnungen mit der
Drainelektrode verbunden ist.
13. Halbleitervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß jeder der
Drainanschlußbereiche (1401) ein Bereich mit einem Material ist, dessen Widerstand niedri
ger als der Widerstand des Drainbereichs ist, und daß der Bereich (1303, 1403) niedrigen
Widerstands ein Bereich mit einem Material ist, dessen Widerstand niedriger als der Wider
stand des Drainbereichs ist, wobei eine Breite der Sourceöffnungszonen kleiner oder gleich
der kleinsten Dimension der Drainöffnungen ist und jede der Drainöffnungen nicht kreisför
mig ist.
14. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die
Gatefläche außerdem eine Mehrzahl von äußeren Gatezonen umfaßt, die jeweils eine ein
zige der ersten Sourceöffnungszonen umgeben, daß die erste, isolierende Schicht außer
dem mit einer Mehrzahl von zweiten Sourceöffnungszonen versehen ist, von denen jede
eine einzige der äußeren Gatezonen umgibt, und daß die zweiten Sourceöffnungszonen von
dem Zwischenzeilen-Gatenetzwerk umgeben sind.
15. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß jede der
Sourceöffnungszonen eine Reihe von regelmäßig angeordneten Sourcelöchern umfaßt, von
denen jedes von der Gatefläche umgeben ist.
16. Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß jede der
Drainöffnungen (107, 202) quadratisch ist und daß jedes der Sourcelöcher (105, 201)
quadratisch und kleiner als die Drainöffnungen ist.
17. Halbleitervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß jede der
ersten Sourceöffnungszonen zwölf der Sourcelöcher (105, 201, 1503) umfaßt, die in einem
Quadrat angeordnet sind, das die einzige der Drainöffnungen (107, 202, 1501) umgibt.
18. Halbleitervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die vier
Ecken jeder der Drainöffnungen (1501) abgerundet sind und daß die vier Ecken jedes der
Sourcelöcher (1503) abgerundet sind.
19. Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß jede der
Drainöffnungen (801) und jedes der Sourcelöcher (802) in der Form eines regelmäßigen
Sechsecks ist, wobei jede der Drainöffnungen von sechs Sourcelöchern umgeben wird, und
daß eine Linie, die den Mittelpunkt jede der Drainöffnungen mit dem Mittelpunkt eines
benachbarten Sourcelochs verbindet, eine Seite der Drainöffnung und eine Seite des be
nachbarten Sourcelochs unter einem rechten Winkel in zwei gleiche Teile zerschneidet.
20. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß jede der
Sourceöffnungszonen einen streifenförmigen Spalt (1003, 1203) umfaßt, der von der Gate
fläche umgeben ist.
21. Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß jede der
Drainöffnungen von einem einzigen der Spalte umgeben wird, die sich von einem ersten
Spaltende zu einem zweiten Spaltende erstrecken, und daß der Brückenbereich der Gateflä
che zwischen den ersten und zweiten Spaltenden angeordnet ist.
22. Halbleitervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß jede der
Drainöffnungen (1001) quadratisch ist und vier gleiche Seiten besitzt und daß sich jeder der
Spalte (1003) entlang der Peripherie eines Quadrats mit vier gleichen Seiten erstreckt, von
denen jede zu einer Seite der von dem Spalt umgebenen Drainöffnung parallel ist.
23. Halbleitervorrichtung nach Anspruch 22, dadurch gekennzeichnet, daß jeder der
Spalte vier rechtwinklige Ecken besitzt und daß die ersten und zwischen Spaltenden einen
Brückenbereich in einer Position mit gleichem Abstand von zwei benachbarten der vier
Ecken zwischen sich aufweisen.
24. Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß jede der
Sourceöffnungszonen (502, 602) zwei der streifenförmige Spalte umfaßt, zwischen denen
eine einzige der Drainöffnungen (501, 601) angeordnet ist und daß jeder Brückenbereich
der Gatefläche (503, 603) einen ersten Brückenbereich (504, 604), der zwischen ersten
Enden der beiden streifenförmigen Spalte eines Sourceöffnungsbereichs geformt ist, und
einen zweiten Brückenbereich (504, 604), der zwischen zweiten Enden der beiden streifen
förmigen Spalte geformt ist, umfaßt.
25. Halbleitervorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß jede der
Drainöffnungen quadratisch ist, jede der Sourceöffnungszonen quadratisch und in der Breite
gleichförmig ist und daß jede der inneren Gatezonen quadratisch und in der Breite
gleichförmig ist.
26. Halbleitervorrichtung nach Anspruch 25, dadurch gekennzeichnet, daß die
ersten und zweiten Brückenbereiche (504) an diagonal gegenüberliegenden Ecken jeder der
inneren Sourceöffnungszonen (502) geformt sind.
27. Halbleitervorrichtung nach Anspruch 25, dadurch gekennzeichnet, daß die
ersten und zweiten Brückenbereiche (604) an Mittelpunkten in zwei gegenüberliegenden
Seiten jeder der inneren Sourceöffnungszonen (602) geformt sind.
28. Halbleitervorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß jede der
Drainöffnungen quadratisch ist und sich zwischen zwei streifenförmigen Spalten befindet,
die gerade und parallel zueinander und zu zwei parallel Seiten der Drainöffnung sind, und
daß die streifenförmigen Spalte länger als die Drainöffnungen sind.
29. Halbleitervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß jeder der
streifenförmigen Spalte einen breiten Spaltabschnitt (1002, 1202), durch den die Sourcee
lektrode sowohl mit der Source- als auch dem Basisbereich verbunden ist, und einen
schmalen Spaltabschnitt (1003, 1203) umfaßt, durch den die Sourceelektrode nur mit ei
nem der Sourcebereiche aber nicht mit dem Basisbereich verbunden ist, und daß die schma
len Spaltabschnitte schmaler als die breiten Abschnitte in jedem Spalt sind.
30. Halbleitervorrichtung nach Anspruch 29, dadurch gekennzeichnet, daß der
schmale Spaltabschnitt (1203) jedes streifenförmigen Spalts sich zickzackförmig erstreckt,
daß jeder der streifenförmigen Spalte eine Mehrzahl der schmalen Spaltabschnitte und eine
Mehrzahl der breiten Spaltabschnitte umfaßt, die symmetrisch um einen der Drainbereiche
angeordnet sind.
31. Halbleitervorrichtung nach Anspruch 29, dadurch gekennzeichnet, daß die
breiten Spaltabschnitte einer Mehrzahl von Sourceöffnungszonen in einer gemeinsamen
Sourceöffnung umfaßt sind, durch die die Sourceelektrode sowohl mit den Source- als
auch den Basisbereich verbunden ist, während die Sourceelektrode nicht durch die streifen
förmigen Spalte mit den Basisbereichen verbunden ist, und daß jede der Drainöffnungen
quadratisch ist und die breiten Spaltabschnitte von drei der Sourceöffnungszonen in der
gemeinsamen Sourceöffnung, die rechteckig ist, verbunden sind.
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---|---|---|---|
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Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6133587A (en) * | 1996-01-23 | 2000-10-17 | Denso Corporation | Silicon carbide semiconductor device and process for manufacturing same |
JP3397057B2 (ja) * | 1996-11-01 | 2003-04-14 | 日産自動車株式会社 | 半導体装置 |
JPH10290007A (ja) * | 1997-04-14 | 1998-10-27 | Sharp Corp | 半導体装置およびその製造方法 |
US6104062A (en) * | 1998-06-30 | 2000-08-15 | Intersil Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
US5981999A (en) * | 1999-01-07 | 1999-11-09 | Industrial Technology Research Institute | Power trench DMOS with large active cell density |
US6472709B1 (en) * | 1999-03-01 | 2002-10-29 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
JP3405697B2 (ja) | 1999-09-20 | 2003-05-12 | ローム株式会社 | 半導体チップ |
US6653740B2 (en) * | 2000-02-10 | 2003-11-25 | International Rectifier Corporation | Vertical conduction flip-chip device with bump contacts on single surface |
US6812526B2 (en) * | 2000-03-01 | 2004-11-02 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
GB0005650D0 (en) * | 2000-03-10 | 2000-05-03 | Koninkl Philips Electronics Nv | Field-effect semiconductor devices |
US20070042549A1 (en) * | 2000-04-17 | 2007-02-22 | Fairchild Semiconductor Corporation | Semiconductor device having reduced effective substrate resistivity and associated methods |
US6458632B1 (en) * | 2001-03-14 | 2002-10-01 | Chartered Semiconductor Manufacturing Ltd. | UMOS-like gate-controlled thyristor structure for ESD protection |
US7786533B2 (en) * | 2001-09-07 | 2010-08-31 | Power Integrations, Inc. | High-voltage vertical transistor with edge termination structure |
DE10231966A1 (de) * | 2002-07-15 | 2004-02-12 | Infineon Technologies Ag | Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren |
KR100442881B1 (ko) * | 2002-07-24 | 2004-08-02 | 삼성전자주식회사 | 고전압 종형 디모스 트랜지스터 및 그 제조방법 |
US7060545B1 (en) * | 2002-10-31 | 2006-06-13 | Micrel, Inc. | Method of making truncated power enhanced drift lateral DMOS device with ground strap |
JP4655471B2 (ja) * | 2002-11-22 | 2011-03-23 | 富士電機システムズ株式会社 | 半導体装置 |
US6969909B2 (en) * | 2002-12-20 | 2005-11-29 | Vlt, Inc. | Flip chip FET device |
JP3715971B2 (ja) | 2003-04-02 | 2005-11-16 | ローム株式会社 | 半導体装置 |
US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
DE10335947A1 (de) | 2003-08-04 | 2005-03-17 | Vacuumschmelze Gmbh & Co. Kg | Hartlotlegierung auf Kupferbasis sowie Verfahren zum Hartlöten |
US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
EP1603160A2 (de) * | 2004-06-01 | 2005-12-07 | Matsushita Electric Industrial Co., Ltd. | Integrierte Halbleiterschaltungsanordnung |
US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7352036B2 (en) * | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
US7858458B2 (en) | 2005-06-14 | 2010-12-28 | Micron Technology, Inc. | CMOS fabrication |
US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
DE102005047104B3 (de) * | 2005-09-30 | 2007-05-31 | Infineon Technologies Ag | Halbleiterbauelement mit miteinander verschalteten Zellstreifen |
US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
JP5164333B2 (ja) * | 2005-12-28 | 2013-03-21 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
US7541611B2 (en) * | 2006-01-24 | 2009-06-02 | Sun Microsystems, Inc. | Apparatus using Manhattan geometry having non-Manhattan current flow |
DE102006027382A1 (de) * | 2006-06-13 | 2007-12-27 | Austriamicrosystems Ag | MOS Transistor mit modularem Layout |
US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US7948031B2 (en) | 2007-07-03 | 2011-05-24 | Sanyo Electric Co., Ltd. | Semiconductor device and method of fabricating semiconductor device |
TWI359490B (en) * | 2008-01-30 | 2012-03-01 | Novatek Microelectronics Corp | Power mos device and layout |
JP2009272453A (ja) * | 2008-05-08 | 2009-11-19 | Sanyo Electric Co Ltd | トランジスタ、半導体装置及びその製造方法 |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
CN102403256B (zh) * | 2010-09-08 | 2014-02-26 | 上海华虹宏力半导体制造有限公司 | 赝埋层及制造方法、深孔接触及三极管 |
CN103247670B (zh) * | 2012-02-10 | 2016-05-25 | 帅群微电子股份有限公司 | 封闭型沟槽式功率半导体元件及其制造方法 |
GB201418752D0 (en) * | 2014-10-22 | 2014-12-03 | Rolls Royce Plc | Lateral field effect transistor device |
CN105632931B (zh) | 2014-11-04 | 2020-04-28 | 台湾积体电路制造股份有限公司 | 半导体器件的制造方法及半导体器件 |
RU2705761C1 (ru) * | 2016-08-10 | 2019-11-11 | Ниссан Мотор Ко., Лтд. | Полупроводниковое устройство |
CN116247078A (zh) * | 2018-06-20 | 2023-06-09 | 顶诺微电子(无锡)有限公司 | 一种混合沟道化合物半导体器件 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63173371A (ja) * | 1987-01-13 | 1988-07-16 | Fujitsu Ltd | 高耐圧絶縁ゲ−ト型電界効果トランジスタ |
JPH03167879A (ja) * | 1989-11-28 | 1991-07-19 | Nissan Motor Co Ltd | 半導体装置 |
JPH06151867A (ja) * | 1992-11-13 | 1994-05-31 | Sharp Corp | 縦型mosトランジスタおよびその製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3975221A (en) * | 1973-08-29 | 1976-08-17 | American Micro-Systems, Inc. | Low capacitance V groove MOS NOR gate and method of manufacture |
JPS5548972A (en) * | 1979-10-08 | 1980-04-08 | Hitachi Ltd | Insulation gate type electric field effective transistor |
US4438448A (en) * | 1980-07-18 | 1984-03-20 | Trw Inc. | Zig-zag V-MOS transistor structure |
US5034785A (en) * | 1986-03-24 | 1991-07-23 | Siliconix Incorporated | Planar vertical channel DMOS structure |
US5192989A (en) * | 1989-11-28 | 1993-03-09 | Nissan Motor Co., Ltd. | Lateral dmos fet device with reduced on resistance |
MY107475A (en) * | 1990-05-31 | 1995-12-30 | Canon Kk | Semiconductor device and method for producing the same. |
JPH04165678A (ja) * | 1990-10-30 | 1992-06-11 | Nippon Motoroola Kk | メッシュゲート型mosトランジスタ |
GB9216953D0 (en) * | 1992-08-11 | 1992-09-23 | Philips Electronics Uk Ltd | A semiconductor component |
US5283454A (en) * | 1992-09-11 | 1994-02-01 | Motorola, Inc. | Semiconductor device including very low sheet resistivity buried layer |
-
1995
- 1995-05-19 JP JP12165695A patent/JP3303601B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-17 US US08/648,965 patent/US5682048A/en not_active Expired - Lifetime
- 1996-05-17 DE DE19620021A patent/DE19620021B4/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63173371A (ja) * | 1987-01-13 | 1988-07-16 | Fujitsu Ltd | 高耐圧絶縁ゲ−ト型電界効果トランジスタ |
JPH03167879A (ja) * | 1989-11-28 | 1991-07-19 | Nissan Motor Co Ltd | 半導体装置 |
JPH06151867A (ja) * | 1992-11-13 | 1994-05-31 | Sharp Corp | 縦型mosトランジスタおよびその製造方法 |
Non-Patent Citations (1)
Title |
---|
IEEE Tr.o.El.Dev., Vol. 36, No. 9, Sept. 1989, pp 1824-1828 * |
Also Published As
Publication number | Publication date |
---|---|
US5682048A (en) | 1997-10-28 |
JPH08316467A (ja) | 1996-11-29 |
DE19620021B4 (de) | 2005-06-02 |
JP3303601B2 (ja) | 2002-07-22 |
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