KR20090097426A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 반도체 소자의 콘택 형성 방법은 반도체 기판 상에 콘택 패드를 형성하는 단계와, 상기 콘택 패드를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 콘택 패드가 노출되는 콘택홀을 형성하는 단계와, 플라즈마 공정을 실시하여 상기 콘택홀 측벽 및 저면에 제1 베리어막을 형성하는 단계, 및 상기 제1 베리어막을 포함한 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법을 개시한다.
오정렬, 콘택 패드, 베리어막

Description

반도체 소자의 콘택 형성 방법{Method for forming contact of semiconductor device}
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 콘택홀과 패드간의 오정렬에 의해 베리어막이 전체적으로 형성되지 않는 불량을 억제하는 반도체 소자의 콘택 형성 방법에 관한 것이다.
반도체 소자의 고집적화가 진행되면서, 각종 패턴의 선폭 및 콘택홀의 직경이 감소되고 있으며, 이와는 반대로, 임의의 특성 확보를 위해 단차가 증가되고 있음은 주지의 사실이다. 이 때문에, 미세 선폭의 패턴 구현에 어려움을 나타내고 있으며, 특히, 금속배선 공정에서 하부 패턴과 상부 패턴간을 전기적으로 연결시키기 위한 콘택 형성에 어려움을 겪고 있다.
이에 따라, 고단차의 콘택을 용이하게 형성하기 위한 다양한 기술들이 시도되고 있다. 한 예로, 2회의 콘택 공정을 수행하는 방법이 시도되고 있으며, 부가해서, 하층 콘택과 상층 콘택간의 접촉 저항을 개선하고, 그리고, 오정렬에 기인하는 하층 콘택과 상층 콘택간의 단선 발생을 방지하기 위해 하층 콘택의 형성 후에는 랜딩 패드(Landing Pad)를 형성하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 하부 구조물 예를 들어 접합 영역, 게이트 패턴, 금속 배선들이 형성되어 있는 반도체 기판(10) 상에 콘택 패드막(11) 및 하드 마스크막(12)을 형성한 후 패터닝한다. 이 후, 전체 구조 상에 제1 및 제2 층간 절연막(13, 14)을 형성한다. 이 후, 제2 층간 절연막(14) 및 하드 마스크막(12)을 순차적으로 식각하여 콘택 패드막(11)이 노출되는 콘택홀(15)을 형성한다. 이 후, 콘택홀(15)의 저면 및 측벽에 도전막의 확산을 방지하기 위한 베리어막(16)을 형성하고, 콘택홀(15)의 내부를 도전 물질로 채워 콘택 플러그(17)를 형성한다.
이때, 콘택 패드와 콘택홀 형성 공정시 오정렬에 의해 콘택홀이 콘택 패드의 상부 뿐만 아니라 측벽을 노출하게 될 수 있다. 이는 후속 베리어막 형성 공정시 측벽 부분은 임계 치수가 다른 부분보다 작게 되어 베리어막이 형성되지 않는다(A). 이로 인하여 후속 형성되는 콘택 플러그의 일부 물질이 층간 절연막으로 디가싱(de-gasing)되며, 이로 인하여 누설 전류가 발생하여 인접한 콘택과 전기적으로 연결되는 브릿지 현상이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택 패드가 노출되는 콘택홀을 형성한 후, 플라즈마 공정 또는 열처리 공정을 진행하여 콘택홀의 측벽, 즉 노출되는 층간 절연막을 질화시켜 1차 베리어막을 형성한 후, 후속 2차 베리어막을 형성함으로써, 오정렬에 의해 콘택홀의 일부분에 베리어막이 증착되지 않는 불량을 방지함으로써, 소자의 누설 전류 패스 및 브릿지 현상을 억제할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 콘택 형성 방법은 반도체 기판 상에 콘택 패드를 형성하는 단계와, 상기 콘택 패드를 포함한 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막을 식각하여 상기 콘택 패드가 노출되는 콘택홀을 형성하는 단계와, 플라즈마 공정을 실시하여 상기 콘택홀 측벽 및 저면에 제1 베리어막을 형성하는 단계, 및 상기 제1 베리어막을 포함한 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함한다.
상기 제1 베리어막을 형성한 후, 상기 콘택 플러그를 형성하기 전에 상기 콘택홀의 측벽 및 저면에 제2 베리어막을 형성하는 단계를 더 포함한다.
상기 플라즈마 공정 이후, 열처리 공정을 실시하는 단계를 더 포함한다.
상기 플라즈마 공정은 100~ 500℃의 온도 범위와 10Torr ~ 10-8 mTorr 의 압력 범위에서 실시한다.
상기 열처리 공정은 N2 분위기에서 300 내지 800℃의 온도 범위, 1mTorr 내지 760Torr의 압력 범위에서 실시한다.
본 발명의 일실시 예에 따르면, 콘택 패드가 노출되는 콘택홀을 형성한 후, 플라즈마 공정 또는 열처리 공정을 진행하여 콘택홀의 측벽, 즉 노출되는 층간 절연막을 질화시켜 1차 베리어막을 형성한 후, 후속 2차 베리어막을 형성함으로써, 오정렬에 의해 콘택홀의 일부분에 베리어막이 증착되지 않는 불량을 방지함으로써, 소자의 누설 전류 패스 및 브릿지 현상을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지도 2e는 본 발명의 일실시 예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 하부 구조물 예를 들어 접합 영역, 게이트 패턴, 금속 배선들이 형성되어 있는 반도체 기판(100) 상에 콘택 패드막(101) 및 하드 마스크막(102)을 형성한다. 이 후, 하드 마스크막(102) 상에 포토 레지스트 패턴(103)을 형성한다. 금속 패드막(101)은 텅스텐막으로 형성하는 것이 바람직하다. 하드 마스크막은 질화막으로 형성하는 것이 바람직하다.
이 후, 식각 공정을 실시하여 하드 마스크막, 및 콘택 패드막을 패터닝gkdu 하드 마스크 패턴(102), 및 콘택 패드(101)를 형성한다.
도 2b를 참조하면, 하드 마스크 패턴(102), 및 콘택 패드(101)를 포함한 전체 구조 상에 제1 층간 절연막(104)을 형성한다. 이 후, 하드 마스크 패턴(102)이 노출되도록 평탄화 공정을 실시한다. 이 후, 노출된 하드 마스크 패턴(102)을 포함한 전체 구조 상에 제2 층간 절연막(105)을 형성한다.
도 2c를 참조하면, 식각 공정을 실시하여 콘택 패드(101)의 상부가 노출되는 콘택홀(106)을 형성한다. 이때 식각 공정시 정렬오차가 발생하여 콘택홀(106)이 콘택 패드(101)의 상부면 뿐만 아니라 측벽부를 노출시키며, 제1 층간 절연막(104)이 식각되도록 형성될 수 있다.
도 2d를 참조하면, 플라즈마 공정을 실시하여 노출되는 콘택홀의 측벽 및 저 면에 제1 베리어막(107)을 형성한다. 플라즈마 공정은 N2 가스를 이용하여 노출되는 제1 및 제2 층간 절연막(104, 105)를 질화시켜 형성하는 것이 바람직하다. 이때, 노출되는 콘택 패드(101)의 상부에도 제1 베리어막(107)이 형성될 수 있으나 형성되는 막은 WNx계열의 도전막이므로 전기적 신호를 전달하는 기능에는 문제가 없다.
플라즈마 공정은 일반적인 CVD 방식의 증착 공정보다 임계치수가 작은 부분도 우수하게 제1 베리어막(107)을 형성할 수 있어 제1 베리어막(107)이 노출되는 제1 층간 절연막(104)을 억제시킨다. 플라즈마 공정조건은 온도는 100~ 500℃, 압력은 10Torr ~ 10-8 mTorr 인 것이 바람직하다.
이 때, 플라즈마 공정 이후 N2 가스를 이용한 열처리 공정을 추가적으로 실시하여 제1 베리어막(107)을 형성하거나, 플라즈마 공정 대신 N2 가스를 이용한 열처리 공정을 실시하여 제1 베리어막(107)을 형성할 수도 있다. 이때 열처리 공정은 N2 분위기에서 300 내지 800℃의 온도 범위, 1mTorr 내지 760Torr의 압력 범위에서 실시하는 것이 바람직하다.
도 2e를 참조하면, 제1 베리어막(107)을 포함한 콘택홀 측벽 및 저면에 제2 베리어막(108)을 형성한다. 이 후, 콘택홀 내부를 도전 물질을 채워 콘택 플러그(109)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지도 2e는 본 발명의 일실시 예에 따른 반도체 소자의 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 콘택 패드
102 : 하드마스크막 103 : 포토 레지스트 패턴
104 : 제1 층간 절연막 105 : 제2 층간 절연막
106 : 콘택홀 107 : 제1 베리어막
108 : 제2 베리어막 109 : 콘택 플러그

Claims (7)

  1. 반도체 기판 상에 콘택 패드를 형성하는 단계;
    상기 콘택 패드를 포함한 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 콘택 패드가 노출되는 콘택홀을 형성하는 단계;
    플라즈마 공정을 실시하여 상기 콘택홀 측벽 및 저면에 제1 베리어막을 형성하는 단계; 및
    상기 제1 베리어막을 포함한 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 베리어막을 형성한 후, 상기 콘택 플러그를 형성하기 전에 상기 콘택홀의 측벽 및 저면에 제2 베리어막을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 공정 이후, 열처리 공정을 실시하는 단계를 더 포함하는 반도 체 소자의 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마 공정은 100~ 500℃의 온도 범위와 10Torr ~ 10-8 mTorr 의 압력 범위에서 실시하는 반도체 소자의 콘택 형성 방법.
  5. 제 3 항에 있어서,
    상기 열처리 공정은 N2 분위기에서 300 내지 800℃의 온도 범위, 1mTorr 내지 760Torr의 압력 범위에서 실시하는 반도체 소자의 콘택 형성 방법.
  6. 반도체 기판 상에 콘택 패드 및 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 포함한 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막 및 상기 하드 마스크 패턴을 식각하여 상기 콘택 패드가 노출되는 콘택홀을 형성하는 단계;
    열처리 공정을 실시하여 상기 콘택홀 측벽 및 저면에 제1 베리어막을 형성하는 단계;
    상기 제1 베리어막을 포함한 상기 콘택홀의 측벽 및 저면에 제2 베리어막을 형성하는 단계; 및
    상기 제2 베리어막을 포함한 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
  7. 제 6 항에 있어서,
    상기 열처리 공정은 N2 분위기에서 300 내지 800℃의 온도 범위, 1mTorr 내지 760Torr의 압력 범위에서 실시하는 반도체 소자의 콘택 형성 방법.
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