WO2020084703A1 - Ｏｔｓデバイスの製造方法およびｏｔｓデバイス - Google Patents

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conductive
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炯祐 安
和正 堀田
貴彦 沢田
直志 山本
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Definitions

  • the present invention relates to a method of manufacturing an OTS device capable of realizing stable characteristics of an Ovonic Threshold Switch (OTS) device.
  • OTS Ovonic Threshold Switch
  • Non-Patent Document 1 chalcogenide (eg, Ge-Se, Ge-Se-Si, etc.) glass has excellent electrical characteristics and is attracting attention as a material as described above (Non-Patent Document 1). .
  • the excellent electrical characteristic is what is called a threshold switch (TS: Threshold Switch) operation.
  • TS Threshold Switch
  • phase-change memory which is a diode selector device known as a non-volatile memory device, that utilizes the phenomenon of crystallization of TS has been commercialized.
  • the OTS is another device, for example, a cell selection device such as a metal oxide silicon field effect transmitter (MOSFET: Metal-Oxide Silicon Field-Effect Transistor), a bipolar junction transistor (BJT: Bipolar Junction Transistor), or a pn diode.
  • MOSFET Metal-Oxide Silicon Field-Effect Transistor
  • BJT Bipolar Junction Transistor
  • pn diode a cell selection device
  • MOSFET Metal-Oxide Silicon Field-Effect Transistor
  • BJT Bipolar Junction Transistor
  • the above-mentioned chalcogenide is indispensable for producing excellent OTS.
  • the above-mentioned chalcogenide material used in the threshold type selector has a problem that the threshold voltage (Threshold voltage) is deteriorated by exposure to the atmosphere and the characteristics of the OTS device become unstable.
  • electrode portions continuously formed in this portion are provided above and below the portion made of chalcogenide.
  • the upper and lower electrode portions are made of materials having different etching rates. Therefore, in order to form such a structure, conventionally, multiple chemical reaction etchings using various gases have been performed. That is, as a method of forming a laminate including a portion made of chalcogenide and electrode portions formed above and below the portion, the laminate is processed by etching once (once) in the depth direction, That is, it was extremely difficult to perform etching using the same gas without using various gases.
  • the present invention has been made in consideration of such circumstances, and an object thereof is to provide a method for manufacturing an OTS device that can realize stable characteristics of the OTS device by a simple etching process. To do.
  • a method of manufacturing an OTS device provides an OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are sequentially stacked on an insulating substrate. It is a manufacturing method.
  • This manufacturing method includes a step A of forming the first conductive portion over the entire surface of the one surface of the substrate, a step B of forming the OTS portion over the entire area of the first conductive portion, and a step of forming the OTS portion.
  • Step C of forming the second conductive portion over the entire area Step D of forming a resist so as to cover a part of the upper surface of the second conductive portion, and dry etching a region not covered by the resist.
  • step E all of the second conductive portion and the OTS portion and the upper portion of the first conductive portion are processed by one-time etching using Ar gas in the depth direction of the region. And remove.
  • all of step A, step B, and step C are performed in a space under reduced pressure, and steps A, B, and C are , May be continuous in situ process.
  • the method for manufacturing an OTS device according to the first aspect of the present invention includes a step X performed between the step A and the step B, and the step X includes the step of forming the first conductive portion formed by the step A.
  • the surface may be planarized by an inductively coupled plasma (ICP) method using Ar gas.
  • the dry etching in the step E may be a plasma treatment using Ar gas.
  • An OTS device is an OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are sequentially stacked on an insulating substrate, wherein the surface roughness of the first conductive section R p-v, when the thickness of the OTS portion is defined as T x, satisfies the R p-v ⁇ (T x / 10) becomes equation.
  • the surface roughness R p-v of the first conductive portion may be less 3.3 nm.
  • a method of manufacturing an OTS device includes steps A to F, and in step E, all of the second conductive portion and the OTS portion in the depth direction of the region not covered with the resist, Also, the upper portion of the first conductive portion is processed and removed by one (one) etching using Ar gas.
  • the laminate can be processed so as to obtain a shape in which the side surfaces are flush with each other. Conventionally, chemical reaction etching has been performed by using an individual gas for each part constituting the laminated body.
  • the laminated body can be processed by one (one) etching, the process can be simplified and a low-cost manufacturing process can be constructed. it can.
  • step A When forming such a laminated body, all of the step A, the step B, and the step C are performed in a space under reduced pressure, and these three steps A, B, and C are consecutive. It is preferably in situ process.
  • the surface of the first conductive portion formed on the substrate in step A is flattened, and unevenness is less likely to occur. Therefore, the surface of the OTS portion and the second conductive portion, which are sequentially formed on the first conductive portion, are also prevented from having irregularities. Therefore, when a voltage is applied to the OTS portion by the conductive portions located above and below the OTS portion, the field concentration phenomenon is unlikely to occur, and thus the stability of the element (OTS device) can be achieved.
  • a step X is performed between the step A and the step B.
  • an inductively coupled plasma ICP: ICP
  • Ar gas is applied to the surface of the first conductive portion formed in the step A.
  • Flattening is performed by the Inductively Coupled Plasma method. This further improves the flattening of the first conductive portion described above.
  • a laminated body including a first conductive portion-OTS portion-second conductive portion is formed in-situ process, This stack can be processed by one (one) etching. Therefore, the method for manufacturing an OTS device according to the first aspect contributes to the manufacture of a crossbar type memory extremely easily. Therefore, the present invention is effective in the field of resistance memories such as ReRAM and CBRAM, which are expected to use OTS in the future, and crossbar structure memories.
  • An OTS device is an OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are sequentially stacked on an insulating substrate, wherein the surface roughness of the first conductive section R p-v, when the thickness of the OTS portion is defined as T x, satisfies the R p-v ⁇ (T x / 10) becomes equation.
  • the stability of the element OTS device
  • the first conductive portion of the surface roughness R p-v is, when more than 3.3 nm, the stability of the device (OTS device) further improved.
  • FIG. 6 is a flowchart showing a method for manufacturing an OTS device according to the embodiment of the present invention. It is a schematic cross section which shows the manufacturing method of the OTS device which concerns on embodiment of this invention.
  • FIG. 1 is a schematic plan view showing an OTS device manufacturing apparatus according to an embodiment of the present invention, showing a manufacturing apparatus used for forming a laminated body including a first conductive portion, an OTS portion, and a second conductive portion. is there. It is a schematic cross section which shows the manufacturing apparatus of the OTS device which concerns on embodiment of this invention, Comprising: It is a figure which shows the magnetic field inductive coupling plasma etching apparatus used for etching a laminated body.
  • FIG. 6 is a schematic diagram showing a bottom-bottom connection state in an isolated pattern made of a laminated body.
  • FIG. 19B is a graph showing current-voltage characteristics in the stacked body having the isolated pattern shown in FIG. 18A.
  • FIG. 6 is a schematic diagram showing a top-to-top connection state in an isolated pattern made of a laminated body.
  • FIG. 19B is a graph showing current-voltage characteristics in the laminate having the isolated pattern shown in FIG. 19A.
  • FIG. 3 is a schematic diagram showing a bottom-top connection state in an isolated pattern made of a laminated body.
  • FIG. 20B is a graph showing current-voltage characteristics in the laminate having the isolated pattern shown in FIG. 20A.
  • 9 is a graph showing that the relational expression R p ⁇ v ⁇ (T x / 10) is satisfied.
  • FIG. 1 is a flowchart showing a method for manufacturing an OTS device according to an embodiment of the present invention
  • FIG. 2 is a schematic cross-sectional view showing a method for manufacturing an OTS device according to an embodiment of the present invention.
  • a method for manufacturing an OTS device according to an embodiment of the present invention manufactures an OTS device in which a first conductive portion, an OTS portion made of chalcogenide, and a second conductive portion are sequentially stacked on an insulating substrate. And includes steps AF described below.
  • the first conductive portion 12 is formed over the entire area of one surface (the upper surface in FIG. 2A) of the substrate 11 (FIG. 2A).
  • the first conductive portion 12 is formed by, for example, a sputtering method.
  • the structure of the first conductive portion 12 is not limited to a single layer film, and may be a laminated film formed by stacking a plurality of films.
  • Pt, TiN, Mo, W, C or the like is preferably used.
  • the first conductive portion 12 is composed of two layers, the lower layer film 12a is composed of Ti, and the upper layer film 12b is composed of Pt.
  • the OTS portion is formed over the entire area of the first conductive portion 12 so as to cover the surface of the first conductive portion 12 (FIG. 2C).
  • the OTS part 13 is formed by, for example, a sputtering method.
  • chalcogenide eg, Ge-Se, Sb (Bio or As) -doped Ge-Se, Ge-As-Se-Te, Ge-As, Ge-Te, Si-As- is used. Te, Si-Ge-As-Te, Ge-As-Te, As-Te, Si-Ge-As-Se, etc.
  • Te Si-Ge-As-Te, Ge-As-Te, As-Te, Si-Ge-As-Se, etc.
  • the second conductive portion 14 is formed over the entire area of the OTS portion 13 so as to cover the surface of the OTS portion 13 (FIG. 2 (d)).
  • the second conductive portion 14 is formed by, for example, a sputtering method.
  • Pt, TiN, Mo, W, C or the like is preferably used as the second conductive portion 14.
  • the series of processes including the above-described steps A, B, and C are all performed in a reduced pressure atmosphere (in-situ process). That is, the first conductive part 12, the OTS part 13, and the second conductive part 14 are not exposed to the air atmosphere at all during each process. As a result, the laminated body 15 formed on the one surface of the substrate 11 and including the first conductive portion 12, the OTS portion 13, and the second conductive portion 14 is obtained.
  • the surface of the first conductive portion formed on the substrate in step A is flattened, resulting in unevenness. Hard to occur.
  • a series of processes including steps A, B, and C is performed in a reduced pressure atmosphere using, for example, a film forming apparatus (FIG. 3) described later.
  • a resist 16a (16) is formed so as to cover a part of the upper surface of the second conductive portion 14 (FIG. 2 (e)).
  • a patterned resist 16 is obtained by, for example, applying a desired resist (photosensitive solution) to the surface of the object (substrate / first conductive portion / OTS portion / second conductive portion) (that is, the upper surface of the second conductive portion). ), And then exposure, development and etching are performed in this order. As a result, a region 14t1 covered with the resist and a region 14t2 not covered with the resist are formed on the upper surface of the second conductive portion 14a.
  • step E the region 14t2 not covered with the resist 16 is dry-etched (FIG. 2 (f)).
  • the series of processes including steps A, B, and C are all performed in a reduced pressure atmosphere (in-situ process).
  • the surface of the first conductive portion 12 has almost no local unevenness, and the OTS portion 13 and the second conductive portion 14 formed above the first conductive portion 12 also have an extremely flat surface profile. Therefore, in step E in the method for manufacturing an OTS device according to the embodiment of the present invention, the second conductive portion 14 is formed in the depth direction of the region 14t2 not covered by the resist 16 by the plasma treatment using only Ar gas.
  • the entire OTS portion 13 and the OTS portion 13 and the upper portion of the first conductive portion 12 can be removed by processing once (once) with Ar gas.
  • the dotted arrow shown in FIG. 2F represents the etching direction of the entire second conductive portion 14 and the OTS portion 13 and the upper portion of the first conductive portion 12.
  • step F the resist 16 is ashed (FIG. 2 (g)).
  • the dotted line arrow shown in FIG. 2G indicates the direction of ashing with respect to the upper surface of the resist 16.
  • the thickness of the resist 16c is reduced, and the upper surface 14t3 of the second conductive portion 14b is finally exposed.
  • the OTS device 10 according to the embodiment of the present invention is obtained (FIG. 2 (h)).
  • the method of manufacturing an OTS device may include step X performed between step A and step B.
  • step X the surface 12b2t of the first conductive portion 12 formed in the step A is flattened by an inductively coupled plasma (ICP: Inductively Coupled Plasma) method using Ar gas (see FIG. 2 (b )).
  • ICP Inductively Coupled Plasma
  • Ar gas Ar gas
  • FIG. 3 is a schematic plan view showing an OTS device manufacturing apparatus according to an embodiment of the present invention.
  • the manufacturing apparatus 300 shown in FIG. 3 is used to form a laminated body including a first conductive portion, an OTS portion, and a second conductive portion in the above-described step A ( ⁇ step X) ⁇ step B ⁇ step C. .
  • a series of processes including process A, (process X,) process B, and process C are all performed in independent depressurized space chambers of different processing chambers (chambers).
  • the process A, (process X,) process B, and process C are performed using the multi-chamber manufacturing apparatus 300 as described above, a transport path of the object to be processed (substrate) (the arrow in FIG. 3 indicates transport). Will be described).
  • the object to be processed is loaded into the load / unload chamber (L / UL) 301 from the outside to create a reduced pressure atmosphere in the load chamber.
  • the object to be processed waits in the load chamber under reduced pressure for a certain period of time, and then, from the load / unload chamber (L / UL) 301 to the transfer chamber (T) 307, the first film forming chamber in which the process A is performed.
  • (S1) It is conveyed into 302 and the lower layer film 12a of the first conductive portion 12 is formed in the first film formation space sp1.
  • the target object on which the lower layer film 12a is formed is transferred from the first film forming chamber (S1) 302 to the second film forming chamber (S2) 303 through the transfer chamber (T) 307, and the second film forming process is performed.
  • the upper layer film 12b of the first conductive portion 12 is formed in the space sp2.
  • the object to be processed on which the first conductive portion 12 is formed is transferred from the second film forming chamber (S2) 303 into the surface processing chamber (ICP) 304 through the transfer chamber (T) 307. Then, the surface treatment of the upper layer film 12b of the first conductive portion 12 is performed in the surface treatment space (flattening).
  • the object to be processed may be moved from the second film forming chamber (S2) 303 through the transfer chamber (T) 307 to the third film forming chamber 305 described below without performing this surface treatment.
  • the object to be processed on which the first conductive portion 12 is formed is transferred from the surface processing chamber (ICP) 304 into the third film forming chamber (S3) 305 through the transfer chamber (T) 307, and the third film is formed.
  • the OTS part 13 is formed in the film space sp3.
  • the object to be processed on which the OTS part 13 is formed is transferred from the third film forming chamber (S3) 305 into the fourth film forming chamber (S4) 306 through the transfer chamber (T) 307, and the fourth film is formed.
  • the second conductive portion 14 is formed in the film space sp4.
  • the object to be processed on which the stacked body (the first conductive portion 12, the OTS portion 13, and the second conductive portion 14) is formed is the film formation chamber in which the final process is performed through the transfer chamber (T) 307.
  • the film is transferred from the film forming chamber (S4) 306 to the load / unload chamber (L / UL) 301.
  • the object to be processed is unloaded from the load / unload chamber (L / UL) 301 after waiting for a certain time in the load / unload chamber (L / UL) 301.
  • a robot (not shown) installed in the transfer chamber (T) 307 is used as a transfer device for transferring the object to be processed between the chambers.
  • the internal spaces of the chambers 301 to 306, including the transfer chamber (T) 307, are all under reduced pressure.
  • the manufacturing apparatus 300 forms the first film forming space sp1 and the second film forming space sp2 that form the first conductive portion 12, the third film forming space sp3 that forms the OTS portion 13, and the second conductive portion 14. At least the fourth film formation space sp4 is provided. Further, the manufacturing apparatus 300 also includes a surface treatment chamber (ICP) 304 having a surface treatment space (flattening), which is performed on the object on which the first conductive portion 12 is formed, if necessary.
  • ICP surface treatment chamber
  • FIG. 4 is a schematic cross-sectional view showing an OTS device manufacturing apparatus according to an embodiment of the present invention, which is used for etching a laminate (first conductive portion 12, OTS portion 13, second conductive portion 14).
  • a magnetic field inductively coupled plasma etching apparatus is used as the configuration of the manufacturing apparatus 420 (etching apparatus) shown in FIG. 4, but the present invention is not limited to this.
  • the manufacturing apparatus 420 includes a chamber 421 that can be evacuated. Inside the chamber 421, a stage 425 that supports an object (not shown) (substrate / first conductive portion / OTS portion / second conductive portion) is arranged. An electrostatic chuck that holds the object to be processed placed on the stage 425 is provided on the upper surface of the stage 425. The manufacturing apparatus 420 is configured to, after the electrostatic chuck chucks the object to be processed, introduce He into the back surface of the object to be processed so that the object to be processed is uniformly heated.
  • the manufacturing apparatus 420 includes a chiller circulation unit 426 that circulates the heat medium while controlling the temperature on the upper surface of the stage 425 or inside the stage 425. The chiller circulation unit 426 can hold the stage 425 at a predetermined temperature. In the case of an etching apparatus for high temperature etching, a heater is built in the stage 425 so that the heating temperature can be controlled.
  • a deposition prevention plate 423 that partitions the plasma formation space 422 is installed.
  • the manufacturing apparatus 420 forms plasma of the process gas introduced into the plasma formation space 422 and generates radicals of the process gas.
  • the constituents (first conductive part / OTS part / second conductive part) forming the laminate to be etched are different from each other, but the constituents are not distinguished and Ar gas is used as the process gas.
  • the composition was etched using only one.
  • the manufacturing apparatus 420 includes an antenna 428, a high frequency power source 429, a magnet unit 430, a gas introduction line, etc. as a plasma generation mechanism.
  • the antenna 428 is arranged at the upper position of the lid 424 that closes the upper part of the plasma formation space 422, that is, outside the chamber 421.
  • the antenna 428 is connected to the high frequency power supply 429 and forms a high frequency induction electric field in the plasma formation space 422.
  • the magnet unit 430 is arranged between the lid 424 and the antenna 428, and forms a fixed magnetic field in the plasma formation space 422.
  • the process gas introduced into the plasma formation space 422 through the gas introduction system is turned into plasma under the action of the induction electric field by the antenna 428 and the action of the fixed magnetic field by the magnet unit 430.
  • the manufacturing apparatus 420 includes a bias power supply 27 that attracts ions in plasma to the stage 425.
  • the bias power supply 27 can be composed of a high frequency power supply.
  • a Ti film was formed as the lower layer film 12a of the first conductive portion 12 in the first film formation space sp1.
  • a Pt film was formed as the upper layer film 12b of the first conductive portion 12.
  • a Ge4Se6 film was formed as the OTS unit 13.
  • a TiN film was formed as the second conductive portion 14.
  • Example 1 In Example 1, the series of processes including the above-mentioned steps A, B, and C are all performed in a reduced pressure atmosphere (in situ process) to form a laminated body (first conductive portion / OTS portion / second conductive portion).
  • a first conductive part composed of a lower layer film (Ti film) / upper layer film (Pt film) was formed on a substrate made of Si by a sputtering method. Then, the surface profile of the constituent formed by in situ process was evaluated using STM (or AFM).
  • Example 2 In Experimental Example 2, only the point that the surface of the first conductive portion was subjected to ICP process (step X) in the in situ process after the first conductive portion was formed by the sputtering method in the step A and before the step B was performed. , Different from Experimental Example 1. The other points were the same as in Experimental Example 1.
  • Experimental Example 3 differs from Experimental Example 1 only in that the first conductive portion was exposed to the atmosphere before the step B after the first conductive portion was formed by the sputtering method in the step A. The other points were the same as in Experimental Example 1.
  • Table 1 is a list including film forming conditions common to Experimental Examples 1 to 3. Only the Ar gas was used as the process gas except for the TiN film. In the case of TiN film, a mixed gas of Ar and N 2 was used. Only the Ti film was formed at room temperature. All other films were formed at 150 ° C. Table 1 also shows the film forming conditions for the Mo film that can be used in place of the TiN film forming the second conductive portion.
  • Working Pressure is the pressure during film formation
  • Power is the power applied to the target
  • Ar Flow is the flow rate of Ar gas introduced into the chamber
  • Stage Temp Represents the temperature of the stage on which the object to be processed is placed.
  • Table 2 shows the conditions of the ICP process (step X) in Experimental Example 2, the conditions for dry-etching the laminate described later (step E), and the conditions for ashing the resist (step F).
  • the step E is a step of dry-etching a region of the laminated body which is not covered with the resist, and in the depth direction of the region, all of the second conductive portion and the OTS portion, and the first conductive portion. The upper part of is processed and removed by one (one) etching using Ar gas.
  • Working Pressure represents the pressure during work.
  • Antenna Power represents the power applied to the antenna.
  • Bias Power represents the electric power applied to the stage on which the object to be processed is placed.
  • Ar Flow represents the flow rate of Ar gas introduced into the chamber.
  • Stage Temp Represents the temperature of the stage on which the object to be processed is placed.
  • FIG. 5A is a photograph of the surface of the first conductive portion by AFM, showing the state after film formation.
  • FIG. 5B is a surface photograph of the first conductive portion by AFM, and is a diagram showing a state where the ICP treatment is performed after the film formation.
  • the surface of the first conductive portion is the surface of the Pt film forming the upper layer film 12b of the first conductive portion 12.
  • RMS is “root mean square height”.
  • "Peak-to Valley (hereinafter, R p-v hereinafter)” is to mean “difference highest point (peak) and the lowest point in the measuring range (Valley)”.
  • the state after film formation (FIG. 5A) is the evaluation result of the sample of Experimental Example 1.
  • the state of ICP treatment after film formation (FIG. 5B) is the evaluation result of the sample of Experimental Example 2.
  • the surface roughness of the Pt film formed by the process A can be reduced by maintaining a reduced pressure atmosphere (in-situ process) after film formation and by performing ICP process in addition to this. I found that I could maintain it.
  • the influence on the OTS part (process B) and the second conductive part (process C) stacked thereon is reduced. Therefore, according to the embodiment of the present invention, the local interface disturbance occurs at the first interface between the first conductive portion and the OTS portion and at the second interface between the OTS portion and the second conductive portion. It is possible to prevent the occurrence of a broken part.
  • 11A and 11B are cross-sectional photographs of the Mo / GeSe / Pt laminated film.
  • 12A and 12B show cross-sectional photographs of Pt / GeSe / Pt laminated films.
  • FIG. 6A, FIG. 7A, FIG. 8A, FIG. 9A, FIG. 10A, FIG. 11A, and FIG. 12A show cross-sectional photographs after film formation.
  • 6B, 7B, 8B, 9B, 10B, 11B, and 12B show cross-sectional photographs after etching.
  • the single-layer film does not depend on the film material (GeSe film, Mo film, Pt film, TiN film) forming the single-layer film, and the surface profile can be read from the cross-sectional photograph after etching. It was found that the flatness was maintained at the same level as that after film formation, or the flatness was improved as compared with after film formation. Further, since the side cross section of the film formed by etching was also clearly confirmed, it was judged that the side cross section was not damaged. (B2) From FIGS.
  • FIG. 13 is a ternary phase diagram showing the main materials of OTS.
  • the method of manufacturing an OTS device according to the embodiment of the present invention is effective even for many chalcogenide materials shown in FIG.
  • Ge-Se As the OTS part
  • Sb (Bi or As) -doped Ge-Se, Ge-As-Se-Te, Ge-As, Ge-Te, Si-As-Te, Si- Ge-As-Te, Ge-As-Te, As-Te, Si-Ge-As-Se may be used.
  • FIG. 14 is a graph showing OTS switching data.
  • the horizontal axis represents applied voltage (Vapplied (V)) and the vertical axis represents delay time (tdelay (nsec)).
  • the evaluated laminated body is the TiN / GeSe / Pt laminated film shown in FIGS. 10A and 10B. That is, FIG. 14 shows a result of applying a voltage between the first conductive portion (also called BE) made of Pt and the second conductive portion (also called TE) made of TiN via the OTS portion made of GeSe. Is.
  • BE first conductive portion
  • TE second conductive portion
  • ⁇ indicates the result of the OTS device according to the embodiment of the present invention (the formation of the in-situ process: Pt film corresponds to Experimental Example 1), and ⁇ indicates the conventional (ex-situ process: Pt film). Is the result of Experimental Example 3).
  • C1 After the Pt film is formed, a depressurized atmosphere (in situ process) is maintained, and a GeSe film and a TiN film are sequentially stacked on the Pt film to form an OTS device (marked with ⁇ ) according to the embodiment of the present invention.
  • the Pt film was formed, then exposed to the atmosphere (ex-situ process), and a lower voltage was applied as compared with the conventional OTS device (marked with a circle) in which the GeSe film and the TiN film were sequentially stacked thereon.
  • An equivalent delay time can be realized with voltage. Specifically, the applied voltage can be lowered by about 2V.
  • a laminated film (laminated body) formed by the method for manufacturing an OTS device according to the embodiment of the present invention, that is, formed while maintaining a reduced pressure atmosphere (in-situ process) has an OTS having an excellent response speed. Contribute to device construction.
  • FIG. 15 is a perspective view schematically showing the device structure of the OTS device.
  • the symbol “BE” represents the first conductive portion.
  • the symbol “GeSe” represents the OTS part.
  • the symbol “TE” represents the second conductive portion.
  • “BE” and “TE” correspond to a lower electrode and an upper electrode for driving the “OTS part”.
  • FIG. 16 and FIG. 17 are views for considering the state of current flowing in the OTS portion from the lower electrode to the upper electrode in the stacked body shown in FIG.
  • FIG. 16 is sectional drawing which shows typically the laminated body (laminated body of this invention) in case the surface of a 1st electroconductive part is flat.
  • FIG. 17 is a cross-sectional view schematically showing a laminated body (conventional laminated body) in the case where the surface of the first conductive portion has a convex portion.
  • Reference numerals (a), (b), and (c) described in FIGS. 16 and 17 mean the following contents.
  • C Devices edge effect.
  • the laminated body according to the embodiment of the present invention has the surface of the first conductive portion excellent in flatness because the reduced pressure atmosphere (in-situ process) is adopted. Along with this, at the two interfaces (the interface between the first conductive portion and the OTS portion and the interface between the OTS portion and the second conductive portion), there is almost no local unevenness that causes a current flow. In addition, the lateral cross section of the device composed of three layers (first conductive part / OTS part / second conductive part) formed by etching is also flat. Therefore, in the laminated body (FIG. 16) according to the embodiment of the present invention, the current flowing from the first conductive portion to the second conductive portion via the OTS portion has a smooth flow.
  • the conventional laminate (FIG. 17) is exposed to the atmosphere (ex-situ process), so that a local uneven portion (illustrated as a convex portion in FIG. 17) is likely to occur on the surface of the first conductive portion.
  • a local uneven portion illustrated as a convex portion in FIG. 17
  • there are local irregularities at the two interfaces (the interface between the first conductive portion and the OTS portion, and the interface between the OTS portion and the second conductive portion) that hinder the current flow.
  • the uneven shape generated at the interface between the first conductive portion and the OTS portion is reflected on the interface between the OTS portion and the second conductive portion, and the OTS portion and the second conductive portion are Similar irregularities are likely to occur at the interface of.
  • the side cross section of the device composed of three layers (first conductive portion / OTS portion / second conductive portion) formed by etching also has a rough surface. Therefore, in the conventional laminate (FIG. 17), the current flowing from the first conductive part to the second conductive part through the OTS part is affected by the presence of the uneven shape and has a turbulent flow (rough flow). including.
  • FIG. 14 graph showing switching data of OTS
  • FIGS. 16 and 17 The inventors of the present invention believe that the above-described result of FIG. 14 (graph showing switching data of OTS) reflects the content examined based on FIGS. 16 and 17.
  • the laminate and the cross section of the OTS device have excellent flatness as a result. Excellent switching characteristics can be realized.
  • FIG. 18A to 20B are the results of evaluating the electrical characteristics of the isolated pattern formed of the stacked body (FIG. 16) formed by the method for manufacturing an OTS device according to the embodiment of the present invention.
  • FIG. 18A is a schematic diagram showing a bottom-bottom connection state in an isolated pattern made of a laminated body.
  • FIG. 18B is a graph showing current-voltage characteristics in the stacked body having the isolated pattern shown in FIG. 18A.
  • FIG. 19A is a schematic diagram showing a top-to-top connection state in an isolated pattern made of a laminated body.
  • FIG. 19B is a graph showing current-voltage characteristics in the stacked body having the isolated pattern shown in FIG. 19A.
  • FIG. 20A is a schematic diagram showing a bottom-top connection state in an isolated pattern made of a laminated body.
  • FIG. 20B is a graph showing current-voltage characteristics in the stacked body having the isolated pattern shown in FIG. 20A. It was confirmed that the current-voltage characteristics (FIG. 18B, FIG. 19B, FIG. 20B) were kept linear regardless of the difference in electrical connection state (FIG. 18A, FIG. 19A, FIG. 20A). The reason why such current-voltage characteristics are obtained is that, in the method for manufacturing an OTS device according to the embodiment of the present invention, the continuous steps in a reduced pressure atmosphere (in situ process) are used, and This is because it was realized because the side cross section has excellent flatness.
  • FIG. 21 is a graph showing that the above-described current-voltage characteristics (FIGS. 18B, 19B and 20B) can be obtained by satisfying this relational expression.
  • the present invention is widely applicable to OTS device manufacturing methods and OTS devices.
  • the present invention is suitable for metal oxide silicon field effect transmitters (MOSFETs), bipolar junction transistors (BJTs), cell selection devices such as pn diodes, and 3D stack memory devices.
  • MOSFETs metal oxide silicon field effect transmitters
  • BJTs bipolar junction transistors
  • cell selection devices such as pn diodes
  • 3D stack memory devices 3D stack memory devices.

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Abstract

本発明のＯＴＳデバイスの製造方法は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスの製造方法である。この製造方法は、前記基板の一面の全域に亘って前記第一導電部を形成する工程Ａと、前記第一導電部の全域に亘って前記ＯＴＳ部を形成する工程Ｂと、前記ＯＴＳ部の全域に亘って前記第二導電部を形成する工程Ｃと、前記第二導電部の上面の一部を被覆するようにレジストを形成する工程Ｄと、前記レジストが被覆していない領域をドライエッチングする工程Ｅと、前記レジストをアッシングする工程Ｆと、を含む。前記工程Ｅは、前記領域の深さ方向において、前記第二導電部と前記ＯＴＳ部の全部、及び、前記第一導電部の上部を、１回のエッチングで処理して除去する。

Description

ＯＴＳデバイスの製造方法およびＯＴＳデバイス
　本発明は、オボニック閾値スイッチ（ＯＴＳ：Ｏｖｏｎｉｃ　Ｔｈｒｅｓｈｏｌｄ　Ｓｗｉｔｃｈ）デバイスの安定的な特性を実現することが可能な、ＯＴＳデバイスの製造方法に関する。
　Ｓｉをベースとした電子デバイスの進化が限界に直面したことにより、革新的な操作メカニズムや革新的な材料が期待されている。中でも、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ（例えば、Ｇｅ－Ｓｅ、Ｇｅ－Ｓｅ－Ｓｉなど））ガラスは、優れた電気的特性を有しており、上記のような材料として注目されている（非特許文献１）。優れた電気的特性とは、いわゆる、閾値スイッチ（ＴＳ：Ｔｈｒｅｓｈｏｌｄ　Ｓｗｉｔｃｈ）動作と呼ばれる特性である。これよって、不揮発性メモリ装置として知られるダイオードセレクタ装置である、ＴＳの結晶化という現象を利用した相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ－ｍｅｍｏｒｙ）が商業化されている。
　さらに、ＯＴＳは、別のデバイス、例えば、金属酸化物シリコン電界効果トランスミッタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ－Ｏｘｉｄｅ　Ｓｉｌｉｃｏｎ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｍｉｔｔｅｒ）や、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ　Ｊｕｎｃｔｉｏｎ　Ｔｒａｎｓｉｓｔｏｒ）、ｐｎダイオード等のセル選択デバイスの有望な候補である。特に、ＯＴＳは、高い駆動電流に耐え、設計効率の向上が図れることから、３Ｄスタック型メモリデバイスに対する高い可能性を備えている。
　優れたＯＴＳを作製するためには、上述したカルコゲナイドが不可欠である。しかしながら、スレッショルド型セレクタ（Ｔｈｒｅｓｈｏｌｄ　ｔｙｐｅ　ｓｅｌｅｃｔｏｒ）で使われている、上述したカルコゲナイド材料は、大気暴露によってスレッショルド電圧（Ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ）が悪化し、ＯＴＳデバイスの特性が不安定となる課題があった。
　また、ＯＴＳにおいては、カルコゲナイドからなる部位の上下の位置には、この部位に連続的に形成された電極部が設けられている。この上下の電極部は、互いに異なるエッチング速度を有する材料から構成されている。このため、このような構造を形成するために、従来、多様なガスを用いた複数回の化学反応エッチング（ｃｈｅｍｉｃａｌ　ｒｅａｃｔｉｏｎ　ｅｔｃｈｉｎｇ）が、行われていた。つまり、カルコゲナイドからなる部位、及び、その部位の上下の位置に形成されている電極部を備える積層体を形成する方法として、積層体の深さ方向へ１回（一度）のエッチングで処理する、すなわち、多様なガスを用いずに、同一のガスを用いてエッチングすることは、極めて困難であった。
　ゆえに、簡易なエッチング処理により、安定的なＯＴＳデバイスの特性を実現することが可能な、ＯＴＳデバイスの製造方法の開発が期待されていた。
Ｈｙｕｎｇ－Ｗｏｏ　Ａｈｎ　ｅｔ　ａｌ．，Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．，１０３，０４２９０８（２０１３）．
　本発明は、このような事情を考慮してなされたもので、簡易なエッチング処理により、安定的なＯＴＳデバイスの特性を実現することが可能な、ＯＴＳデバイスの製造方法を提供することを目的とする。
　本発明の第１態様に係るＯＴＳデバイスの製造方法は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスの製造方法である。この製造方法は、前記基板の一面の全域に亘って前記第一導電部を形成する工程Ａと、前記第一導電部の全域に亘って前記ＯＴＳ部を形成する工程Ｂと、前記ＯＴＳ部の全域に亘って前記第二導電部を形成する工程Ｃと、前記第二導電部の上面の一部を被覆するようにレジストを形成する工程Ｄと、前記レジストが被覆していない領域をドライエッチングする工程Ｅと、前記レジストをアッシングする工程Ｆと、を含む。前記工程Ｅは、前記領域の深さ方向において、前記第二導電部と前記ＯＴＳ部の全部、及び、前記第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。
　本発明の第１態様に係るＯＴＳデバイスの製造方法においては、前記工程Ａ、前記工程Ｂ、及び前記工程Ｃは、何れも、減圧下の空間内で行われ、前記工程Ａ、Ｂ、Ｃは、連続したｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓであってもよい。
　本発明の第１態様に係るＯＴＳデバイスの製造方法においては、前記工程Ａと前記工程Ｂの間に行う工程Ｘを有し、前記工程Ｘは、前記工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）法により平坦化処理してもよい。
　本発明の第１態様に係るＯＴＳデバイスの製造方法においては、前記工程Ｅの前記ドライエッチングが、Ａｒガスを用いたプラズマ処理であってもよい。
　本発明の第２態様に係るＯＴＳデバイスは、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスであって、前記第一導電部の表面粗さをＲｐ－ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、Ｒｐ－ｖ≦（Ｔｘ／１０）なる関係式を満たす。
　本発明の第２態様に係るＯＴＳデバイスにおいては、前記第一導電部の表面粗さＲｐ－ｖが、３．３ｎｍ以下であってもよい。
　本発明の第１態様に係るＯＴＳデバイスの製造方法は、工程Ａ～工程Ｆを含み、工程Ｅにより、レジストが被覆していない領域の深さ方向において、第二導電部とＯＴＳ部の全部、及び、第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。これにより、エッチング後の前記第二導電部、前記ＯＴＳ部、及び前記第一導電部の上部からなる積層体の側断面において、前記第二導電部、前記ＯＴＳ部、及び前記第一導電部の側面が面一となる形状が得られるように積層体を加工できる。
　従来においては、積層体を構成する各部ごとに、個別のガスを用いて化学反応エッチング（ｃｈｅｍｉｃａｌ　ｒｅａｃｔｉｏｎ　ｅｔｃｈｉｎｇ）を行っていた。これに対し、本発明の第１態様に係るＯＴＳデバイスの製造方法によれば、積層体を１回（一度）のエッチングで処理できることから、プロセスの簡略化が図れ、低コストな製造工程が構築できる。
　そのような積層体の形成の際、前記工程Ａ、前記工程Ｂ、及び前記工程Ｃは、何れも、減圧下の空間内で行われ、かつ、これら３つの工程Ａ、Ｂ、Ｃが連続したｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓであることが好ましい。これにより、工程Ａにより基板上に形成された第一導電部の表面が平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が抑制される。よって、ＯＴＳ部の上下に位置する導電部によってＯＴＳ部に電圧が印加された場合、フィールドの集中現象が起こりにくいため、素子（ＯＴＳデバイス）の安定性が図れる。
　さらに、前記工程Ａと前記工程Ｂの間で工程Ｘを行い、この工程Ｘは、前記工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）法により平坦化処理する。これにより、上述した第一導電部の平坦化がさらに改善される。
　したがって、本発明の第１態様に係るＯＴＳデバイスの製造方法は、第一導電部－ＯＴＳ部－第二導電部（ｍｅｔａｌ－ａｃｔｉｖｅ－ｍｅｔａｌ　ｌａｙｅｒ）からなる積層体をｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓで成膜し、この積層体を１回（一度）のエッチングで処理できる。このため、第１態様に係るＯＴＳデバイスの製造方法は、極めて簡単にｃｒｏｓｓｂａｒ　ｔｙｐｅのメモリの作製に貢献する。ゆえに、今後ＯＴＳの使用が見込まれるＲｅＲＡＭ，ＣＢＲＡＭ，などの抵抗メモリや、ｃｒｏｓｓｂａｒ　ｓｔｒｕｃｔｕｒｅ　メモリの分野において、本発明は有効である。
　本発明の第２態様に係るＯＴＳデバイスは、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスであって、前記第一導電部の表面粗さをＲｐ－ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、Ｒｐ－ｖ≦（Ｔｘ／１０）なる関係式を満たす。これにより、ＯＴＳ部の上下に位置する導電部によってＯＴＳ部に電圧が印加された場合、素子（ＯＴＳデバイス）の安定性が図れる。
　上記の関係式を満たすとともに、前記第一導電部の表面粗さＲｐ－ｖが、３．３ｎｍ以下とした場合、素子（ＯＴＳデバイス）の安定性がさらに図れる。
本発明の実施形態に係るＯＴＳデバイスの製造方法を示すフローチャート。 本発明の実施形態に係るＯＴＳデバイスの製造方法を示す模式断面図である。 本発明の実施形態に係るＯＴＳデバイスの製造装置を示す模式平面図であり、第一導電部、ＯＴＳ部、及び第二導電部からなる積層体を形成するために用いられる製造装置を示す図である。 本発明の実施形態に係るＯＴＳデバイスの製造装置を示す模式断面図であり、積層体をエッチングするために用いられる有磁場誘導結合プラズマエッチング装置を示す図である。 ＡＦＭによる第一導電部の表面写真であり、成膜後の状態を示す図である。 ＡＦＭによる第一導電部の表面写真であり、成膜後にＩＣＰ処理した状態を示す図である。 ＳＥＭによるＧｅＳｅ単層膜の断面写真であり、成膜後の状態を示す図である。 ＳＥＭによるＧｅＳｅ単層膜の断面写真であり、エッチング後の状態を示す図である。 ＳＥＭによるＭｏ単層膜の断面写真であり、成膜後の状態を示す図である。 ＳＥＭによるＭｏ単層膜の断面写真であり、エッチング後の状態を示す図である。 ＳＥＭによるＰｔ単層膜の断面写真であり、成膜後の状態を示す図である。 ＳＥＭによるＰｔ単層膜の断面写真であり、エッチング後の状態を示す図である。 ＳＥＭによるＴｉＮ単層膜の断面写真であり、成膜後の状態を示す図である。 ＳＥＭによるＴｉＮ単層膜の断面写真であり、エッチング後の状態を示す図である。 ＳＥＭによるＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜の断面写真であり、成膜後の状態を示す図である。 ＳＥＭによるＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜の断面写真であり、エッチング後の状態を示す図である。 ＳＥＭによるＭｏ／ＧｅＳｅ／Ｐｔ積層膜の断面写真であり、成膜後の状態を示す図である。 ＳＥＭによるＭｏ／ＧｅＳｅ／Ｐｔ積層膜の断面写真であり、エッチング後の状態を示す図である。 ＳＥＭによるＰｔ／ＧｅＳｅ／Ｐｔ積層膜の断面写真であり、成膜後の状態を示す図である。 ＳＥＭによるＰｔ／ＧｅＳｅ／Ｐｔ積層膜の断面写真であり、エッチング後の状態を示す図である。 ＯＴＳの主要材料を表す３元状態図である。 ＯＴＳのスイッチングデータを示すグラフである。 デバイス構造を模式的に示す斜視図である。 第一導電部の表面が平坦な場合における積層体を模式的に示す断面図である。 第一導電部の表面に凸部がある場合における積層体を模式的に示す断面図である。 積層体からなる孤立パターンにおいて、ボトム－ボトム接続した状態を表す模式図である。 図１８Ａに示す孤立パターンを有する積層体における電流－電圧特性を示すグラフである。 積層体からなる孤立パターンにおいて、トップ－トップ接続した状態を表す模式図である。 図１９Ａに示す孤立パターンを有する積層体における電流－電圧特性を示すグラフである。 積層体からなる孤立パターンにおいて、ボトム－トップ接続した状態を表す模式図である。 図２０Ａに示す孤立パターンを有する積層体における電流－電圧特性を示すグラフである。 Ｒｐ－ｖ≦（Ｔｘ／１０）なる関係式を満たすことを示すグラフである。
　以下では、本発明の実施形態に係るＯＴＳデバイスの製造方法及びＯＴＳデバイスについて、図面に基づいて説明する。
　図１は、本発明の実施形態に係るＯＴＳデバイスの製造方法を示すフローチャートであり、図２は、本発明の実施形態に係るＯＴＳデバイスの製造方法を示す模式断面図である。
　本発明の実施形態に係るＯＴＳデバイスの製造方法は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスを製造する方法であり、後述する工程Ａ～Ｆを含む。
　工程Ａにおいては、基板１１の一面（図２（ａ）では上面）の全域に亘って第一導電部１２を形成する（図２（ａ））。第一導電部１２は、例えば、スパッタ法により形成される。第一導電部１２の構造としては、単層膜に限定されず、複数の膜が重ねてなる積層膜であってもよい。第一導電部１２としては、ＰｔやＴｉＮ、Ｍｏ、Ｗ、Ｃなどが好適に用いられる。図２（ａ）に示す例においては、第一導電部１２が２層から構成され、下層膜１２ａがＴｉから構成され、上層膜１２ｂがＰｔから構成されている。
　工程Ｂにおいては、第一導電部１２の表面を覆うように、第一導電部１２の全域に亘ってＯＴＳ部を形成する（図２（ｃ））。ＯＴＳ部１３は、例えば、スパッタ法により形成される。
　ＯＴＳ部１３としては、カルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ（例えば、Ｇｅ－Ｓｅ、Ｓｂ（Ｂｉ　ｏｒ　Ａｓ）がドープされたＧｅ－Ｓｅ、Ｇｅ－Ａｓ－Ｓｅ－Ｔｅ、Ｇｅ－Ａｓ、Ｇｅ－Ｔｅ、Ｓｉ－Ａｓ－Ｔｅ、Ｓｉ－Ｇｅ－Ａｓ－Ｔｅ、Ｇｅ－Ａｓ－Ｔｅ、Ａｓ－Ｔｅ、Ｓｉ－Ｇｅ－Ａｓ－Ｓｅなど））が好適に用いられる。
　工程Ｃにおいては、ＯＴＳ部１３の表面を覆うように、ＯＴＳ部１３の全域に亘って第二導電部１４を形成する（図２（ｄ））。第二導電部１４は、例えば、スパッタ法により形成される。第二導電部１４としては、ＰｔやＴｉＮ、Ｍｏ、Ｗ、Ｃなどが好適に用いられる。
　本発明の実施形態に係るＯＴＳデバイスの製造方法では、上述した工程Ａ、Ｂ、Ｃからなる一連のプロセスは全て、減圧雰囲気にて行われる（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）。つまり、各工程とともに、各工程間においても、第一導電部１２、ＯＴＳ部１３、第二導電部１４は全く、大気雰囲気に曝されることはない。これにより、基板１１の一面上に形成された、第一導電部１２、ＯＴＳ部１３、及び、第二導電部１４からなる積層体１５が得られる。特に、工程Ａ、Ｂ、Ｃからなる一連のプロセスが減圧雰囲気にて行われる（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）ことにより、工程Ａにより基板上に形成された第一導電部の表面が平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が抑制される。工程Ａ、Ｂ、Ｃからなる一連のプロセスは、例えば、後述する成膜装置（図３）を用い、減圧雰囲気において行われる。
　工程Ｄにおいては、第二導電部１４の上面の一部を被覆するようにレジスト１６ａ（１６）を形成する（図２（ｅ））。このようなパターニングされたレジスト１６は、例えば、所望のレジスト（感光液）を被処理体（基板／第一導電部／ＯＴＳ部／第二導電部）の表面（つまり、第二導電部の上面）に塗布した後、露光、現像、エッチングを順に行うことにより作製される。これにより、第二導電部１４ａの上面には、レジストが被覆している領域１４ｔ１と、レジストが被覆していない領域１４ｔ２と、が形成される。
　工程Ｅにおいては、レジスト１６が被覆していない領域１４ｔ２をドライエッチングする（図２（ｆ））。上述したように、工程Ａ、Ｂ、Ｃからなる一連のプロセスが、全て、減圧雰囲気にて行われている（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）。これにより、第一導電部１２の表面に局所的な凹凸が殆ど存在せず、第一導電部１２の上方に形成されたＯＴＳ部１３及び第二導電部１４も極めて平坦な表面プロファイルを有する。このため、本発明の実施形態に係るＯＴＳデバイスの製造方法における工程Ｅでは、Ａｒガスのみを用いたプラズマ処理により、レジスト１６が被覆していない領域１４ｔ２の深さ方向において、第二導電部１４とＯＴＳ部１３の全部、及び、第一導電部１２の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去することができる。図２（ｆ）に示した点線矢印は、第二導電部１４とＯＴＳ部１３の全部、及び、第一導電部１２の上部に対してエッチングする方向を表している。その結果、エッチングにより形成された、第二導電部１４ｂの側面１４ｓ、ＯＴＳ部１３の側面１３ｓ、及び、第一導電部の上部１２ｂ４の側面１２ｂｓは、レジスト１６の側面１６ｓに揃うように、面一をなすように加工される。
　工程Ｆにおいては、レジスト１６をアッシングする（図２（ｇ））。図２（ｇ）に示した点線矢印は、レジスト１６の上面に対してアッシングする方向を表している。これにより、レジスト１６ｃの厚さが低減し、最終的には第二導電部１４ｂの上面１４ｔ３が露呈した状態とされる。その結果、本発明の実施形態に係るＯＴＳデバイス１０が得られる（図２（ｈ））。
　なお、上述した本発明の実施形態に係るＯＴＳデバイスの製造方法（工程Ａ～Ｆ）は、工程Ａと工程Ｂの間に行われる工程Ｘを有してもよい。この工程Ｘにおいては、前記工程Ａにより形成した第一導電部１２の表面１２ｂ２ｔに対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）法により平坦化処理する（図２（ｂ））。これにより、第一導電部の表面が一段と平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が著しく抑制される。
　図３は、本発明の実施形態に係るＯＴＳデバイスの製造装置を示す模式平面図である。図３に示す製造装置３００は、上述した工程Ａ（→工程Ｘ）→工程Ｂ→工程Ｃにおいて、第一導電部、ＯＴＳ部、及び第二導電部からなる積層体を形成するために用いられる。
　製造装置３００では、工程Ａ、（工程Ｘ、）工程Ｂ、工程Ｃからなる一連のプロセスは全て、別々の処理室（チャンバ）の独立した減圧空間室内において行われる。
　このようなマルチチャンバの製造装置３００を用いて、工程Ａ、（工程Ｘ、）工程Ｂ、工程Ｃの各工程を行う場合における、被処理体（基板）の搬送経路（図３における矢印が搬送方向を表す）について説明する。まず、被処理体は、外部からロード／アンロード室（Ｌ／ＵＬ）３０１に搬入され、ロード室内を減圧雰囲気とする。
　次に、被処理体はロード室において減圧下で一定時間待機した後に、ロード／アンロード室（Ｌ／ＵＬ）３０１から、トランスファ室（Ｔ）３０７を通じて、工程Ａが行われる第一成膜室（Ｓ１）３０２内に搬送され、第一成膜空間ｓｐ１において第一導電部１２の下層膜１２ａの成膜が行われる。その後、下層膜１２ａが形成された被処理体は、トランスファ室（Ｔ）３０７を通じて、第一成膜室（Ｓ１）３０２から第二成膜室（Ｓ２）３０３内に搬送され、第二成膜空間ｓｐ２において第一導電部１２の上層膜１２ｂの成膜が行われる。
　次に、必要に応じて、第一導電部１２が形成された被処理体は、トランスファ室（Ｔ）３０７を通じて、第二成膜室（Ｓ２）３０３から表面処理室（ＩＣＰ）３０４内に搬送され、表面処理空間（ｆｌａｔｔｅｎｉｎｇ）において第一導電部１２の上層膜１２ｂの表面処理が行われる。この表面処理を行わずに、第二成膜室（Ｓ２）３０３から、トランスファ室（Ｔ）３０７を通じて、次に説明する第三成膜室３０５に被処理体を移動させてもよい。
　次に、第一導電部１２が形成された被処理体は、トランスファ室（Ｔ）３０７を通じて、表面処理室（ＩＣＰ）３０４から第三成膜室（Ｓ３）３０５内に搬送され、第三成膜空間ｓｐ３においてＯＴＳ部１３の成膜が行われる。
　次に、ＯＴＳ部１３が形成された被処理体は、トランスファ室（Ｔ）３０７を通じて、第三成膜室（Ｓ３）３０５から第四成膜室（Ｓ４）３０６内に搬送され、第四成膜空間ｓｐ４において第二導電部１４の成膜が行われる。
　そして、積層体（第一導電部１２、ＯＴＳ部１３、第二導電部１４）が形成された被処理体は、トランスファ室（Ｔ）３０７を通じて、最終プロセスを行った成膜室である第四成膜室（Ｓ４）３０６からロード／アンロード室（Ｌ／ＵＬ）３０１に搬送される。被処理体がロード／アンロード室（Ｌ／ＵＬ）３０１において一定時間待機した後に、ロード／アンロード室（Ｌ／ＵＬ）３０１から外部へ搬出される。
　各室間の間で被処理体を搬送する搬送装置としては、トランスファ室（Ｔ）３０７に設置されたロボット（不図示）が用いられる。なお、各室においてプロセス処理中および搬送中は、トランスファ室（Ｔ）３０７を含めて各室３０１～３０６の内部空間は全て減圧下にある。
　つまり、製造装置３００は、第一導電部１２を形成する第一成膜空間ｓｐ１および第二成膜空間ｓｐ２、ＯＴＳ部１３を形成する第三成膜空間ｓｐ３、第二導電部１４を形成する第四成膜空間ｓｐ４を少なくとも備えている。また、製造装置３００は、必要に応じて、第一導電部１２が形成された被処理体に対して行われる、表面処理空間（ｆｌａｔｔｅｎｉｎｇ）を有する表面処理室（ＩＣＰ）３０４も備えている。
　図４は、本発明の実施形態に係るＯＴＳデバイスの製造装置を示す模式断面図であり、積層体（第一導電部１２、ＯＴＳ部１３、第二導電部１４）をエッチングするために用いられる。図４に示された製造装置４２０（エッチング装置）の構成としては、有磁場誘導結合プラズマエッチング装置が採用されるが、本発明は、これに限られない。
　製造装置４２０は、真空排気可能なチャンバ４２１を備える。チャンバ４２１の内部には、不図示の被処理体（基板／第一導電部／ＯＴＳ部／第二導電部）を支持するステージ４２５が配置されている。ステージ４２５の上面には、ステージ４２５上に載置された被処理体を保持する静電チャックが設けられている。製造装置４２０は、静電チャックが被処理体をチャックした後、被処理体の裏面にＨｅを導入し、被処理体の均熱を図るように構成されている。製造装置４２０は、ステージ４２５の上面又はステージ４２５の内部において熱媒体を温度管理しながら循環させるチラー循環ユニット４２６を備えている。チラー循環ユニット４２６は、ステージ４２５を所定温度に保持することが可能である。高温エッチング用のエッチング装置の場合、ステージ４２５にヒータを内蔵し、加熱温度を制御可能に構成される。
　ステージ４２５の周囲には、プラズマ形成空間４２２を区画する防着板４２３が設置されている。製造装置４２０は、プラズマ形成空間４２２に導入されたプロセスガスのプラズマを形成し、プロセスガスのラジカルを生成する。本発明の実施形態では、エッチングすべき積層体をなす構成物（第一導電部／ＯＴＳ部／第二導電部）が各々異なっているが、構成物によって区別せず、プロセスガスとしてはＡｒガスのみ用い、構成物をエッチングした。
　製造装置４２０は、プラズマの発生機構として、アンテナ４２８と、高周波電源４２９と、マグネットユニット４３０と、ガス導入ライン等を備えている。アンテナ４２８は、プラズマ形成空間４２２の上部を閉塞する蓋体４２４の上部位置、すなわち、チャンバ４２１の外部に配置されている。アンテナ４２８は、高周波電源４２９に接続されており、プラズマ形成空間４２２に高周波誘導電場を形成する。
　マグネットユニット４３０は、蓋体４２４とアンテナ４２８との間に配置されており、プラズマ形成空間４２２に固定磁場を形成する。ガス導入系を通してプラズマ形成空間４２２へ導入されたプロセスガスは、アンテナ４２８による誘導電場の作用とマグネットユニット４３０による固定磁場の作用とを受けてプラズマ化する。
　製造装置４２０は、プラズマ中のイオンをステージ４２５へ引き付けるバイアス電源２７を備える。バイアス電源２７は、高周波電源で構成することができる。
　以下では、本発明の実施形態に係るＯＴＳデバイスの製造方法によって得られる効果を確認するために行った実験例について述べる。
　実験例１～実験例３では、図３に示す製造装置を用い、ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓとＩＣＰ　ｐｒｏｃｅｓｓの作用・効果を検討した。工程Ａ（第一導電部１２の形成）は第一成膜空間ｓｐ１および第二成膜空間ｓｐ２において、工程Ｂ（ＯＴＳ部１３の形成）は第三成膜空間ｓｐ３において、工程Ｃ（第二導電部１４の形成）は第四成膜空間ｓｐ４において、それぞれ行った。
　具体的には、第一成膜空間ｓｐ１では、第一導電部１２の下層膜１２ａとして、Ｔｉ膜を形成した。第二成膜空間ｓｐ２では、第一導電部１２の上層膜１２ｂとしてＰｔ膜を形成した。第三成膜空間ｓｐ３では、ＯＴＳ部１３として、Ｇｅ４Ｓｅ６膜を形成した。第四成膜空間ｓｐ４では、第二導電部１４として、ＴｉＮ膜を形成した。
（実験例１）
　実施例１では、上述した工程Ａ、Ｂ、Ｃからなる一連のプロセスを全て、減圧雰囲気にて行い（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）、積層体をなす構成物（第一導電部／ＯＴＳ部／第二導電部）を形成した場合の効果を確かめるために、工程Ａにおいて、Ｓｉからなる基板上に下層膜（Ｔｉ膜）／上層膜（Ｐｔ膜）からなる第一導電部をスパッタ法により作製した。その後、ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓによって形成された構成物の表面プロファイルを、ＳＴＭ（ｏｒＡＦＭ）を用いて評価した。
（実験例２）
　実験例２は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓにおいて、第一導電部の表面にＩＣＰ　ｐｒｏｃｅｓｓ（工程Ｘ）を行った点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
（実験例３）
　実験例３は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、第一導電部を大気に暴露した点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
　表１は、実験例１～３に共通する成膜条件を含む一覧表である。ＴｉＮ膜を除き、プロセスガスはＡｒガスのみ用いた。ＴｉＮ膜の場合は、ＡｒとＮ２からなる混合ガスを用いた。Ｔｉ膜のみ室温成膜とした。他の膜は、いずれも１５０℃にて成膜した。
　なお、表１には、第二導電部を構成するＴｉＮ膜に代えて用いることが可能なＭｏ膜についても、その成膜条件を示した。
　表１において、Ｗｏｒｋｉｎｇ　Ｐｒｅｓｓｕｒｅは成膜時の圧力、Ｐｏｗｅｒはターゲットに印加した電力、Ａｒ　Ｆｌｏｗはチャンバ内に導入したＡｒガスの流量、Ｓｔａｇｅ　Ｔｅｍｐ．は被処理体を載置するステージの温度、をそれぞれ表している。
Figure JPOXMLDOC01-appb-T000001
　表２は、実験例２におけるＩＣＰ　ｐｒｏｃｅｓｓ（工程Ｘ）の条件、後述する積層体をドライエッチングする（工程Ｅ）条件、及び、レジストをアッシングする（工程Ｆ）条件、を示している。
　ここで、工程Ｅは、積層体のうちレジストが被覆していない領域をドライエッチングする工程であり、前記領域の深さ方向において、第二導電部とＯＴＳ部の全部、及び、第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。
　表２において、Ｗｏｒｋｉｎｇ　Ｐｒｅｓｓｕｒｅは、作業時の圧力を表している。Ａｎｔｅｎｎａ　Ｐｏｗｅｒは、アンテナに印加した電力を表している。Ｂｉａｓ　Ｐｏｗｅｒは、被処理体を載置するステージに印加した電力を表している。Ａｒ　Ｆｌｏｗは、チャンバ内に導入したＡｒガスの流量を表している。Ｓｔａｇｅ　Ｔｅｍｐ．は、被処理体を載置するステージの温度を表している。
Figure JPOXMLDOC01-appb-T000002
　図５Ａは、ＡＦＭによる第一導電部の表面写真であり、成膜後の状態を示す図である。図５Ｂは、ＡＦＭによる第一導電部の表面写真であり、成膜後にＩＣＰ処理した状態を示す図である。ここで、第一導電部の表面とは、第一導電部１２の上層膜１２ｂをなすＰｔ膜の表面である。図５Ａ及び図５Ｂに示す写真の下方に掲載した２つの数値は、何れも、表面粗さを示しており、ＲＭＳとは「二乗平均平方根高さ」である。「Ｐｅａｋ　ｔｏ　Ｖａｌｌｅｙ（以下、Ｒｐ－ｖと表記）」とは「測定範囲内における最も高い点（ｐｅａｋ）と最も低い点（Ｖａｌｌｅｙ）の差」を意味する。
　成膜後の状態（図５Ａ）は、実験例１の試料の評価結果である。試料の表面粗さは、ＲＭＳ＝０．５１ｎｍ、Ｒｐ－ｖ＝５．４ｎｍであった。
　成膜後にＩＣＰ処理した状態（図５Ｂ）は、実験例２の試料の評価結果である。試料の表面粗さは、ＲＭＳ＝０．３２ｎｍ、Ｒｐ－ｖ＝３．３ｎｍであった。
　実験例３の試料の表面写真は未掲載であるが、試料の表面粗さは実施例１と同等であった。
　以上の結果より、以下の点が明らかとなった。
（Ａ１）工程Ａにより成膜されたＰｔ膜においては、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）を維持することより、表面粗さの小さな状態を保つことができる（実験例１と実験例３の比較）。
（Ａ２）工程Ａにより成膜されたＰｔ膜に関し、工程Ｂを行う前に、ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓにおいて、Ｐｔ膜の表面にＩＣＰ　ｐｒｏｃｅｓｓを行うことにより、Ｐｔ膜の表面粗さを一段と小さな状態にすることができる（実験例１と実験例２の比較）。
　ゆえに、工程Ａにより形成されたＰｔ膜は成膜後に減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）を維持することにより、及び、これに加えてＩＣＰ　ｐｒｏｃｅｓｓを行うことにより、Ｐｔ膜の表面粗さを小さな状態に維持できることが分かった。Ｐｔ膜（第一導電部）の表面凹凸が抑制されたことにより、その上に積層されるＯＴＳ部（工程Ｂ）、第二導電部（工程Ｃ）に対する影響が軽減される。
　したがって、本発明の実施形態によれば、第一導電部とＯＴＳ部との間の第一界面、および、ＯＴＳ部と第二導電部との間の第二界面において、局所的な界面の乱れた部位の発生を防ぐことが可能となる。
　以下では、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）を維持して形成された各種の単層膜と積層膜について、成膜後の断面とエッチング後の断面をＳＥＭにて評価した結果について述べる。ここで、エッチングに使用したガスは、Ａｒガスのみである。
　図６Ａ及び図６Ｂは、ＧｅＳｅ単層膜の断面写真を示す。図７Ａ及び図７Ｂは、Ｍｏ単層膜の断面写真を示す。図８Ａ及び図８Ｂは、Ｐｔ単層膜の断面写真を示す。図９Ａ及び図９Ｂは、ＴｉＮ単層膜の断面写真を示す。図１０Ａ及び図１０Ｂは、ＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜の断面写真を示す。図１１Ａ及び図１１Ｂは、Ｍｏ／ＧｅＳｅ／Ｐｔ積層膜の断面写真を示す。図１２Ａ及び図１２Ｂは、Ｐｔ／ＧｅＳｅ／Ｐｔ積層膜の断面写真を示す。図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２Ａは、成膜後の断面写真を示す。図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、及び図１２Ｂは、エッチング後の断面写真を示す。
　以上の結果より、以下の点が明らかとなった。
（Ｂ１）図６Ａ～図９Ｂより、単層膜は、単層膜を構成する膜材料（ＧｅＳｅ膜、Ｍｏ膜、Ｐｔ膜、ＴｉＮ膜）に依存せず、エッチング後の断面写真から読み取れる表面プロファイルは、成膜後と同等レベルの平坦性が維持されている、あるいは、成膜後に比べて平坦性が改善されている、ことが分かった。また、エッチングにより形成された膜の側断面も、明瞭に確認されたことから、側断面に損傷がないと判断した。
（Ｂ２）図１０Ａ～図１２Ｂより、積層膜の場合も、第二導電部として機能する最表面（ＴｉＮ膜、Ｍｏ膜、Ｐｔ膜）は、平坦な表面プロファイルが確認された。また、エッチングにより形成された膜の側断面において、層間の界面も明瞭に確認されたことから、側断面に損傷がないと判断した。
　ゆえに、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）を維持して形成された単層膜や積層膜であれば、Ａｒガスを用いた１回（一度）のエッチングで処理して除去することが可能であることが分かった。よって、本発明の実施形態に係るＯＴＳデバイスの製造方法によれば、単層膜に限らず、積層膜を用いる場合であっても、平坦な表面、界面、及び、側断面を形成できることが確認された。
　上述したＧｅＳｅ膜において確認された本発明の実施形態に係るＯＴＳデバイスの製造方法によって得られる作用・効果は、ＧｅＳｅ膜に限定されない。図１３は、ＯＴＳの主要材料を表す３元状態図である。例えば、図１３に示す、多数のカルコゲナイド材料においても、本発明の実施形態に係るＯＴＳデバイスの製造方法は有効である。すなわち、ＯＴＳ部としてＧｅ－Ｓｅに代えて、Ｓｂ（Ｂｉ　ｏｒ　Ａｓ）がドープされたＧｅ－Ｓｅ、Ｇｅ－Ａｓ－Ｓｅ－Ｔｅ、Ｇｅ－Ａｓ、Ｇｅ－Ｔｅ、Ｓｉ－Ａｓ－Ｔｅ、Ｓｉ－Ｇｅ－Ａｓ－Ｔｅ、Ｇｅ－Ａｓ－Ｔｅ、Ａｓ－Ｔｅ、Ｓｉ－Ｇｅ－Ａｓ－Ｓｅを用いてもよい。
　図１４は、ＯＴＳのスイッチングデータを示すグラフである。図１４において、横軸は印加電圧（Ｖａｐｐｌｉｅｄ（Ｖ））、縦軸は遅延時間（ｔｄｅｌａｙ（ｎｓｅｃ））である。評価した積層体は、図１０Ａ及び図１０Ｂに示したＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜である。すなわち、図１４は、ＧｅＳｅからなるＯＴＳ部を介して、Ｐｔからなる第一導電部（ＢＥとも呼ぶ）とＴｉＮからなる第二導電部（ＴＥとも呼ぶ）との間に、電圧を印加した結果である。
　図１４において、□印は本発明の実施形態に係るＯＴＳデバイス（ｉｎ－ｓｉｔｕ　ｐｒｏｃｅｓｓ：Ｐｔ膜の形成が実験例１に相当）の結果であり、○印は従来（ｅｘ－ｓｉｔｕ　ｐｒｏｃｅｓｓ：Ｐｔ膜の形成が実験例３に相当）の結果である。
　図１４の結果より、以下の点が明らかとなった。
（Ｃ１）Ｐｔ膜を形成した後、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）を維持し、Ｐｔ膜の上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた本発明の実施形態に係るＯＴＳデバイス（□印）においては、Ｐｔ膜を形成した後、大気暴露（ｅｘ－ｓｉｔｕ　ｐｒｏｃｅｓｓ）し、その上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた従来のＯＴＳデバイス（○印）に比較して、より低い印加電圧で、同等の遅延時間を実現できる。具体的には、印加電圧において、およそ２Ｖの低電圧化が図れる。
（Ｃ２）従来のＯＴＳデバイス（○印）と同様に、本発明の実施形態に係るＯＴＳデバイス（□印）においても、印加電圧が小さくなるに連れて、遅延時間のバラツキが大きくなる傾向を示す。ただし、本発明の実施形態に係るＯＴＳデバイス（□印）においては、そのバラツキが狭まる傾向にある（ｔｄｅｌａｙ＝１２０程度が観測された条件：□印のＶａｐｐｌｉｅｄ＝６．７と○印のＶａｐｐｌｉｅｄ＝８．１とを比較）。
　ゆえに、本発明の実施形態に係るＯＴＳデバイスの製造方法によって形成された、すなわち、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）を維持して形成された積層膜（積層体）は、優れた応答速度を有するＯＴＳデバイスの構築に寄与する。
　図１５は、ＯＴＳデバイスのデバイス構造を模式的に示す斜視図である。図１５において、符号「Ｂ．Ｅ．」は、第一導電部を表している。符号「ＧｅＳｅ」は、ＯＴＳ部を表している。符号「Ｔ．Ｅ．」は、第二導電部を表している。「Ｂ．Ｅ．」及び「Ｔ．Ｅ．」は、「ＯＴＳ部」を駆動させるための下部電極と上部電極に相当する。
　図１６と図１７は、図１５に示す積層体において、下部電極から上部電極へ向けてＯＴＳ部の中を流れる電流の様子を考察する図である。
　図１６は、第一導電部の表面が平坦な場合における積層体（本発明の積層体）を模式的に示す断面図である。図１７は、第一導電部の表面に凸部がある場合における積層体（従来の積層体）を模式的に示す断面図である。
　図１６と図１７に記載された、符号（ａ），（ｂ），（ｃ）は、以下の内容を意味する。
　（ａ）　Ｃｕｒｒｅｎｔ　ｆｌｏｗ　ｔｈｒｏｕｇｈ　ｅｎｔｉｒｅ　ａｃｔｉｖｅ　ｍａｔｅｒｉａｌｓ　ｍｅｅｔｓ　ｅｌｅｃｔｒｏｄｅ　ａｒｅａ．
　（ｂ）　Ｆｏｒｍｉｎｇ　ｏｆ　ｃｏｎｄｕｃｔｉｖｅ　ｆｉｌａｍｅｎｔ．
　（ｃ）　Ｄｅｖｉｃｅｓ　ｅｄｇｅ　ｅｆｆｅｃｔ．
　本発明の実施形態に係る積層体（図１６）は、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）を採用したことにより、第一導電部の表面が平坦性に優れている。これに伴い、２つの界面（第一導電部とＯＴＳ部との界面、ＯＴＳ部と第二導電部との界面）において、電流の流れを阻害する要因となる局所的な凹凸が殆ど存在しない。また、エッチングより形成される３層（第一導電部／ＯＴＳ部／第二導電部）からなるデバイスの側断面も、平坦である。ゆえに、本発明の実施形態に係る積層体（図１６）においては、第一導電部からＯＴＳ部を介して第二導電部へ向けて流れる電流は、円滑な流れ（ｓｍｏｏｔｈ　ｆｌｏｗ）を有する。
　従来の積層体（図１７）は、大気暴露（ｅｘ－ｓｉｔｕ　ｐｒｏｃｅｓｓ）されていることにより、第一導電部の表面に局所的な凹凸部（図１７では凸部として例示）が発生しやすい。これに伴い、２つの界面（第一導電部とＯＴＳ部との界面、ＯＴＳ部と第二導電部との界面）において、電流の流れを阻害する要因となる局所的な凹凸が存在することになる。特に、ＯＴＳ部の厚さが薄い場合、第一導電部とＯＴＳ部との界面で発生した凹凸形状が、ＯＴＳ部と第二導電部との界面に反映され、ＯＴＳ部と第二導電部との界面にも同様の凹凸形状が発生しやすい。また、エッチングより形成される３層（第一導電部／ＯＴＳ部／第二導電部）からなるデバイスの側断面も、荒れた面を有する。ゆえに、従来の積層体（図１７）においては、第一導電部からＯＴＳ部を介して第二導電部へ向けて流れる電流は、凹凸形状が存在する影響を受け、乱れた流れ（ｒｏｕｇｈ　ｆｌｏｗ）を含む。
　前述した図１４の結果（ＯＴＳのスイッチングデータを示すグラフ）は、図１６および図１７に基づき検討した内容を反映すると、本発明者らは、考えている。本発明の実施形態に係るＯＴＳデバイスの製造方法によれば、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）の採用により、ＯＴＳデバイスを構成する積層体の界面や側断面が優れた平坦性を有し、その結果、優れたスイッチイング特性が実現できる。
　図１８Ａ～図２０Ｂは、本発明の実施形態に係るＯＴＳデバイスの製造方法により形成された積層体（図１６）からなる孤立パターンにおいて、電気的な特性を評価した結果である。
　図１８Ａは、積層体からなる孤立パターンにおいて、ボトム－ボトム接続した状態を表す模式図である。図１８Ｂは、図１８Ａに示す孤立パターンを有する積層体における電流－電圧特性を示すグラフである。
　図１９Ａは、積層体からなる孤立パターンにおいて、トップ－トップ接続した状態を表す模式図である。図１９Ｂは、図１９Ａに示す孤立パターンを有する積層体における電流－電圧特性を示すグラフである。
　図２０Ａは、積層体からなる孤立パターンにおいて、ボトム－トップ接続した状態を表す模式図である。図２０Ｂは、図２０Ａに示す孤立パターンを有する積層体における電流－電圧特性を示すグラフである。
　電気的な接続状態の違い（図１８Ａ、図１９Ａ、図２０Ａ）に依存せず、電流－電圧特性（図１８Ｂ、図１９Ｂ、図２０Ｂ）は、線形性が保たれることが確認された。このような電流－電圧特性が得られる理由は、本発明の実施形態に係るＯＴＳデバイスの製造方法において、減圧雰囲気（ｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓ）にて連続した工程を採用したことにより、積層体の界面や側断面が優れた平坦性を有するために実現できたことに起因する。
　上述した電流－電圧特性（図１８Ｂ、図１９Ｂ、図２０Ｂ）を得るためには、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスにおいて、前記第一導電部の表面粗さ（Ｒｐ－ｖ（ｎｍ））と前記ＯＴＳ部の厚さ（Ｔｘ（ｎｍ））とが、Ｒｐ－ｖ≦（Ｔｘ／１０）なる関係式を満たすことがキーポイントとなることを、本発明者らは見出した。
　図２１は、この関係式を満たすことにより、上述した電流－電圧特性（図１８Ｂ、図１９Ｂ、図２０Ｂ）が得られることを示すグラフである。図２１の縦軸において、「１」はｖｏｌａｔｉｌ　ｓｗｉｔｃｈｉｎｇ（揮発性のスイッチング）であることを示し、「０」とはｎｏｎ－ｖｏｌａｔｉｌ　ｓｗｉｔｃｈｉｎｇ（不揮発性のスイッチング）であることを示す。
　すなわち、図２１より、Ｔｘ／Ｒｐ－ｖ≧１０を満たす場合にはｖｏｌａｔｉｌ　ｓｗｉｔｃｈｉｎｇであり、Ｔｘ／Ｒｐ－ｖ＜１０を満たす場合にはｎｏｎ－ｖｏｌａｔｉｌ　ｓｗｉｔｃｈｉｎｇであることが確認された。
　また、前述の関係式を満たした上で、前記第一導電部の表面粗さＲｐ－ｖを、３．３ｎｍ以下とすることにより、上述した電流－電圧特性（図１８Ｂ、図１９Ｂ、図２０Ｂ）が一段と安定して得られることから、より好ましいことが分かった。
　以上、本発明の実施形態に係るＯＴＳデバイスの製造方法およびＯＴＳデバイスについて説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。
　本発明は、ＯＴＳデバイスの製造方法およびＯＴＳデバイスに広く適用可能である。例えば、金属酸化物シリコン電界効果トランスミッタ（ＭＯＳＦＥＴ）や、バイポーラ接合トランジスタ（ＢＪＴ）、ｐｎダイオード等のセル選択デバイスや、３Ｄスタック型メモリデバイス等に、本発明は好適である。
　１１　基板、１２　第一導電部、１２ａ　下層膜、１２ｂ　上層膜、１３　ＯＴＳ部、１４　第二導電部、１５　積層体、１６　レジスト。 

Claims (6)

  1. 　絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスの製造方法であって、
    　前記基板の一面の全域に亘って前記第一導電部を形成する工程Ａと、
    　前記第一導電部の全域に亘って前記ＯＴＳ部を形成する工程Ｂと、
    　前記ＯＴＳ部の全域に亘って前記第二導電部を形成する工程Ｃと、
    　前記第二導電部の上面の一部を被覆するようにレジストを形成する工程Ｄと、
    　前記レジストが被覆していない領域をドライエッチングする工程Ｅと、
    　前記レジストをアッシングする工程Ｆと、を含み、
    　前記工程Ｅは、前記領域の深さ方向において、前記第二導電部と前記ＯＴＳ部の全部、及び、前記第一導電部の上部を、１回のエッチングで処理して除去する、
    　ＯＴＳデバイスの製造方法。
  2. 　前記工程Ａ、前記工程Ｂ、及び前記工程Ｃは、何れも、減圧下の空間内で行われ、
    　前記工程Ａ、Ｂ、Ｃは、連続したｉｎ　ｓｉｔｕ　ｐｒｏｃｅｓｓである、
    　請求項１に記載のＯＴＳデバイスの製造方法。
  3. 　前記工程Ａと前記工程Ｂの間に行う工程Ｘを有し、
    　前記工程Ｘは、前記工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いたＩＣＰ法により平坦化処理する、
    　請求項１に記載のＯＴＳデバイスの製造方法。
  4. 　前記工程Ｅの前記ドライエッチングが、Ａｒガスを用いたプラズマ処理である、
    　請求項１に記載のＯＴＳデバイスの製造方法。
  5. 　絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスであって、
    　前記第一導電部の表面粗さをＲｐ－ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、Ｒｐ－ｖ≦（Ｔｘ／１０）なる関係式を満たす、
    　ＯＴＳデバイス。
  6. 　前記第一導電部の表面粗さＲｐ－ｖが、３．３ｎｍ以下である、
    　請求項５に記載のＯＴＳデバイス。 
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