JP6760910B2 - Ｏｔｓデバイスの製造方法 - Google Patents
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Description
本発明は、オボニック閾値スイッチ（ＯＴＳ：Ovonic Threshold Switch）デバイスの安定的な特性を実現することが可能な、ＯＴＳデバイスの製造方法に関する。
Ｓｉをベースとした電子デバイスが、その進化の限界に直面したことにより、革新的な操作メカニズムおよび／または革新的な材料が期待されている。中でも、カルコゲナイド［chalcogenide（たとえば、Ge-Se、Ge-Se-Siなど）］ガラスが、優れた電気的特性を有することから注目されている（非特許文献１）。優れた電気的特性とは、いわゆる、閾値スイッチ（ＴＳ：Threshold Switch）動作と呼ばれるものである。これよって不揮発性メモリ装置として知られるダイオードセレクタ装置である、ＴＳの結晶化という現象を利用した相変化メモリ（phase-change-memory）が商業化されている。
さらに、ＯＴＳは、別のデバイス、たとえば、金属酸化物シリコン電界効果トランスミッタ（ＭＯＳＦＥＴ：Metal-Oxide Silicon Field-Effect Transmitter）や、バイポーラ接合トランジスタ（ＢＪＴ：Bipolar Junction Transistor）、ｐｎダイオード等のセル選択デバイスの有望な候補であり、特に、高い駆動電流に耐え、設計効率の向上が図れることから、３Ｄスタック型メモリデバイスに対する高い可能性を備えている。
優れたＯＴＳを作製するためには、上述したカルコゲナイドが不可欠である。しかしながら、スレッショルド型セレクタ（Threshold type selector）で使われている、上述したカルコゲナイド材料は、大気暴露によってスレッショルド電圧（Threshold voltage）が悪化し、ＯＴＳデバイスの特性が不安定となる課題があった。
また、ＯＴＳにおいては、カルコゲナイドからなる部位は、その上下位置に連続的に形成された電極部を備えており、上下の電極部は互いに異なるエッチング速度を有する材料から構成されているため、多様なガスを用いた複数回の化学反応エッチング（chemical reaction etching）が、従来は行われていた。つまり、カルコゲナイドからなる部位、及び、その上下位置にある電極部からなる積層体を、その深さ方向へ１回（一度）のエッチングで処理する、すなわち多様なガスを用いずに、同一のガスを用いてエッチングすることは、極めて困難であった。
ゆえに、簡易なエッチング処理により、安定的なＯＴＳデバイスの特性を実現することが可能な、ＯＴＳデバイスの製造方法の開発が期待されていた。
Hyung-Woo Ahn et al., Appl. Phys. Lett., 103, 042908 (2013).
本発明は、このような従来の実情に鑑みて考案されたものであり、簡易なエッチング処理により、安定的なＯＴＳデバイスの特性を実現することが可能な、ＯＴＳデバイスの製造方法を提供することを目的とする。
本発明の請求項１に係るＯＴＳデバイスの製造方法は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスの製造方法であって、前記基板の一面の全域に亘って前記第一導電部を形成する工程Ａと、前記第一導電部の全域に亘って前記ＯＴＳ部を形成する工程Ｂと、前記ＯＴＳ部の全域に亘って前記第二導電部を形成する工程Ｃと、前記第二導電部の上面の一部を被覆するようにレジストを形成する工程Ｄと、前記レジストが被覆していない領域をドライエッチングする工程Ｅと、前記レジストをアッシングする工程Ｆと、を含み、前記工程Ｅは、前記領域の深さ方向において、前記第二導電部と前記ＯＴＳ部の全部、及び、前記第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する工程であり、前記工程Ａ、前記工程Ｂ、及び、前記工程Ｃが何れも、減圧下の空間内で行われ、かつ、これら３つの工程Ａ、Ｂ、Ｃが連続したin situ processである、ことを特徴とする。
本発明の請求項２に係るＯＴＳデバイスの製造方法は、請求項１において、前記工程Ａと前記工程Ｂの間に、該工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）法により平坦化処理する工程Ｘをさらに備える、ことを特徴とする。
本発明の請求項３に係るＯＴＳデバイスの製造方法は、請求項１において、前記工程Ｅのドライエッチングが、Ａｒガスを用いたプラズマ処理である、ことを特徴とする。
本発明の請求項２に係るＯＴＳデバイスの製造方法は、請求項１において、前記工程Ａと前記工程Ｂの間に、該工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）法により平坦化処理する工程Ｘをさらに備える、ことを特徴とする。
本発明の請求項３に係るＯＴＳデバイスの製造方法は、請求項１において、前記工程Ｅのドライエッチングが、Ａｒガスを用いたプラズマ処理である、ことを特徴とする。
また、本発明に係る製造方法によって製造されるＯＴＳデバイスは、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスであって、前記第一導電部の表面粗さをＲｐ−ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、 Ｒｐ−ｖ≦（Ｔｘ／１０）なる関係式を満たすものであってもよい。
また、本発明に係る製造方法によって製造されるＯＴＳデバイスは、上記において、前記第一導電部の表面粗さＲｐ−ｖが、３．３ｎｍ以下であってもよい。
また、本発明に係る製造方法によって製造されるＯＴＳデバイスは、上記において、前記第一導電部の表面粗さＲｐ−ｖが、３．３ｎｍ以下であってもよい。
本発明のＯＴＳデバイスの製造方法は、工程Ａ〜工程Ｆを含み、工程Ｅにより、レジストが被覆していない領域の深さ方向において、第二導電部とＯＴＳ部の全部、及び、第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。これにより、エッチング後の前記第二導電部、前記ＯＴＳ部、及び、前記第一導電部の上部からなる積層体の側断面を面一の形状に加工できる。
従来は積層体を構成する各部ごとに、個別のガスを用いて化学反応エッチング（chemical reaction etching）を行っていたが、本発明によれば、積層体を１回（一度）のエッチングで処理できることから、プロセスの簡略化が図れ、低コストな製造工程が構築できる。
従来は積層体を構成する各部ごとに、個別のガスを用いて化学反応エッチング（chemical reaction etching）を行っていたが、本発明によれば、積層体を１回（一度）のエッチングで処理できることから、プロセスの簡略化が図れ、低コストな製造工程が構築できる。
その際、前記工程Ａ、前記工程Ｂ、及び、前記工程Ｃが何れも、減圧下の空間内で行われ、かつ、これら３つの工程Ａ、Ｂ、Ｃが連続したin situ processであることが好ましい。これにより、工程Ａにより基板上に形成された第一導電部の表面が平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が抑制される。よって、ＯＴＳ部の上下に位置する導電部によってＯＴＳ部に電圧が印加された場合、フィールドの集中現象が起こりにくいため、素子の安定性が図れる。
上述した第一導電部の平坦化は、前記工程Ａと前記工程Ｂの間に、該工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）法により平坦化処理する工程Ｘを加えることにより、さらに改善される。
したがって、本発明のＯＴＳデバイスの製造方法は、第一導電部−ＯＴＳ部−第二導電部（metal-active-metal layer）からなる積層体をin situ processで成膜し、この積層体を１回（一度）のエッチングで処理できることから、極めて簡単にcrossbar typeのメモリの作製に貢献する。ゆえに、今後ＯＴＳの使用が見込まれるReRAM, CBRAM,などの抵抗メモリや、crossbar structure メモリの分野において、本発明は有効である。
本発明のＯＴＳデバイスは、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスであって、前記第一導電部の表面粗さをＲｐ−ｖ、前記ＯＴＳ部の厚さをＴｘと定義したとき、Ｒｐ−ｖ≦（Ｔｘ／１０）なる関係式を満たす。これにより、ＯＴＳ部の上下に位置する導電部によってＯＴＳ部に電圧が印加された場合、素子の安定性が図れる。
上記の関係式を満たすとともに、前記第一導電部の表面粗さＲp-vが、３．３ｎｍ以下とした場合、素子の安定性がさらに図れる。
上記の関係式を満たすとともに、前記第一導電部の表面粗さＲp-vが、３．３ｎｍ以下とした場合、素子の安定性がさらに図れる。
以下では、本発明の一実施形態に係るＯＴＳデバイスの製造方法及びＯＴＳデバイスについて、図面に基づいて説明する。
図１と図２は順に、本発明に係るＯＴＳデバイスの製造方法を示すフローチャートと模式断面図である。
本発明は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスを製造する方法であり、後述する工程Ａ〜Ｆを含むものである。
本発明は、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスを製造する方法であり、後述する工程Ａ〜Ｆを含むものである。
工程Ａは、基板１１の一面［図２（ａ）では上面］の全域に亘って第一導電部１２を形成する［図２（ａ）］。第一導電部１２は、たとえば、スパッタ法により形成される。第一導電部１２は単層膜に限定されず、複数の膜が重ねてなる積層膜であってもよい。第一導電部１２としては、ＰｔやＴｉＮ、Ｍｏ、Ｗ、Ｃなどが好適に用いられる。図２（ａ）の例は、第一導電部１２が２層から構成され、下層膜１２ａがＴｉ、上層膜１２ｂがＰｔとした場合である。
工程Ｂは、第一導電部１２の表面を覆うように、その全域に亘ってＯＴＳ部を形成する［図２（ｃ）］。ＯＴＳ部１３は、たとえば、スパッタ法により形成される。
ＯＴＳ部１３としては、カルコゲナイド［ｃｈａｌｃｏｇｅｎｉｄｅ（たとえば、Ｇｅ−Ｓｅ、Ｓｂ（Ｂｉ ｏｒ Ａｓ）がドープされたＧｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｅ−Ｔｅ、Ｇｅ−Ａｓ、Ｇｅ−Ｔｅ、Ｓｉ−Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｔｅ、Ｇｅ−Ａｓ−Ｔｅ、Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｓｅなど）］が好適に用いられる。
ＯＴＳ部１３としては、カルコゲナイド［ｃｈａｌｃｏｇｅｎｉｄｅ（たとえば、Ｇｅ−Ｓｅ、Ｓｂ（Ｂｉ ｏｒ Ａｓ）がドープされたＧｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｅ−Ｔｅ、Ｇｅ−Ａｓ、Ｇｅ−Ｔｅ、Ｓｉ−Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｔｅ、Ｇｅ−Ａｓ−Ｔｅ、Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｓｅなど）］が好適に用いられる。
工程Ｃは、ＯＴＳ部１３の表面を覆うように、その全域に亘って第二導電部１４を形成する［図２（ｄ）］。第二導電部１４は、たとえば、スパッタ法により形成される。第二導電部１４としては、ＰｔやＴｉＮ、Ｍｏ、Ｗ、Ｃなどが好適に用いられる。
本発明では、上述した工程Ａ、Ｂ、Ｃからなる一連のプロセスは全て、減圧雰囲気にて行われる（in situ process）。つまり、各工程とともに、各工程間においても、第一導電部１２、ＯＴＳ部１３、第二導電部１４は全く、大気雰囲気に曝されることはない。これにより、基板１１の一面上に、第一導電部１２、ＯＴＳ部１３、及び、第二導電部１４からなる積層体１５が得られる。特に、工程Ａ、Ｂ、Ｃからなる一連のプロセスが減圧雰囲気にて行われる（in situ process）ことにより、工程Ａにより基板上に形成された第一導電部の表面が平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が抑制される。工程Ａ、Ｂ、Ｃからなる一連のプロセスは、たとえば、後述する成膜装置（図３）を用い、減圧雰囲気において行われる。
工程Ｄは、第二導電部１４の上面の一部を被覆するようにレジスト１６ａ（１６）を形成する［図２（ｅ）］。このようなパターン化されたレジスト１６は、たとえば、所望のレジスト（感光液）を被処理体（基板／第一導電部／ＯＴＳ部／第二導電部）の表面（つまり、第二導電部の上面）に塗布した後、露光、現像、エッチングを順に行うことにより作製される。これにより、第二導電部１４ａの上面には、レジストが被覆している領域１４ｔ１と、レジストが被覆していない領域１４ｔ２と、が形成される。
工程Ｅは、レジスト１６が被覆していない領域１４ｔ２をドライエッチングする［図２（ｆ）］。工程Ａ、Ｂ、Ｃからなる一連のプロセスが全て、減圧雰囲気にて行われた（in situ process）ことにより、第一導電部１２の表面に局所的な凹凸が殆ど存在せず、その上に形成されたＯＴＳ部１３及び第二導電部１４も極めて平坦な表面プロファイルとなっている。このため、本発明の工程Ｅでは、Ａｒガスのみを用いたプラズマにより、レジスト１６が被覆していない領域１４ｔ２の深さ方向において、第二導電部１４とＯＴＳ部１３の全部、及び、第一導電部１２の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去することができる。図２（ｆ）に示した点線矢印は、第二導電部１４とＯＴＳ部１３の全部、及び、第一導電部１２の上部に対してエッチングする方向を表わしている。その結果、エッチングにより形成された、第二導電部１４ｂの側面１４ｓ、ＯＴＳ部１３の側面１３ｓ、及び、第一導電部の上部１２ｂ４の側面１２ｂｓは、レジスト１６の側面１６ｓに揃うように、面一をなすように加工される。
工程Ｆは、レジスト１６をアッシングする［図２（ｇ）］。図２（ｇ）に示した点線矢印は、レジスト１６の上面に対してアッシングする方向を表わしている。これにより、レジスト１６ｃはその厚さが低減し、最終的には第二導電部１４ｂの上面１４ｔ３が露呈した状態とされる。その結果、本発明に係るＯＴＳデバイス１０が得られる［図２（ｈ）］。
なお、上述した本発明の製法（工程Ａ〜Ｆ）は、工程Ａと工程Ｂの間に、該工程Ａにより形成した第一導電部１２の表面１２ｂ２ｔに対して、Ａｒガスを用いた誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）法により平坦化処理する工程Ｘを加えてもよい［図２（ｂ）］。これにより、第一導電部の表面が一段と平坦化され、凹凸が発生しにくい。ゆえに、第一導電部の上に順に重ねて形成されるＯＴＳ部および第二導電部の表面も凹凸の発生が著しく抑制される。
図３は、本発明に係るＯＴＳデバイスの製造装置を示す模式平面図である。図３の製造装置３００は、上述した工程Ａ（→工程Ｘ）→工程Ｂ→工程Ｃにおいて、第一導電部、ＯＴＳ部、及び、第二導電部からなる積層体を形成するために用いられる。
製造装置３００では、工程Ａ、（工程Ｘ、）工程Ｂ、工程Ｃからなる一連のプロセスは全て、別々の処理室（チャンバ）の独立した減圧空間室内において行われる。
製造装置３００では、工程Ａ、（工程Ｘ、）工程Ｂ、工程Ｃからなる一連のプロセスは全て、別々の処理室（チャンバ）の独立した減圧空間室内において行われる。
このようなマルチチャンバの製造装置３００を用いて、工程Ａ、（工程Ｘ、）工程Ｂ、工程Ｃの各工程を行う場合における、被処理体（基板）の搬送経路（図３における矢印が搬送方向を表わす）について説明する。まず、被処理体は、外部からロード／アンロード室（Ｌ／ＵＬ）３０１に搬入され、ロード室内を減圧雰囲気とする。
次に、被処理体はロード室において減圧下で一定時間待機した後に、ロード／アンロード室（Ｌ／ＵＬ）３０１から、工程Ａが行われる第一成膜室（Ｓ１）３０２内に搬送され、第一成膜空間ｓｐ１において第一導電部１２の下層１２ａの成膜が行われる。その後、下層１２ａが形成された被処理体は、第一成膜室（Ｓ１）３０２から第二成膜室（Ｓ２）３０３内に搬送され、第二成膜空間ｓｐ２において第一導電部１２の上層１２ｂの成膜が行われる。
次に、必要に応じて、第一導電部１２が形成された被処理体は、第二成膜室（Ｓ２）３０３から表面処理室（ＩＣＰ）３０４内に搬送され、表面処理空間flatteningにおいて第一導電部１２の上層１２ｂの表面処理が行われる。この表面処理を行わずに、第二成膜室（Ｓ２）３０３から、次に説明する第三成膜室３０５に被処理体を移動させてもよい。
次に、第一導電部１２が形成された被処理体は、表面処理室（ＩＣＰ）３０４から第三成膜室（Ｓ３）３０５内に搬送され、第三成膜空間ｓｐ３においてＯＴＳ部１３の成膜が行われる。
次に、ＯＴＳ部１３が形成された被処理体は、第三成膜室（Ｓ３）３０５から第四成膜室（Ｓ４）３０６内に搬送され、第四成膜空間ｓｐ４において第二導電部１４の成膜が行われる。
そして、積層体（第一導電部１２、ＯＴＳ部１３、第二導電部１４）が形成された被処理体は、最終プロセスを行った成膜室である第四成膜室（Ｓ４）３０６からロード／アンロード室（Ｌ／ＵＬ）３０１に搬送され、一定時間待機した後に、ロード／アンロード室（Ｌ／ＵＬ）３０１から外部へ搬出される。
各室間の間で被処理体を搬送する手段としては、トランスファ室（Ｔ）３０７に設置されたロボット（不図示）が用いられる。なお、各室においてプロセス処理中および搬送中は、トランスファ室（Ｔ）３０７を含めて各室３０１〜３０６の内部空間は全て減圧下にある。
つまり、製造装置３００は、第一導電部１２を形成する第一成膜空間ｓｐ１および第二成膜空間ｓｐ２、ＯＴＳ部１３を形成する第三成膜空間ｓｐ３、第二導電部１４を形成する第四成膜空間ｓｐ４を少なくとも備えている。また、製造装置３００は、必要に応じて、第一導電部１２が形成された被処理体に対して行われる、表面処理空間flatteningを有する表面処理室（ＩＣＰ）３０４も備えている。
図４は、本発明に係るＯＴＳデバイスの製造装置を示す模式断面図であり、積層体（第一導電部１２、ＯＴＳ部１３、第二導電部１４）をエッチングする。図示する製造装置４２０は、有磁場誘導結合プラズマエッチング装置として構成されているが、本発明はこれに限られるものではない。
製造装置４２０は、真空排気可能なチャンバ４２１を備える。チャンバ４２１の内部には、不図示の被処理体（基板／第一導電部／ＯＴＳ部／第二導電部）を支持するステージ４２５が配置されている。ステージ４２５の上面には、ステージ４２５上に載置された被処理体を保持する静電チャックが設けられている。被処理体をチャックした後、被処理体の裏面にＨｅを導入し、被処理体の均熱を図るように構成されている。製造装置４２０は、ステージ４２５の上面又はステージ４２５の内部において熱媒体を温度管理しながら循環させるチラー循環ユニット４２６を備えている。チラー循環ユニット４２６は、ステージ４２５を所定温度に保持することが可能である。高温エッチング用のエッチング装置の場合、ステージ４２５にヒータを内蔵し、加熱温度を制御可能に構成される。
ステージ４２５の周囲には、プラズマ形成空間４２２を区画する防着板４２３が設置されている。エッチング装置４２０は、プラズマ形成空間４２２に導入されたプロセスガスのプラズマを形成し、当該プロセスガスのラジカルを生成する。本発明では、エッチングすべき積層体をなす構成物（第一導電部／ＯＴＳ部／第二導電部）が各々異なっているが、構成物によって区別せず、プロセスガスとしてはＡｒガスのみ用い、構成物をエッチングした。
製造装置４２０は、プラズマの発生機構として、アンテナ４２８と、高周波電源４２９と、マグネットユニット４３０と、ガス導入ライン等を備えている。アンテナ４２８は、プラズマ形成空間４２２の上部を閉塞する蓋体４２４の上部位置、すなわちチャンバ４２１の外部に配置されている。アンテナ４２８は、高周波電源４２９に接続されており、プラズマ形成空間４２２に高周波誘導電場を形成する。
マグネットユニット４３０は、蓋体４２４とアンテナ４２８との間に配置されており、プラズマ形成空間４２２に固定磁場を形成する。ガス導入系を通してプラズマ形成空間４２２へ導入されたプロセスガスは、アンテナ４２８による誘導電場の作用とマグネットユニット４３０による固定磁場の作用とを受けてプラズマ化する。
エッチング装置４２０は、プラズマ中のイオンをステージ４２５側へ引き付けるバイアス電源２７を備える。バイアス電源２７は、高周波電源で構成することができる。
エッチング装置４２０は、プラズマ中のイオンをステージ４２５側へ引き付けるバイアス電源２７を備える。バイアス電源２７は、高周波電源で構成することができる。
以下では、本発明の効果を確認するために行った実験例について述べる。
実験例１〜実験例３では、図３に示す製造装置を用い、in situ processとICP processの作用・効果を検討した。工程Ａ（第一導電部１２の形成）は第一成膜空間ｓｐ１および第二成膜空間ｓｐ２において、工程Ｂ（ＯＴＳ部１３の形成）は第三成膜空間ｓｐ３において、工程Ｃ（第二導電部１４の形成）は第四成膜空間ｓｐ４において、それぞれ行った。
実験例１〜実験例３では、図３に示す製造装置を用い、in situ processとICP processの作用・効果を検討した。工程Ａ（第一導電部１２の形成）は第一成膜空間ｓｐ１および第二成膜空間ｓｐ２において、工程Ｂ（ＯＴＳ部１３の形成）は第三成膜空間ｓｐ３において、工程Ｃ（第二導電部１４の形成）は第四成膜空間ｓｐ４において、それぞれ行った。
具体的には、第一成膜空間ｓｐ１では第一導電部１２の下層１２ａとしてＴｉ膜を、第二成膜空間ｓｐ２では第一導電部１２の上層１２ｂとしてＰｔ膜を、第三成膜空間ｓｐ３ではＯＴＳ部１３としてＧｅ４Ｓｅ６膜を、第四成膜空間ｓｐ４では第二導電部１４としてＴｉＮ膜を、おのおの成膜した。
（実験例１）
実施例１では、上述した工程Ａ、Ｂ、Ｃからなる一連のプロセスを全て、減圧雰囲気にて行い（in situ process）、積層体をなす構成物（第一導電部／ＯＴＳ部／第二導電部）を形成した場合の効果を確かめるために、工程Ａにおいて、Ｓｉからなる基板上に下層（Ｔｉ膜）／上層（Ｐｔ膜）からなる第一導電部をスパッタ法により作製した。その後、in situにおいて、その表面プロファイルをＳＴＭ（orＡＦＭ）を用いて評価した。
実施例１では、上述した工程Ａ、Ｂ、Ｃからなる一連のプロセスを全て、減圧雰囲気にて行い（in situ process）、積層体をなす構成物（第一導電部／ＯＴＳ部／第二導電部）を形成した場合の効果を確かめるために、工程Ａにおいて、Ｓｉからなる基板上に下層（Ｔｉ膜）／上層（Ｐｔ膜）からなる第一導電部をスパッタ法により作製した。その後、in situにおいて、その表面プロファイルをＳＴＭ（orＡＦＭ）を用いて評価した。
（実験例２）
実験例２は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、in situにおいて、第一導電部の表面にICP process（工程Ｘ）を行った点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
実験例２は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、in situにおいて、第一導電部の表面にICP process（工程Ｘ）を行った点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
（実験例３）
実験例３は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、第一導電部を大気に暴露した点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
実験例３は、工程Ａにおいて第一導電部をスパッタ法により作製した後、工程Ｂを行う前に、第一導電部を大気に暴露した点のみ、実験例１と異なる。他の点については、実験例１と同一とした。
表１は、実験例１〜３に共通する成膜条件を含む一覧表である。ＴｉＮ膜を除き、プロセスガスはＡｒガスのみ用いた。ＴｉＮ膜の場合は、ＡｒとＮ２からなる混合ガスを用いた。Ｔｉ膜のみ室温成膜とした。他の膜はいずれも１５０℃にて成膜した。
なお、表１には、第二導電部を構成するＴｉＮ膜に代えて用いることが可能なＭｏ膜についても、その成膜条件を示した。
表１において、Working Pressureは成膜時の圧力、Powerはターゲットに印加した電力、Ar Flowはチャンバ内に導入したＡｒガスの流量、Stage Temp.は被処理体を載置するステージの温度、をそれぞれ表わしている。
なお、表１には、第二導電部を構成するＴｉＮ膜に代えて用いることが可能なＭｏ膜についても、その成膜条件を示した。
表１において、Working Pressureは成膜時の圧力、Powerはターゲットに印加した電力、Ar Flowはチャンバ内に導入したＡｒガスの流量、Stage Temp.は被処理体を載置するステージの温度、をそれぞれ表わしている。
表２は、実験例２におけるICP process（工程Ｘ）の条件、後述する積層体をドライエッチングする（工程Ｅ）条件、及び、レジストをアッシングする（工程Ｆ）条件、である。
ここで、工程Ｅは、積層体のうちレジストが被覆していない領域をドライエッチングするものであり、前記領域の深さ方向において、第二導電部とＯＴＳ部の全部、及び、第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。
表２において、Working Pressureは作業時の圧力、Antenna Powerはアンテナに印加した電力、Bias Powerは被処理体を載置するステージに印加した電力、Ar Flowはチャンバ内に導入したＡｒガスの流量、Stage Temp.は被処理体を載置するステージの温度、をそれぞれ表わしている。
ここで、工程Ｅは、積層体のうちレジストが被覆していない領域をドライエッチングするものであり、前記領域の深さ方向において、第二導電部とＯＴＳ部の全部、及び、第一導電部の上部を、Ａｒガスを用いた１回（一度）のエッチングで処理して除去する。
表２において、Working Pressureは作業時の圧力、Antenna Powerはアンテナに印加した電力、Bias Powerは被処理体を載置するステージに印加した電力、Ar Flowはチャンバ内に導入したＡｒガスの流量、Stage Temp.は被処理体を載置するステージの温度、をそれぞれ表わしている。
図５は、ＡＦＭによる第一導電部の表面写真であり、（ａ）成膜後の状態、（ｂ）成膜後にＩＣＰ処理した状態を表わしている。ここで、第一導電部の表面とは、第一導電部１２の上層１２ｂをなすＰｔ膜の表面である。図５の写真下方に掲載した２つの数値は何れも、表面粗さを示しており、ＲＭＳとは「二乗平均平方根高さ」であり、Ｐｅａｋ ｔｏ Ｖａｌｌｅｙ（以下、Ｒp-vと表記）とは「測定範囲内における最も高い点（peak）と最も低い点（Valley）の差」である。
成膜後の状態［図５（ａ）］は、実験例１の試料の評価結果である。その表面粗さは、ＲＭＳ＝０．５１ｎｍ、Ｒp-v ＝５．４ｎｍであった。
成膜後にＩＣＰ処理した状態［図５（ｂ）］は、実験例２の試料の評価結果である。その表面粗さは、ＲＭＳ＝０．３２ｎｍ、Ｒp-v ＝３．３ｎｍであった。
実験例３の試料の表面写真は未掲載であるが、その表面粗さは実施例１と同等であった。
成膜後にＩＣＰ処理した状態［図５（ｂ）］は、実験例２の試料の評価結果である。その表面粗さは、ＲＭＳ＝０．３２ｎｍ、Ｒp-v ＝３．３ｎｍであった。
実験例３の試料の表面写真は未掲載であるが、その表面粗さは実施例１と同等であった。
以上の結果より、以下の点が明らかとなった。
（Ａ１）工程Ａにより成膜されたＰｔ膜は、減圧雰囲気（in situ process）を維持することより、表面粗さの小さな状態を保つことができる（実験例１と実験例３の比較）。
（Ａ２）工程Ａにより成膜されたＰｔ膜は、工程Ｂを行う前に、in situにおいて、その表面にICP processを行うことにより、その表面粗さを一段と小さな状態にすることができる（実験例１と実験例２の比較）。
（Ａ１）工程Ａにより成膜されたＰｔ膜は、減圧雰囲気（in situ process）を維持することより、表面粗さの小さな状態を保つことができる（実験例１と実験例３の比較）。
（Ａ２）工程Ａにより成膜されたＰｔ膜は、工程Ｂを行う前に、in situにおいて、その表面にICP processを行うことにより、その表面粗さを一段と小さな状態にすることができる（実験例１と実験例２の比較）。
ゆえに、工程Ａにより形成されたＰｔ膜は成膜後に減圧雰囲気（in situ process）を維持することにより、及び、これに加えてICP processを行うことにより、Ｐｔ膜はその表面粗さを小さな状態に維持できることが分かった。Ｐｔ膜（第一導電部）の表面凹凸が抑制されたことにより、その上に積層されるＯＴＳ部（工程Ｂ）、第二導電部（工程Ｃ）に対する影響が軽減される。
したがって、本発明によれば、第一導電部とＯＴＳ部との第一界面、および、ＯＴＳ部と第二導電部との第二界面において、局所的な界面の乱れた部位の発生を防ぐことが可能となる。
したがって、本発明によれば、第一導電部とＯＴＳ部との第一界面、および、ＯＴＳ部と第二導電部との第二界面において、局所的な界面の乱れた部位の発生を防ぐことが可能となる。
以下では、減圧雰囲気（in situ process）を維持して形成された各種の単層膜と積層膜について、成膜後の断面とエッチング後の断面をＳＥＭにて評価した結果について述べる。ここで、エッチングに使用したガスは、Ａｒガスのみである。
図６はＧｅＳｅ単層膜、図７はＭｏ単層膜、図８はＰｔ単層膜、図９はＴｉＮ単層膜、図１０はＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜、図１１はＭｏ／ＧｅＳｅ／Ｐｔ積層膜、図１２はＰｔ／ＧｅＳｅ／Ｐｔ積層膜、である。各図において、（ａ）は成膜後の断面写真を、（ｂ）はエッチング後の断面写真を、それぞれ表わしている。
図６はＧｅＳｅ単層膜、図７はＭｏ単層膜、図８はＰｔ単層膜、図９はＴｉＮ単層膜、図１０はＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜、図１１はＭｏ／ＧｅＳｅ／Ｐｔ積層膜、図１２はＰｔ／ＧｅＳｅ／Ｐｔ積層膜、である。各図において、（ａ）は成膜後の断面写真を、（ｂ）はエッチング後の断面写真を、それぞれ表わしている。
以上の結果より、以下の点が明らかとなった。
（Ｂ１）図６〜図９より、単層膜はその膜材料（ＧｅＳｅ膜、Ｍｏ膜、Ｐｔ膜、ＴｉＮ膜）に依存せず、エッチング後の断面写真から読み取れる表面プロファイルは、成膜後と同等レベルの平坦性が維持されている、あるいは、成膜後に比べて平坦性が改善されている、ことが分かった。また、エッチングにより形成された膜の側断面も、明瞭に確認されたことから、側断面に損傷がないと判断した。
（Ｂ２）図１０〜図１２より、積層膜の場合も、第二導電部として機能する最表面（ＴｉＮ膜、Ｍｏ膜、Ｐｔ膜）は、平坦な表面プロファイルが確認された。また、エッチングにより形成された膜の側断面において、層間の界面も明瞭に確認されたことから、側断面に損傷がないと判断した。
（Ｂ１）図６〜図９より、単層膜はその膜材料（ＧｅＳｅ膜、Ｍｏ膜、Ｐｔ膜、ＴｉＮ膜）に依存せず、エッチング後の断面写真から読み取れる表面プロファイルは、成膜後と同等レベルの平坦性が維持されている、あるいは、成膜後に比べて平坦性が改善されている、ことが分かった。また、エッチングにより形成された膜の側断面も、明瞭に確認されたことから、側断面に損傷がないと判断した。
（Ｂ２）図１０〜図１２より、積層膜の場合も、第二導電部として機能する最表面（ＴｉＮ膜、Ｍｏ膜、Ｐｔ膜）は、平坦な表面プロファイルが確認された。また、エッチングにより形成された膜の側断面において、層間の界面も明瞭に確認されたことから、側断面に損傷がないと判断した。
ゆえに、減圧雰囲気（in situ process）を維持して形成された単層膜や積層膜であれば、Ａｒガスを用いた１回（一度）のエッチングで処理して除去することが可能であることが分かった。よって、本発明によれば、単層膜に限らず積層膜であっても、平坦な表面、界面、及び、側断面を形成できることが確認された。
上述したＧｅＳｅ膜において確認された本発明の作用・効果は、ＧｅＳｅ膜に限定されるものではない。図１３は、ＯＴＳの主要材料を表わす３元状態図である。たとえば、図１３に示す、多数のカルコゲナイド材料においても、本発明は有効である。すなわち、ＯＴＳ部としてＧｅ−Ｓｅに代えて、Ｓｂ（Ｂｉ ｏｒ Ａｓ）がドープされたＧｅ−Ｓｅ、Ｇｅ−Ａｓ−Ｓｅ−Ｔｅ、Ｇｅ−Ａｓ、Ｇｅ−Ｔｅ、Ｓｉ−Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｔｅ、Ｇｅ−Ａｓ−Ｔｅ、Ａｓ−Ｔｅ、Ｓｉ−Ｇｅ−Ａｓ−Ｓｅを用いてもよい。
図１４は、ＯＴＳのスイッチングデータを示すグラフである。図１４において、横軸は印加電圧（Ｖapplied［Ｖ］）、縦軸は遅延時間（ｔdelay［nsec］）である。評価した積層体は、図１０に示したＴｉＮ／ＧｅＳｅ／Ｐｔ積層膜である。すなわち、図１４は、ＧｅＳｅからなるＯＴＳ部を介して、Ｐｔからなる第一導電部（ＢＥとも呼ぶ）とＴｉＮからなる第二導電部（ＴＥとも呼ぶ）との間に、電圧を印加した結果である。
図１４において、□印は本発明（in-situ process：Ｐｔ膜の形成が実験例１に相当）の結果であり、○印は従来（ex-situ process：Ｐｔ膜の形成が実験例３に相当）の結果である。
図１４において、□印は本発明（in-situ process：Ｐｔ膜の形成が実験例１に相当）の結果であり、○印は従来（ex-situ process：Ｐｔ膜の形成が実験例３に相当）の結果である。
図１４の結果より、以下の点が明らかとなった。
（Ｃ１）Ｐｔ膜を形成した後、減圧雰囲気（in situ process）を維持し、その上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた本発明のＯＴＳデバイス（□印）は、Ｐｔ膜を形成した後、大気暴露（ex-situ process）し、その上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた従来のＯＴＳデバイス（○印）に比較して、より低い印加電圧で、同等の遅延時間を実現できる。具体的には、印加電圧において、およそ２Ｖの低電圧化が図れる。
（Ｃ２）従来のＯＴＳデバイス（○印）と同様に、本発明のＯＴＳデバイス（□印）においても、印加電圧が小さくなるに連れて、遅延時間のバラツキが大きくなる傾向を示すが、本発明のＯＴＳデバイス（□印）においては、そのバラツキが狭まる傾向にある（ｔdelay＝１２０程度が観測された条件：□印のＶapplied＝６．７と○印のＶapplied＝８．１とを比較）。
（Ｃ１）Ｐｔ膜を形成した後、減圧雰囲気（in situ process）を維持し、その上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた本発明のＯＴＳデバイス（□印）は、Ｐｔ膜を形成した後、大気暴露（ex-situ process）し、その上にＧｅＳｅ膜、ＴｉＮ膜を順に重ねて設けた従来のＯＴＳデバイス（○印）に比較して、より低い印加電圧で、同等の遅延時間を実現できる。具体的には、印加電圧において、およそ２Ｖの低電圧化が図れる。
（Ｃ２）従来のＯＴＳデバイス（○印）と同様に、本発明のＯＴＳデバイス（□印）においても、印加電圧が小さくなるに連れて、遅延時間のバラツキが大きくなる傾向を示すが、本発明のＯＴＳデバイス（□印）においては、そのバラツキが狭まる傾向にある（ｔdelay＝１２０程度が観測された条件：□印のＶapplied＝６．７と○印のＶapplied＝８．１とを比較）。
ゆえに、本発明の製法によって形成された、すなわち、減圧雰囲気（in situ process）を維持して形成された積層膜（積層体）は、優れた応答速度を有するＯＴＳデバイスの構築に寄与する。
図１５は、ＯＴＳデバイスのデバイス構造を示す模式的斜視図である。図１５において、符号「Ｂ．Ｅ．」は第一導電部を、符号「ＧｅＳｅ」はＯＴＳ部を、符号「Ｔ．Ｅ．」は第二導電部を、それぞれ表わしている。「Ｂ．Ｅ．」と「Ｔ．Ｅ．」は、「ＯＴＳ部」を駆動させるための下部電極と上部電極に相当する。
図１６と図１７は、図１５の積層体において、下部電極から上部電極へ向けてＯＴＳ部の中を流れる電流の様子を考察する図である。
図１６は、第一導電部の表面が平坦な場合を示す積層体（本発明の積層体）の模式的断面図であり、図１７は、第一導電部の表面に凸部がある場合を示す積層体（従来の積層体）の模式的断面図である。
図１６と図１７に記載された、(a), (b), (c)は、以下の内容を意味する。
(a) Current flow through entire active materials meets electrode area.
(b) Forming of conductive filament.
(c) Devices edge effect.
図１６は、第一導電部の表面が平坦な場合を示す積層体（本発明の積層体）の模式的断面図であり、図１７は、第一導電部の表面に凸部がある場合を示す積層体（従来の積層体）の模式的断面図である。
図１６と図１７に記載された、(a), (b), (c)は、以下の内容を意味する。
(a) Current flow through entire active materials meets electrode area.
(b) Forming of conductive filament.
(c) Devices edge effect.
本発明の積層体（図１６）は、減圧雰囲気（in situ process）を採用したことにより、第一導電部の表面が平坦性に優れている。これに伴い、２つの界面（第一導電部とＯＴＳ部との界面、ＯＴＳ部と第二導電部との界面）において、電流の流れを阻害する要因となる局所的な凹凸が殆ど存在しない。また、エッチングより形成される３層（第一導電部／ＯＴＳ部／第二導電部）からなるデバイスの側断面も、平坦なものとなる。ゆえに、本発明の積層体（図１６）においては、第一導電部からＯＴＳ部を介して第二導電部へ向けて流れる電流は、円滑な流れ（smooth flow）となる。
従来の積層体（図１７）は、大気暴露（ex-situ process）を行ったことにより、第一導電部の表面に局所的な凹凸部（図１７では凸部として例示）が発生しやすい。これに伴い、２つの界面（第一導電部とＯＴＳ部との界面、ＯＴＳ部と第二導電部との界面）において、電流の流れを阻害する要因となる局所的な凹凸が存在することになる。特に、ＯＴＳ部の厚さが薄い場合、第一導電部とＯＴＳ部との界面で発生した凹凸形状が、ＯＴＳ部と第二導電部との界面に反映され、ＯＴＳ部と第二導電部との界面にも同様の凹凸形状が発生しやすい。また、エッチングより形成される３層（第一導電部／ＯＴＳ部／第二導電部）からなるデバイスの側断面も、荒れたものとなる。ゆえに、従来の積層体（図１７）においては、第一導電部からＯＴＳ部を介して第二導電部へ向けて流れる電流は、凹凸形状が存在する影響を受け、乱れた流れ（rough flow）を含むものになる。
前述した図１４の結果（ＯＴＳのスイッチングデータを示すグラフ）は、図１６および図１７に基づき検討した内容を反映すると、本発明者らは考えている。本発明によれば、減圧雰囲気（in situ process）の採用により、積層体の界面や側断面が優れた平坦性を有するものとなり、その結果、優れたスイッチイング特性が実現できる。
図１８〜図２０は、本発明により形成された積層体（図１６）からなる孤立パターンにおいて、電気的な特性を評価した結果である。
図１８は、積層体からなる孤立パターンにおいて、（ａ）ボトム−ボトム接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
図１９は、積層体からなる孤立パターンにおいて、（ａ）トップ−トップ接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
図２０は、積層体からなる孤立パターンにおいて、（ａ）ボトム−トップ接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
電気的な接続状態の違い［図１８（ａ）、図１９（ａ）、図２０（ａ）］に依存せず、電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］は、何れの場合も線形性が保たれることが確認された。このような電流−電圧特性は、本発明において、減圧雰囲気（in situ process）を採用したことにより、積層体の界面や側断面が優れた平坦性を有するために実現できたものである。
図１８は、積層体からなる孤立パターンにおいて、（ａ）ボトム−ボトム接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
図１９は、積層体からなる孤立パターンにおいて、（ａ）トップ−トップ接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
図２０は、積層体からなる孤立パターンにおいて、（ａ）ボトム−トップ接続した状態を表わす模式図、（ｂ）その電流−電圧特性を示すグラフである。
電気的な接続状態の違い［図１８（ａ）、図１９（ａ）、図２０（ａ）］に依存せず、電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］は、何れの場合も線形性が保たれることが確認された。このような電流−電圧特性は、本発明において、減圧雰囲気（in situ process）を採用したことにより、積層体の界面や側断面が優れた平坦性を有するために実現できたものである。
上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］を得るためには、絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスにおいて、前記第一導電部の表面粗さ（Ｒｐ−ｖ［ｎｍ］）と前記ＯＴＳ部の厚さ（Ｔｘ［ｎｍ］）とが、Ｒｐ−ｖ≦（Ｔｘ／１０）なる関係式を満たすことがキーポイントとなることを、本発明者らは見出した。
図２１は、この関係式を満たすことにより、上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］が得られることを示すグラフである。図２１の縦軸において、「１」はvolatil switching（揮発性のスイッチング）であることを示し、「０」とはnon-volatil switching（不揮発性のスイッチング）であることを示す。
すなわち、図２１より、Ｔｘ／Ｒｐ−ｖ≧１０を満たす場合にはvolatil switchingであり、Ｔｘ／Ｒｐ−ｖ＜１０を満たす場合にはnon-volatil switchingであることが確認された。
また、前述の関係式を満たした上で、前記第一導電部の表面粗さＲp-vを、３．３ｎｍ以下とすることにより、上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］が一段と安定して得られることから、より好ましいことが分かった。
図２１は、この関係式を満たすことにより、上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］が得られることを示すグラフである。図２１の縦軸において、「１」はvolatil switching（揮発性のスイッチング）であることを示し、「０」とはnon-volatil switching（不揮発性のスイッチング）であることを示す。
すなわち、図２１より、Ｔｘ／Ｒｐ−ｖ≧１０を満たす場合にはvolatil switchingであり、Ｔｘ／Ｒｐ−ｖ＜１０を満たす場合にはnon-volatil switchingであることが確認された。
また、前述の関係式を満たした上で、前記第一導電部の表面粗さＲp-vを、３．３ｎｍ以下とすることにより、上述した電流−電圧特性［図１８（ｂ）、図１９（ｂ）、図２０（ｂ）］が一段と安定して得られることから、より好ましいことが分かった。
以上、本発明に係るＯＴＳデバイスの製造方法およびＯＴＳデバイスについて説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。
本発明は、ＯＴＳデバイスの製造方法およびＯＴＳデバイスに広く適用可能である。たとえば、金属酸化物シリコン電界効果トランスミッタ（ＭＯＳＦＥＴ）や、バイポーラ接合トランジスタ（ＢＪＴ）、ｐｎダイオード等のセル選択デバイスや、３Ｄスタック型メモリデバイス等に、本発明は好適である。
１１ 基板、１２ 第一導電部、１２ａ 下層膜、１２ｂ 上層膜、１３ ＯＴＳ部、１４ 第二導電部、１５ 積層体、１６ レジスト。
Claims (3)
- 絶縁性の基板上に、第一導電部、カルコゲナイドからなるＯＴＳ部、及び、第二導電部を順に重ねて配してなるＯＴＳデバイスの製造方法であって、
前記基板の一面の全域に亘って前記第一導電部を形成する工程Ａと、
前記第一導電部の全域に亘って前記ＯＴＳ部を形成する工程Ｂと、
前記ＯＴＳ部の全域に亘って前記第二導電部を形成する工程Ｃと、
前記第二導電部の上面の一部を被覆するようにレジストを形成する工程Ｄと、
前記レジストが被覆していない領域をドライエッチングする工程Ｅと、
前記レジストをアッシングする工程Ｆと、を含み、
前記工程Ｅは、前記領域の深さ方向において、前記第二導電部と前記ＯＴＳ部の全部、及び、前記第一導電部の上部を、１回のエッチングで処理して除去する工程であり、
前記工程Ａ、前記工程Ｂ、及び、前記工程Ｃが何れも、減圧下の空間内で行われ、かつ、これら３つの工程Ａ、Ｂ、Ｃが連続したin situ processである、ことを特徴とするＯＴＳデバイスの製造方法。 - 前記工程Ａと前記工程Ｂの間に、該工程Ａにより形成した前記第一導電部の表面に対して、Ａｒガスを用いたＩＣＰ法により平坦化処理する工程Ｘをさらに備える、ことを特徴とする請求項１に記載のＯＴＳデバイスの製造方法。
- 前記工程Ｅのドライエッチングが、Ａｒガスを用いたプラズマ処理である、ことを特徴とする請求項１に記載のＯＴＳデバイスの製造方法。
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