KR20200047443A - Ots 디바이스의 제조 방법 및 ots 디바이스 - Google Patents

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Abstract

본 발명의 OTS 디바이스의 제조 방법은, 절연성의 기판 상에, 제1 도전부, 칼코게나이드로 이루어진 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스의 제조 방법이다. 이 제조 방법은, 상기 기판의 일면의 전역에 걸쳐 상기 제1 도전부를 형성하는 공정 A와, 상기 제1 도전부의 전역에 걸쳐 상기 OTS부를 형성하는 공정 B와, 상기 OTS부의 전역에 걸쳐 상기 제2 도전부를 형성하는 공정 C와, 상기 제2 도전부의 상면의 일부를 피복하도록 레지스트를 형성하는 공정 D와, 상기 레지스트가 피복하고 있지 않은 영역을 드라이 에칭하는 공정 E와, 상기 레지스트를 애싱하는 공정 F를 포함한다. 상기 공정 E는, 상기 영역의 깊이 방향에서, 상기 제2 도전부와 상기 OTS부의 전부, 및 상기 제1 도전부의 상부를, 1회의 에칭으로 처리해 제거한다.

Description

OTS 디바이스의 제조 방법 및 OTS 디바이스
본 발명은, 오보닉 임계치 스위치(OTS: Ovonic　Threshold　Switch) 디바이스의 안정적인 특성을 실현하는 것이 가능한, OTS 디바이스의 제조 방법에 관한 것이다.
Si를 베이스로 한 전자 디바이스의 진화(進化)가 한계에 직면함에 따라, 혁신적인 조작 메카니즘이나 혁신적인 재료가 기대되고 있다. 그 중에서도, 칼코게나이드(chalcogenide(예를 들면, Ge-Se, Ge-Se-Si 등)) 글라스는, 뛰어난 전기적 특성을 가지고 있어, 상기와 같은 재료로서 주목받고 있다(비특허문헌 1). 뛰어난 전기적 특성이란, 이른바, 임계치 스위치(TS: Threshold　Switch) 동작으로 불리는 특성이다. 이에 따라, 비휘발성 메모리 장치로서 알려진 다이오드 셀렉터 장치인, TS의 결정화 라는 현상을 이용한 상변화 메모리(phase-change-memory)가 상업화 되고 있다.
또한, OTS는, 다른 디바이스, 예를 들면, 금속 산화물 실리콘 전계 효과 트랜스미터(MOSFET: Metal-Oxide Silicon Field-Effect Transmitter)나, 바이폴라 접합 트랜지스터(BJT: Bipolar Junction Transistor), pn 다이오드 등의 셀 선택 디바이스의 유망한 후보이다. 특히, OTS는, 높은 구동 전류를 견뎌 설계 효율의 향상을 도모할 수 있으므로, 3D 스택형 메모리 디바이스에 대한 높은 가능성을 갖추고 있다.
뛰어난 OTS를 제작하기 위해서는, 상술한 칼코게나이드가 불가결하다. 그렇지만, 임계치형 셀렉터(Threshold　type　selector)로 사용되고 있는, 상술한 칼코게나이드 재료는, 대기 폭로에 의해 임계치 전압(Threshold　voltage)이 악화하여, OTS 디바이스의 특성이 불안정하게 되는 과제가 있었다.
또한, OTS에서는, 칼코게나이드로 구성된 부위의 상하(上下)의 위치에는, 이 부위에 연속적으로 형성된 전극부가 설치되어 있다. 이 상하의 전극부는, 서로 다른 에칭 속도를 가지는 재료로 구성되어 있다. 이 때문에, 이러한 구조를 형성하기 위해, 종래, 다양한 가스를 이용한 복수 회의 화학 반응 에칭(chemical reaction etching)이 실시되고 있었다. 즉, 칼코게나이드로 구성된 부위, 및 그 부위의 상하의 위치에 형성되어 있는 전극부를 갖춘 적층체를 형성하는 방법으로서, 적층체의 깊이 방향으로 1회(한 번)의 에칭으로 처리하는, 즉, 다양한 가스를 이용하지 않고, 동일한 가스를 이용해 에칭하는 것은, 극히 곤란하였다.
그러므로, 간단하고 용이한 에칭 처리에 의해, 안정적인 OTS 디바이스의 특성을 실현하는 것이 가능한, OTS 디바이스의 제조 방법의 개발이 기대되고 있었다.
Hyung-Woo Ahn　et　al., Appl.　Phys.　Lett., 103, 042908(2013).
본 발명은, 이러한 사정을 고려해서 이루어진 것으로, 간단하고 용이한 에칭 처리에 의해, 안정적인 OTS 디바이스의 특성을 실현하는 것이 가능한, OTS 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 따른 OTS 디바이스의 제조 방법은, 절연성의 기판 상에, 제1 도전부, 칼코게나이드(chalcogenide)로 구성된 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스의 제조 방법이다. 이 제조 방법은, 상기 기판의 일면(一面)의 전역(全域)에 걸쳐 상기 제1 도전부를 형성하는 공정 A와, 상기 제1 도전부의 전역에 걸쳐 상기 OTS부를 형성하는 공정 B와, 상기 OTS부의 전역에 걸쳐 상기 제2 도전부를 형성하는 공정 C와, 상기 제2 도전부의 상면(上面)의 일부를 피복하도록 레지스트를 형성하는 공정 D와, 상기 레지스트가 피복하고 있지 않은 영역을 드라이 에칭(dry etching)하는 공정 E와, 상기 레지스트를 애싱(ashing)하는 공정 F를 포함한다. 상기 공정 E는, 상기 영역의 깊이 방향에서, 상기 제2 도전부와 상기 OTS부의 전부, 및 상기 제1 도전부의 상부를, Ar 가스를 이용한 1회(한 번)의 에칭으로 처리해 제거한다.
본 발명의 제1 양태에 따른 OTS 디바이스의 제조 방법에서는, 상기 공정 A, 상기 공정 B, 및 상기 공정 C는, 어느 것이나, 감압(減壓) 하의 공간 내에서 실시되고, 상기 공정 A, B, C는, 연속한 in situ process여도 무방하다.
본 발명의 제1 양태에 따른 OTS 디바이스의 제조 방법에서는, 상기 공정 A와 상기 공정 B의 사이에서 실시하는 공정 X를 가지고, 상기 공정 X는, 상기 공정 A에 의해 형성한 상기 제1 도전부의 표면에 대해, Ar 가스를 이용한 유도 결합 플라즈마(ICP: Inductively　Coupled　Plasma)법에 따라 평탄화 처리해도 무방하다.
본 발명의 제1 양태에 따른 OTS 디바이스의 제조 방법에서는, 상기 공정 E의 상기 드라이 에칭이, Ar 가스를 이용한 플라즈마 처리여도 무방하다.
본 발명의 제2 양태에 따른 OTS 디바이스는, 절연성의 기판 상에, 제1 도전부, 칼코게나이드로 이루어진 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스에 있어서, 상기 제1 도전부의 표면 거칠기(粗度)를 Rp -v, 상기 OTS부의 두께를 Tx라고 정의했을 때, Rp -v≤(Tx/10)이 되는 관계식을 만족한다.
본 발명의 제2 양태에 따른 OTS 디바이스에서는, 상기 제1 도전부의 표면 거칠기 Rp-v가, 3.3 nm 이하여도 무방하다.
본 발명의 제1 양태에 따른 OTS 디바이스의 제조 방법은, 공정 A∼공정 F를 포함하고, 공정 E에 의해, 레지스트가 피복하고 있지 않은 영역의 깊이 방향에서, 제2 도전부와 OTS부의 전부, 및 제1 도전부의 상부를, Ar 가스를 이용한 1회(한 번)의 에칭으로 처리해 제거한다. 이에 따라, 에칭 후의 상기 제2 도전부, 상기 OTS부, 및 상기 제1 도전부의 상부로 구성된 적층체의 측단면에서, 상기 제2 도전부, 상기 OTS부, 및 상기 제1 도전부의 측면이 면일(面一)이 되는 형상이 얻어지도록 적층체를 가공할 수 있다.
종래에 있어서는, 적층체를 구성하는 각 부 마다, 개별 가스를 이용해 화학 반응 에칭(chemical　reaction　etching)을 실시하고 있었다. 이에 대해, 본 발명의 제1 양태에 따른 OTS 디바이스의 제조 방법에 의하면, 적층체를 1회(한 번)의 에칭으로 처리할 수 있으므로, 프로세스의 간략화가 도모되어, 저비용의 제조 공정을 구축할 수 있다.
이러한 적층체의 형성 시, 상기 공정 A, 상기 공정 B, 및 상기 공정 C는, 어느 것이나, 감압 하의 공간 내에서 실시되고, 또한 이들 3개의 공정 A, B, C가 연속한 in situ process인 것이 바람직하다. 이에 따라, 공정 A에 의해 기판 상에 형성된 제1 도전부의 표면이 평탄화 되어, 요철(凹凸)이 발생하기 어렵다. 그러므로, 제1 도전부 상에 순서대로 겹쳐서 형성되는 OTS부 및 제2 도전부의 표면도 요철(凹凸)의 발생이 억제된다. 따라서, OTS부의 상하에 위치한 도전부에 의해 OTS부로 전압이 인가되었을 경우, 필드의 집중 현상이 일어나기 어렵기 때문에, 소자(OTS 디바이스)의 안정성을 도모할 수 있다.
또한, 상기 공정 A와 상기 공정 B의 사이에 공정 X를 실시하고, 이 공정 X는, 상기 공정 A에 의해 형성한 상기 제1 도전부의 표면에 대해, Ar 가스를 이용한 유도 결합 플라즈마(ICP: Inductively　Coupled　Plasma)법에 따라 평탄화 처리한다. 이에 따라, 상술한 제1 도전부의 평탄화가 더욱 개선된다.
따라서, 본 발명의 제1 양태에 따른 OTS 디바이스의 제조 방법은, 제1 도전부-OTS부-제2 도전부(metal-active-metal　layer)로 구성된 적층체를 in situ process로 성막해, 이 적층체를 1회(한 번)의 에칭으로 처리할 수 있다. 이 때문에, 제1 양태에 따른 OTS 디바이스의 제조 방법은, 매우 간단히 crossbar　type의 메모리의 제작에 공헌한다. 그러므로, 향후 OTS의 사용이 예상되는 ReRAM, CBRAM 등의 저항 메모리나, crossbar structure 메모리의 분야에서, 본 발명은 유효하다.
본 발명의 제2 양태에 따른 OTS 디바이스는, 절연성의 기판 상에, 제1 도전부, 칼코게나이드로 이루어진 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스에 있어서, 상기 제1 도전부의 표면 거칠기를 Rp -v, 상기 OTS부의 두께를 Tx라고 정의했을 때, Rp -v≤(Tx/10)이 되는 관계식을 만족한다. 이에 따라, OTS부의 상하에 위치한 도전부에 의해 OTS부에 전압이 인가되었을 경우, 소자(OTS 디바이스)의 안정성을 도모할 수 있다.
상기의 관계식을 만족하는 것과 동시에, 상기 제1 도전부의 표면 거칠기 Rp -v가, 3.3 nm 이하로 했을 경우, 소자(OTS 디바이스)의 안정성을 더욱 도모할 수 있다.
(도 1) 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법을 도시한 플로우 차트.
(도 2) 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법을 도시한 모식 단면도이다.
(도 3) 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 장치를 도시한 모식 평면도로서, 제1 도전부, OTS부 및 제2 도전부로 구성된 적층체를 형성하기 위해 이용되는 제조 장치를 도시한 도면이다.
(도 4) 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 장치를 도시한 모식 단면도로서, 적층체를 에칭하기 위해 이용되는 유자장(有磁場) 유도 결합 플라즈마 에칭 장치를 도시한 도면이다.
(도 5a) AFM에 의한 제1 도전부의 표면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 5b) AFM에 의한 제1 도전부의 표면 사진으로서, 성막 후에 ICP 처리한 상태를 도시한 도면이다.
(도 6a) SEM에 의한 GeSe 단층막의 단면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 6b) SEM에 의한 GeSe 단층막의 단면 사진으로서, 에칭 후의 상태를 도시한 도면이다.
(도 7a) SEM에 의한 Mo 단층막의 단면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 7b) SEM에 의한 Mo 단층막의 단면 사진으로서, 에칭 후의 상태를 도시한 도면이다.
(도 8a) SEM에 의한 Pt 단층막의 단면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 8b) SEM에 의한 Pt 단층막의 단면 사진으로서, 에칭 후의 상태를 도시한 도면이다.
(도 9a) SEM에 의한 TiN 단층막의 단면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 9b) SEM에 의한 TiN 단층막의 단면 사진으로서, 에칭 후의 상태를 도시한 도면이다.
(도 10a) SEM에 의한 TiN/GeSe/Pt 적층막의 단면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 10b) SEM에 의한 TiN/GeSe/Pt 적층막의 단면 사진으로서, 에칭 후의 상태를 도시한 도면이다.
(도 11a) SEM에 의한 Mo/GeSe/Pt 적층막의 단면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 11b) SEM에 의한 Mo/GeSe/Pt 적층막의 단면 사진으로서, 에칭 후의 상태를 도시한 도면이다.
(도 12a) SEM에 의한 Pt/GeSe/Pt 적층막의 단면 사진으로서, 성막 후의 상태를 도시한 도면이다.
(도 12b) SEM에 의한 Pt/GeSe/Pt 적층막의 단면 사진으로서, 에칭 후의 상태를 도시한 도면이다.
(도 13) OTS의 주요 재료를 나타낸 3원 상태도이다.
(도 14) OTS의 스위칭 데이터를 도시한 그래프이다.
(도 15) 디바이스 구조를 모식적으로 도시한 사시도이다.
(도 16) 제1 도전부의 표면이 평탄한 경우에 있어서의 적층체를 모식적으로 도시한 단면도이다.
(도 17) 제1 도전부의 표면에 철부(凸部)가 있는 경우에 있어서의 적층체를 모식적으로 도시한 단면도이다.
(도 18a) 적층체로 이루어진 고립(孤立) 패턴에서, 보텀-보텀 접속한 상태를 도시한 모식도이다.
(도 18b) 도 18a에 도시한 고립 패턴을 가지는 적층체에서의 전류-전압 특성을 도시한 그래프이다.
(도 19a) 적층체로 이루어진 고립 패턴에서, 톱-톱 접속한 상태를 도시한 모식도이다.
(도 19b) 도 19a에 도시한 고립 패턴을 가지는 적층체에서의 전류-전압 특성을 도시한 그래프이다.
(도 20a) 적층체로 이루어진 고립 패턴에서, 보텀-톱 접속한 상태를 도시한 모식도이다.
(도 20b) 도 20a에 도시한 고립 패턴을 가지는 적층체에서의 전류-전압 특성을 도시한 그래프이다.
(도 21) Rp -v≤(Tx/10)이 되는 관계식을 만족하는 것을 도시한 그래프이다.
이하에서는, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법 및 OTS 디바이스에 대해, 도면에 근거해 설명한다.
도 1은, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법을 도시한 플로우 차트이며, 도 2는, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법을 도시한 모식 단면도이다.
본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법은, 절연성의 기판 상에, 제1 도전부, 칼코게나이드로 이루어진 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스를 제조하는 방법으로서, 후술하는 공정 A∼F를 포함한다.
공정 A에서는, 기판(11)의 일면(도 2(a)에서는 상면)의 전역에 걸쳐 제1 도전부(12)를 형성한다(도 2(a)). 제1 도전부(12)는, 예를 들면, 스퍼터링법에 따라 형성된다. 제1 도전부(12)의 구조로는, 단층막으로 한정되지 않고, 복수의 막이 겹쳐진 적층막이어도 무방하다. 제1 도전부(12)로는, Pt나 TiN, Mo, W, C 등이 바람직하게 이용된다. 도 2(a)에 도시한 예에서는, 제1 도전부(12)가 2층으로 구성되어, 하층막(12a)이 Ti로 구성되고, 상층막(12b)이 Pt로 구성되어 있다.
공정 B에서는, 제1 도전부(12)의 표면을 덮도록, 제1 도전부(12)의 전역에 걸쳐 OTS부를 형성한다(도 2(c)). OTS부(13)는, 예를 들면, 스퍼터링법에 따라 형성된다.
OTS부(13)로는, 칼코게나이드(chalcogenide(예를 들면, Ge-Se, Sb(Bi or As)가 도프된 Ge-Se, Ge-As-Se-Te, Ge-As, Ge-Te, Si-As-Te, Si-Ge-As-Te, Ge-As-Te, As-Te, Si-Ge-As-Se 등))가 바람직하게 이용된다.
공정 C에서는, OTS부(13)의 표면을 덮도록, OTS부(13)의 전역에 걸쳐 제2 도전부(14)를 형성한다(도 2(d)). 제2 도전부(14)는, 예를 들면, 스퍼터링법에 따라 형성된다. 제2 도전부(14)로는, Pt나 TiN, Mo, W, C 등이 바람직하게 이용된다.
본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에서는, 상술한 공정 A, B, C로 이루어진 일련의 프로세스는 모두, 감압 분위기에서 실시된다(in situ process). 즉, 각 공정과 함께, 각 공정 사이에서도, 제1 도전부(12), OTS부(13), 제2 도전부(14)는 완전히, 대기 분위기에 노출되는 것은 아니다. 이에 따라, 기판(11)의 일면(一面) 상에 형성된, 제1 도전부(12), OTS부(13) 및 제2 도전부(14)로 구성된 적층체(15)를 얻을 수 있다. 특히, 공정 A, B, C로 이루어진 일련의 프로세스가 감압 분위기에서 실시되는(in situ process) 것에 의해, 공정 A에 의해 기판 상에 형성된 제1 도전부의 표면이 평탄화 되어, 요철(凹凸)이 발생하기 어렵다. 그러므로, 제1 도전부 상에 순서대로 겹쳐서 형성되는 OTS부 및 제2 도전부의 표면도 요철(凹凸)의 발생이 억제된다. 공정 A, B, C로 이루어진 일련의 프로세스는, 예를 들면, 후술하는 성막 장치(도 3)를 이용해 감압 분위기에서 실시된다.
공정 D에서는, 제2 도전부(14)의 상면의 일부를 피복하도록 레지스트(16a)(16)를 형성한다(도 2(e)). 이러한 패터닝된 레지스트(16)는, 예를 들면, 소망하는 레지스트(감광액)를 피처리체(기판/제1 도전부/OTS부/제2 도전부)의 표면(즉, 제2 도전부의 상면)에 도포한 후, 노광(露光), 현상(現像), 에칭을 순서대로 실시함으로써 제작된다. 이에 따라, 제2 도전부(14a)의 상면에는, 레지스트가 피복하고 있는 영역(14t1)과, 레지스트가 피복하고 있지 않은 영역(14t2)이 형성된다.
공정 E에서는, 레지스트(16)가 피복하고 있지 않은 영역(14t2)을 드라이 에칭한다(도 2(f)). 상술한 것처럼, 공정 A, B, C로 이루어진 일련의 프로세스가, 모두, 감압 분위기에서 실시되고 있다(in situ process). 이에 따라, 제1 도전부(12)의 표면에 국소적인 요철(凹凸)이 거의 존재하지 않으며, 제1 도전부(12)의 상방에 형성된 OTS부(13) 및 제2 도전부(14)도 극히 평탄한 표면 프로파일을 가진다. 이 때문에, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에서의 공정 E에서는, Ar 가스 만을 이용한 플라즈마 처리에 의해, 레지스트(16)가 피복하고 있지 않은 영역(14t2)의 깊이 방향에서, 제2 도전부(14)와 OTS부(13)의 전부, 및 제1 도전부(12)의 상부를, Ar 가스를 이용한 1회(한 번)의 에칭으로 처리해 제거할 수 있다. 도 2(f)에 도시한 점선 화살표는, 제2 도전부(14)와 OTS부(13)의 전부 및 제1 도전부(12)의 상부에 대해 에칭하는 방향을 나타내고 있다. 그 결과, 에칭에 의해 형성된, 제2 도전부(14b)의 측면(14s), OTS부(13)의 측면(13s), 및 제1 도전부의 상부(12b4)의 측면(12bs)은, 레지스트(16)의 측면(16s)에 맞춰지도록, 면일(面一)을 이루도록 가공된다.
공정 F에서는, 레지스트(16)를 애싱한다(도 2(g)). 도 2(g)에 도시한 점선 화살표는, 레지스트(16)의 상면에 대해 애싱하는 방향을 나타내고 있다. 이에 따라, 레지스트(16c)의 두께가 저감해, 최종적으로는 제2 도전부(14b)의 상면(14t3)이 노정(露呈)한 상태가 된다. 그 결과, 본 발명의 실시 형태에 따른 OTS 디바이스(10)를 얻을 수 있다(도 2(h)).
또한, 상술한 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법(공정 A∼F)은, 공정 A와 공정 B의 사이에 실시되는 공정 X를 가져도 무방하다. 이 공정 X에서는, 상기 공정 A에 의해 형성한 제1 도전부(12)의 표면(12b2t)에 대해, Ar 가스를 이용한 유도 결합 플라즈마(ICP: Inductively　Coupled　Plasma)법에 따라 평탄화 처리한다(도 2(b)). 이에 따라, 제1 도전부의 표면이 한층 평탄화 되어, 요철(凹凸)이 발생하기 어렵다. 그러므로, 제1 도전부 상에 순서대로 겹쳐서 형성되는 OTS부 및 제2 도전부의 표면도 요철(凹凸)의 발생이 현저히 억제된다.
도 3은, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 장치를 도시한 모식 평면도이다. 도 3에 도시한 제조 장치(300)는, 상술한 공정 A(→공정 X)→공정 B→공정 C에서, 제1 도전부, OTS부, 및 제2 도전부로 구성된 적층체를 형성하기 위해 이용된다.
제조 장치(300)에서는, 공정 A, (공정 X), 공정 B, 공정 C로 이루어진 일련의 프로세스는 모두, 별개의 처리실(챔버)의 독립된 감압 공간실 내에서 실시된다.
이러한 멀티 챔버의 제조 장치(300)를 이용하여, 공정 A, (공정 X), 공정 B, 공정 C의 각 공정을 실시하는 경우에 있어서의, 피처리체(기판)의 반송 경로(도 3에서의 화살표가 반송 방향을 나타낸다)에 대해 설명한다. 우선, 피처리체는, 외부로부터 로드/언로드실(L/UL)(301)로 반입되고, 로드실 내를 감압 분위기로 한다.
다음으로, 피처리체는 로드실에서 감압 하에서 일정 시간 대기한 후에, 로드/언로드실(L/UL)(301)로부터, 트랜스퍼실(T)(307)을 통해, 공정 A가 실시되는 제1 성막실(S1)(302) 내로 반송되고, 제1 성막 공간(sp1)에서 제1 도전부(12)의 하층막(12a)의 성막이 실시된다. 그 후, 하층막(12a)이 형성된 피처리체는, 트랜스퍼실(T)(307)을 통해, 제1 성막실(S1)(302)로부터 제2 성막실(S2)(303) 내로 반송되고, 제2 성막 공간(sp2)에서 제1 도전부(12)의 상층막(12b)의 성막이 실시된다.
다음으로, 필요에 따라, 제1 도전부(12)가 형성된 피처리체는, 트랜스퍼실(T)(307)을 통해, 제2 성막실(S2)(303)로부터 표면 처리실(ICP)(304) 내로 반송되고, 표면 처리 공간(flattening)에서 제1 도전부(12)의 상층막(12b)의 표면 처리가 실시된다. 이 표면 처리를 실시하지 않고, 제2 성막실(S2)(303)로부터, 트랜스퍼실(T)(307)을 통해, 다음에 설명할 제3 성막실(305)로 피처리체를 이동시켜도 무방하다.
다음으로, 제1 도전부(12)가 형성된 피처리체는, 트랜스퍼실(T)(307)을 통해, 표면 처리실(ICP)(304)로부터 제3 성막실(S3)(305) 내로 반송되고, 제3 성막 공간(sp3)에서 OTS부(13)의 성막이 실시된다.
다음으로, OTS부(13)가 형성된 피처리체는, 트랜스퍼실(T)(307)을 통해, 제3 성막실(S3)(305)로부터 제4 성막실(S4)(306) 내로 반송되고, 제4 성막 공간(sp4)에서 제2 도전부(14)의 성막이 실시된다.
그리고, 적층체(제1 도전부(12), OTS부(13), 제2 도전부(14))가 형성된 피처리체는, 트랜스퍼실(T)(307)을 통해, 최종 프로세스를 실시한 성막실인 제4 성막실(S4)(306)로부터 로드/언로드실(L/UL)(301)로 반송된다. 피처리체가 로드/언로드실(L/UL)(301)에서 일정 시간 대기한 후에, 로드/언로드실(L/UL)(301)로부터 외부로 반출된다.
각 실(室) 간에 피처리체를 반송하는 반송 장치로는, 트랜스퍼실(T)(307)에 설치된 로봇(미도시)이 이용된다. 또한, 각 실에서 프로세스 처리 중 및 반송 중에는, 트랜스퍼실(T)(307)을 포함해 각 실(301∼306)의 내부 공간은 모두 감압 하에 있다.
즉, 제조 장치(300)는, 제1 도전부(12)를 형성하는 제1 성막 공간(sp1) 및 제2 성막 공간(sp2), OTS부(13)를 형성하는 제3 성막 공간(sp3), 제2 도전부(14)를 형성하는 제4 성막 공간(sp4)을 적어도 갖추고 있다. 또한, 제조 장치(300)는, 필요에 따라, 제1 도전부(12)가 형성된 피처리체에 대해 실시되는, 표면 처리 공간(flattening)을 가지는 표면 처리실(ICP)(304)도 갖추고 있다.
도 4는, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 장치를 도시한 모식 단면도로서, 적층체(제1 도전부(12), OTS부(13), 제2 도전부(14))를 에칭하기 위해 이용된다. 도 4에 도시된 제조 장치(420)(에칭 장치)의 구성으로는, 유자장 유도 결합 플라즈마 에칭 장치가 채용되지만, 본 발명은, 이것으로 한정되지 않는다.
제조 장치(420)는, 진공 배기 가능한 챔버(421)를 갖춘다. 챔버(421)의 내부에는, 미도시의 피처리체(기판/제1 도전부/OTS부/제2 도전부)를 지지하는 스테이지(425)가 배치되어 있다. 스테이지(425)의 상면에는, 스테이지(425) 상에 재치(載置)된 피처리체를 보지(保持)하는 정전 척(Electrostatic Chuck)이 설치되어 있다. 제조 장치(420)는, 정전 척이 피처리체를 척(chuck)한 후, 피처리체의 이면(裏面)에 He를 도입해, 피처리체의 균열을 도모하도록 구성되어 있다. 제조 장치(420)는, 스테이지(425)의 상면 또는 스테이지(425)의 내부에서 열 매체를 온도 관리하면서 순환시키는 냉각 순환 유닛(426)을 갖추고 있다. 냉각 순환 유닛(426)은, 스테이지(425)를 소정 온도로 보지(保持)하는 것이 가능하다. 고온 에칭용의 에칭 장치인 경우, 스테이지(425)에 히터를 내장해, 가열 온도를 제어 가능하게 구성된다.
스테이지(425)의 주위에는, 플라즈마 형성 공간(422)을 구획하는 방착판(防着板)(423)이 설치되어 있다. 제조 장치(420)는, 플라즈마 형성 공간(422)에 도입된 프로세스 가스의 플라즈마를 형성해, 프로세스 가스의 라디칼(radical)을 생성한다. 본 발명의 실시 형태에서는, 에칭해야 할 적층체를 이루는 구성물(제1 도전부/OTS부/제2 도전부)이 각각 다르지만, 구성물에 따라 구별하지 않고, 프로세스 가스로는 Ar 가스만 이용해, 구성물을 에칭하였다.
제조 장치(420)는, 플라즈마의 발생 기구로서, 안테나(428)와, 고주파 전원(429)과, 마그넷 유닛(430)과, 가스 도입 라인 등을 갖추고 있다. 안테나(428)는, 플라즈마 형성 공간(422)의 상부를 폐색(blocking)하는 덮개(424)의 상부 위치, 즉, 챔버(421)의 외부에 배치되어 있다. 안테나(428)는, 고주파 전원(429)에 접속되어 있고, 플라즈마 형성 공간(422)에 고주파 유도 전기장을 형성한다.
마그넷 유닛(430)은, 덮개(424)와 안테나(428)의 사이에 배치되어 있고, 플라즈마 형성 공간(422)에 고정 자장(磁場)을 형성한다. 가스 도입계를 통해 플라즈마 형성 공간(422)으로 도입된 프로세스 가스는, 안테나(428)에 의한 유도 전기장의 작용과 마그넷 유닛(430)에 의한 고정 자장의 작용을 받아 플라즈마화 한다.
제조 장치(420)는, 플라즈마 중의 이온을 스테이지(425)로 끌어당기는 바이어스 전원(27)을 갖춘다. 바이어스 전원(27)은, 고주파 전원으로 구성할 수 있다.
이하에서는, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에 의해 얻을 수 있는 효과를 확인하기 위해 실시한 실험예에 대해 기술한다.
실험예 1∼실험예 3에서는, 도 3에 도시한 제조 장치를 이용해, in situ process와 ICP process의 작용·효과를 검토하였다. 공정 A(제1 도전부(12)의 형성)는 제1 성막 공간(sp1) 및 제2 성막 공간(sp2)에서, 공정 B(OTS부(13)의 형성)는 제3 성막 공간(sp3)에서, 공정 C(제2 도전부(14)의 형성)는 제4 성막 공간(sp4)에서, 각각 실시하였다.
구체적으로는, 제1 성막 공간(sp1)에서는, 제1 도전부(12)의 하층막(12a)으로서, Ti막을 형성하였다. 제2 성막 공간(sp2)에서는, 제1 도전부(12)의 상층막(12b)으로서, Pt막을 형성하였다. 제3 성막 공간(sp3)에서는, OTS부(13)로서, Ge4Se6막을 형성하였다. 제4 성막 공간(sp4)에서는, 제2 도전부(14)로서, TiN막을 형성하였다.
(실험예 1)
실시예 1에서는, 상술한 공정 A, B, C로 이루어진 일련의 프로세스를 모두, 감압 분위기에서 실시해(in situ process), 적층체를 이루는 구성물(제1 도전부/OTS부/제2 도전부)을 형성한 경우의 효과를 확인하기 위해, 공정 A에서, Si로 이루어진 기판 상에 하층막(Ti막)/상층막(Pt막)으로 구성된 제1 도전부를 스퍼터링법에 따라 제작하였다. 그 후, in situ process에 의해 형성된 구성물의 표면 프로파일을, STM(or AFM)을 이용해 평가하였다.
(실험예 2)
실험예 2는, 공정 A에서 제1 도전부를 스퍼터링법에 따라 제작한 후, 공정 B를 실시하기 전에, in situ process에서, 제1 도전부의 표면에 ICP　process(공정 X)를 실시한 점만, 실험예 1과 다르다. 다른 점에 대해서는, 실험예 1과 동일하게 하였다.
(실험예 3)
실험예 3은, 공정 A에서 제1 도전부를 스퍼터링법에 따라 제작한 후, 공정 B를 실시하기 전에, 제1 도전부를 대기에 폭로(暴露)한 점만, 실험예 1과 다르다. 다른 점에 대해서는, 실험예 1과 동일하게 하였다.
표 1은, 실험예 1∼3에 공통되는 성막 조건을 포함한 일람표이다. TiN막을 제외하고, 프로세스 가스는 Ar 가스만 이용하였다. TiN막의 경우는, Ar와 N2로 이루어진 혼합 가스를 이용하였다. Ti막 만 실온 성막으로 하였다. 다른 막은, 모두 150 ℃에서 성막 하였다.
또한, 표 1에는, 제2 도전부를 구성하는 TiN막을 대신해 이용하는 것이 가능한 Mo막에 대해서도, 그 성막 조건을 나타냈다.
표 1에서, Working　Pressure는 성막 시의 압력, Power는 타겟에 인가한 전력, Ar Flow는 챔버 내에 도입한 Ar 가스의 유량, Stage Temp.는 피처리체를 재치하는 스테이지의 온도를 각각 나타내고 있다.
Figure pct00001
표 2는, 실험예 2에서의 ICP process(공정 X)의 조건, 후술하는 적층체를 드라이 에칭하는(공정 E) 조건, 및 레지스트를 애싱하는(공정 F) 조건을 나타내고 있다.
여기서, 공정 E는, 적층체 중 레지스트가 피복하고 있지 않은 영역을 드라이 에칭하는 공정으로서, 상기 영역의 깊이 방향에서, 제2 도전부와 OTS부의 전부, 및 제1 도전부의 상부를, Ar 가스를 이용한 1회(한 번)의 에칭으로 처리해 제거한다.
표 2에서, Working　Pressure는, 작업 시의 압력을 나타내고 있다. Antenna　Power는, 안테나에 인가한 전력을 나타내고 있다. Bias　Power는, 피처리체를 재치하는 스테이지에 인가한 전력을 나타내고 있다. Ar　Flow는, 챔버 내에 도입한 Ar 가스의 유량을 나타내고 있다. Stage　Temp.는, 피처리체를 재치하는 스테이지의 온도를 나타내고 있다.
Figure pct00002
도 5a는, AFM에 의한 제1 도전부의 표면 사진으로서, 성막 후의 상태를 도시한 도면이다. 도 5b는, AFM에 의한 제1 도전부의 표면 사진으로서, 성막 후에 ICP 처리한 상태를 도시한 도면이다. 여기서, 제1 도전부의 표면이란, 제1 도전부(12)의 상층막(12b)을 이루는 Pt막의 표면이다. 도 5a 및 도 5b에 도시한 사진의 하방(下方)에 게재한 2개의 수치는, 어느 것이나, 표면 거칠기를 나타내고, RMS란 「제곱 평균 제곱근 높이」이다. 「Peak　to　Valley(이하, Rp -v로 표기)」란 「측정 범위 내에서의 가장 높은 점(peak)과 가장 낮은 점(Valley)의 차」를 의미한다.
성막 후의 상태(도 5a)는, 실험예 1의 시료의 평가 결과이다. 시료의 표면 거칠기는, RMS = 0.51 nm, Rp -v = 5.4 nm 였다.
성막 후에 ICP 처리한 상태(도 5b)는, 실험예 2의 시료의 평가 결과이다. 시료의 표면 거칠기는, RMS = 0.32 nm, Rp -v = 3.3 nm 였다.
실험예 3의 시료의 표면 사진은 게재하지 않았지만, 시료의 표면 거칠기는 실시예 1과 동등하였다.
이상의 결과로부터, 이하의 점이 명백해졌다.
(A1) 공정 A에 의해 성막된 Pt막에서는, 감압 분위기(in situ process)를 유지함으로써, 표면 거칠기가 작은 상태를 유지할 수 있다(실험예 1과 실험예 3의 비교).
(A2) 공정 A에 의해 성막된 Pt막에 관하여, 공정 B를 실시하기 전에, in situ process에서, Pt막의 표면에 ICP process를 실시함으로써, Pt막의 표면 거칠기를 한층 작은 상태로 할 수 있다(실험예 1과 실험예 2의 비교).
그러므로, 공정 A에 의해 형성된 Pt막은 성막 후에 감압 분위기(in situ process)를 유지함으로써, 또한, 이와 함께 ICP　process를 실시함으로써, Pt막의 표면 거칠기를 작은 상태로 유지할 수 있는 것으로 나타났다. Pt막(제1 도전부)의 표면 요철(凹凸)이 억제된 것에 의해, 그 위에 적층되는 OTS부(공정 B), 제2 도전부(공정 C)에 대한 영향이 경감된다.
따라서, 본 발명의 실시 형태에 의하면, 제1 도전부와 OTS부 사이의 제1 계면, 및 OTS부와 제2 도전부 사이의 제2 계면에서, 국소적인 계면의 흐트러진 부위의 발생을 막는 것이 가능해진다.
이하에서는, 감압 분위기(in situ process)를 유지하여 형성된 각종 단층막과 적층막에 대해, 성막 후의 단면과 에칭 후의 단면을 SEM에서 평가한 결과에 대해 기술한다. 여기서, 에칭에 사용한 가스는, Ar 가스 뿐이다.
도 6a 및 도 6b는, GeSe 단층막의 단면 사진을 나타낸다. 도 7a 및 도 7b는, Mo 단층막의 단면 사진을 나타낸다. 도 8a 및 도 8b는, Pt 단층막의 단면 사진을 나타낸다. 도 9a 및 도 9b는, TiN 단층막의 단면 사진을 나타낸다. 도 10a 및 도 10b는, TiN/GeSe/Pt 적층막의 단면 사진을 나타낸다. 도 11a 및 도 11b는, Mo/GeSe/Pt 적층막의 단면 사진을 나타낸다. 도 12a 및 도 12b는, Pt/GeSe/Pt 적층막의 단면 사진을 나타낸다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는, 성막 후의 단면 사진을 나타낸다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는, 에칭 후의 단면 사진을 나타낸다.
이상의 결과로부터, 이하의 점이 명백해졌다.
(B1) 도 6a∼도 9b로부터, 단층막은, 단층막을 구성하는 막 재료(GeSe막, Mo막, Pt막, TiN막)에 의존하지 않으며, 에칭 후의 단면 사진으로부터 판독 가능한 표면 프로파일은, 성막 후와 동등 레벨의 평탄성이 유지되거나, 혹은, 성막 후에 비해 평탄성이 개선되고 있는 것으로 나타났다. 또한, 에칭에 의해 형성된 막의 측단면도, 명료하게 확인되었으므로, 측단면에 손상이 없다고 판단하였다.
(B2) 도 10a∼도 12b로부터, 적층막의 경우도, 제2 도전부로서 기능하는 최표면(最表面)(TiN막, Mo막, Pt막)은, 평탄한 표면 프로파일이 확인되었다. 또한, 에칭에 의해 형성된 막의 측단면에서, 층 간의 계면도 명료하게 확인되었으므로, 측단면에 손상이 없다고 판단하였다.
그러므로, 감압 분위기(in situ process)를 유지하여 형성된 단층막이나 적층막이면, Ar 가스를 이용한 1회(한 번)의 에칭으로 처리해 제거하는 것이 가능한 것으로 나타났다. 따라서, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에 의하면, 단층막에 한정하지 않고, 적층막을 이용하는 경우에서도, 평탄한 표면, 계면 및 측단면을 형성할 수 있는 것이 확인되었다.
상술한 GeSe막에서 확인된 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에 의해 얻을 수 있는 작용·효과는, GeSe막으로 한정되지 않는다. 도 13은, OTS의 주요 재료를 나타낸 3원 상태도이다. 예를 들면, 도 13에 나타낸, 다수의 칼코게나이드 재료에서도, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법은 유효하다. 즉, OTS부로서 Ge-Se을 대신해서, Sb(Bi or As)가 도프(Dope)된 Ge-Se, Ge-As-Se-Te, Ge-As, Ge-Te, Si-As-Te, Si-Ge-As-Te, Ge-As-Te, As-Te, Si-Ge-As-Se를 이용해도 무방하다.
도 14는, OTS의 스위칭 데이터를 도시한 그래프이다. 도 14에서, 횡축은 인가 전압(Vapplied(V)), 종축은 지연 시간(tdelay(nsec))이다. 평가한 적층체는, 도 10a 및 도 10b에 도시한 TiN/GeSe/Pt 적층막이다. 즉, 도 14는, GeSe로 이루어진 OTS부를 통해, Pt로 이루어진 제1 도전부(BE라도 부른다)와 TiN으로 이루어진 제2 도전부(TE라고도 부른다)와의 사이에, 전압을 인가한 결과이다.
도 14에서, □표는 본 발명의 실시 형태에 따른 OTS 디바이스(in-situ　process: Pt막의 형성이 실험예 1에 상당)의 결과이며, ○표는 종래(ex-situ　process: Pt막의 형성이 실험예 3에 상당)의 결과이다.
도 14의 결과로부터, 이하의 점이 명백해졌다.
(C1) Pt막을 형성한 후, 감압 분위기(in situ process)를 유지하고, Pt막의 위에 GeSe막, TiN막을 순서대로 겹쳐서 마련한 본 발명의 실시 형태에 따른 OTS 디바이스(□표)에서는, Pt막을 형성한 후, 대기 폭로(ex-situ　process)하고, 그 위에 GeSe막, TiN막을 순서대로 겹쳐서 마련한 종래의 OTS 디바이스(○표)와 비교해, 보다 낮은 인가 전압으로, 동등한 지연 시간을 실현할 수 있다. 구체적으로는, 인가 전압에서, 대략 2 V의 저전압화를 도모할 수 있다.
(C2) 종래의 OTS 디바이스(○표)와 마찬가지로, 본 발명의 실시 형태에 따른 OTS 디바이스(□표)에서도, 인가 전압이 작아짐에 따라, 지연 시간의 편차가 커지는 경향을 나타낸다. 다만, 본 발명의 실시 형태에 따른 OTS 디바이스(□표)에서는, 그 편차가 좁아지는 경향에 있다(tdelay = 120 정도가 관측된 조건: □표의 Vapplied = 6.7과 ○표의 Vapplied = 8.1을 비교).
그러므로, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에 의해 형성된, 즉, 감압 분위기(in situ process)를 유지하여 형성된 적층막(적층체)은, 뛰어난 응답 속도를 가지는 OTS 디바이스의 구축에 기여한다.
도 15는, OTS 디바이스의 디바이스 구조를 모식적으로 도시한 사시도이다. 도 15에서, 부호 「B.E.」는, 제1 도전부를 나타내고 있다. 부호 「GeSe」는, OTS부를 나타내고 있다. 부호 「T.E.」는, 제2 도전부를 나타내고 있다. 「B.E.」및 「T.E.」는, 「OTS부」를 구동시키기 위한 하부 전극과 상부 전극에 상당한다.
도 16과 도 17은, 도 15에 도시한 적층체에서, 하부 전극으로부터 상부 전극을 향하여 OTS부 중(中)을 흐르는 전류의 모습을 고찰하는 도면이다.
도 16은, 제1 도전부의 표면이 평탄한 경우에 있어서의 적층체(본 발명의 적층체)를 모식적으로 도시한 단면도이다. 도 17은, 제1 도전부의 표면에 철부(凸部)가 있는 경우에 있어서의 적층체(종래의 적층체)를 모식적으로 도시한 단면도이다.
도 16과 도 17에 기재된, 부호(a), (b), (c)는, 이하의 내용을 의미한다.
(a)　Current　flow　through　entire　active　materials　meets　electrode　area.
(b)　Forming　of　conductive　filament.
(c)　Devices　edge　effect.
본 발명의 실시 형태에 따른 적층체(도 16)는, 감압 분위기(in situ process)를 채용한 것에 의해, 제1 도전부의 표면이 평탄성이 뛰어나다. 이에 따라, 2개의 계면(제1 도전부와 OTS부와의 계면, OTS부와 제2 도전부와의 계면)에서, 전류의 흐름을 저해하는 요인이 되는 국소적인 요철(凹凸)이 거의 존재하지 않는다. 또한, 에칭으로부터 형성되는 3층(제1 도전부/OTS부/제2 도전부)으로 구성된 디바이스의 측단면도, 평탄하다. 그러므로, 본 발명의 실시 형태에 따른 적층체(도 16)에서는, 제1 도전부에서 OTS부를 통해 제2 도전부를 향하여 흐르는 전류는, 원활한 흐름(smooth　flow)을 가진다.
종래의 적층체(도 17)는, 대기 폭로(ex-situ　process)되는 것에 의해, 제1 도전부의 표면에 국소적인 요철부(凹凸部)(도 17에서는 철부(凸部)로서 예시)가 발생하기 쉽다. 이에 따라, 2개의 계면(제1 도전부와 OTS부와의 계면, OTS부와 제2 도전부와의 계면)에서, 전류의 흐름을 저해하는 요인이 되는 국소적인 요철이 존재하게 된다. 특히, OTS부의 두께가 얇은 경우, 제1 도전부와 OTS부와의 계면에서 발생한 요철 형상이, OTS부와 제2 도전부와의 계면에 반영되어, OTS부와 제2 도전부와의 계면에도 유사한 요철 형상이 발생하기 쉽다. 또한, 에칭으로부터 형성되는 3층(제1 도전부/OTS부/제2 도전부)으로 구성된 디바이스의 측단면도, 거친 면을 가진다. 그러므로, 종래의 적층체(도 17)에서는, 제1 도전부에서 OTS부를 통해 제2 도전부를 향하여 흐르는 전류는, 요철 형상이 존재하는 영향을 받아, 흐트러진 흐름(rough　flow)을 포함한다.
전술한 도 14의 결과(OTS의 스위칭 데이터를 도시한 그래프)는, 도 16 및 도 17에 근거해 검토한 내용을 반영한다고, 본 발명자들은, 생각하고 있다. 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에 의하면, 감압 분위기(in situ process)의 채용에 의해, OTS 디바이스를 구성하는 적층체의 계면이나 측단면이 뛰어난 평탄성을 가지고, 그 결과, 뛰어난 스위칭 특성을 실현할 수 있다.
도 18a∼도 20b는, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에 따라 형성된 적층체(도 16)로 이루어진 고립 패턴에서, 전기적 특성을 평가한 결과이다.
도 18a는, 적층체로 이루어진 고립 패턴에서, 보텀(bottom)-보텀 접속한 상태를 도시한 모식도이다. 도 18b는, 도 18a에 도시한 고립 패턴을 가지는 적층체에서의 전류-전압 특성을 도시한 그래프이다.
도 19a는, 적층체로 이루어진 고립 패턴에서, 톱(top)-톱 접속한 상태를 도시한 모식도이다. 도 19b는, 도 19a에 도시한 고립 패턴을 가지는 적층체에서의 전류-전압 특성을 도시한 그래프이다.
도 20a는, 적층체로 이루어진 고립 패턴에서, 보텀-톱 접속한 상태를 도시한 모식도이다. 도 20b는, 도 20a에 도시한 고립 패턴을 가지는 적층체에서의 전류-전압 특성을 도시한 그래프이다.
전기적 접속 상태의 차이(도 18a, 도 19a, 도 20a)에 의존하지 않고, 전류-전압 특성(도 18b, 도 19b, 도 20b)은, 선형성(線形性)이 유지되는 것이 확인되었다. 이러한 전류-전압 특성을 얻을 수 있는 이유는, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법에서, 감압 분위기(in situ process)에서 연속한 공정을 채용한 것에 의해, 적층체의 계면이나 측단면이 뛰어난 평탄성을 가지기 때문에 실현될 수 있었던 것에 기인한다.
상술한 전류-전압 특성(도 18b, 도 19b, 도 20b)을 얻기 위해서는, 절연성의 기판 상에, 제1 도전부, 칼코게나이드로 이루어진 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스에서, 상기 제1 도전부의 표면 거칠기(Rp -v(nm))와 상기 OTS부의 두께(Tx(nm))가, Rp -v≤(Tx/10)이 되는 관계식을 만족하는 것이 키포인트가 되는 것을, 본 발명자들은 발견하였다.
도 21은, 이 관계식을 만족하는 것에 의해, 상술한 전류-전압 특성(도 18b, 도 19b, 도 20b)이 얻어지는 것을 도시한 그래프이다. 도 21의 종축에서, 「1」은 volatil switching(휘발성의 스위칭)인 것을 나타내고, 「0」이란 non-volatil switching(비휘발성의 스위칭)인 것을 나타낸다.
즉, 도 21로부터, Tx/Rp -v≥10을 만족하는 경우에는 volatil　switching이고, Tx/Rp-v<10을 만족하는 경우에는 non-volatil switching인 것이 확인되었다.
또한, 전술의 관계식을 만족한 후에, 상기 제1 도전부의 표면 거칠기 Rp -v를, 3.3 nm 이하로 함으로써, 상술한 전류-전압 특성(도 18b, 도 19b, 도 20b)을 한층 안정적으로 얻을 수 있으므로, 보다 바람직한 것으로 나타났다.
이상, 본 발명의 실시 형태에 따른 OTS 디바이스의 제조 방법 및 OTS 디바이스에 대해 설명하였지만, 본 발명은 이것으로 한정되는 것이 아니며, 발명의 취지를 벗어나지 않는 범위에서, 적절히 변경이 가능하다.
본 발명은, OTS 디바이스의 제조 방법 및 OTS 디바이스에 넓게 적용 가능하다. 예를 들면, 금속 산화물 실리콘 전계 효과 트랜스미터(MOSFET)나, 바이폴라 접합 트랜지스터(BJT), pn 다이오드 등의 셀 선택 디바이스나, 3D 스택형 메모리 디바이스 등에, 본 발명은 매우 적합하다.
11: 기판
12: 제1 도전부
12a: 하층막
12b: 상층막
13: OTS부
14: 제2 도전부
15: 적층체
16: 레지스트

Claims (6)

  1. 절연성의 기판 상에, 제1 도전부, 칼코게나이드로 이루어진 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스의 제조 방법에 있어서,
    상기 기판의 일면의 전역에 걸쳐 상기 제1 도전부를 형성하는 공정 A와,
    상기 제1 도전부의 전역에 걸쳐 상기 OTS부를 형성하는 공정 B와,
    상기 OTS부의 전역에 걸쳐 상기 제2 도전부를 형성하는 공정 C와,
    상기 제2 도전부의 상면의 일부를 피복하도록 레지스트를 형성하는 공정 D와,
    상기 레지스트가 피복하고 있지 않은 영역을 드라이 에칭하는 공정 E와,
    상기 레지스트를 애싱하는 공정 F
    를 포함하고,
    상기 공정 E는,
    상기 영역의 깊이 방향에서, 상기 제2 도전부와 상기 OTS부의 전부, 및 상기 제1 도전부의 상부를, 1회의 에칭으로 처리해 제거하는
    OTS 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 공정 A, 상기 공정 B, 및 상기 공정 C는, 어느 것이나, 감압 하의 공간 내에서 실시되고,
    상기 공정 A, B, C는, 연속한 in situ process인
    OTS 디바이스의 제조 방법.
  3. 제1항에 있어서,
    상기 공정 A와 상기 공정 B의 사이에서 실시하는 공정 X
    를 가지고,
    상기 공정 X는,
    상기 공정 A에 의해 형성한 상기 제1 도전부의 표면에 대해, Ar 가스를 이용한 ICP법에 따라 평탄화 처리하는
    OTS 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 공정 E의 상기 드라이 에칭이, Ar 가스를 이용한 플라즈마 처리인
    OTS 디바이스의 제조 방법.
  5. 절연성의 기판 상에, 제1 도전부, 칼코게나이드로 이루어진 OTS부, 및 제2 도전부를 순서대로 겹쳐서 배치해 이루어진 OTS 디바이스에 있어서,
    상기 제1 도전부의 표면 거칠기를 Rp -v, 상기 OTS부의 두께를 Tx라고 정의했을 때, Rp -v≤(Tx/10)이 되는 관계식을 만족하는
    OTS 디바이스.
  6. 제5항에 있어서,
    상기 제1 도전부의 표면 거칠기 Rp -v가, 3.3 nm 이하인
    OTS 디바이스.
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