KR20220116254A - 트렌치 구조들 내의 선택적 텅스텐 증착 - Google Patents

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히 렌
위 레이
시 유
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Abstract

본 개시내용의 실시예들은 선택적 텅스텐 층의 측방향 성장을 감소시키거나 또는 제거하는 방법들을 제공한다. 추가 실시예들은 트렌치 구조들 상에 선택적으로 증착된 텅스텐의 선택성을 개선하는 통합형 세정 및 증착 방법을 제공한다. 추가 실시예들은 개선된 필름 특성들을 갖는 트렌치 구조들을 위한 더 균일하고 그리고 선택적 상향식 갭 충전(bottom-up gap fill)을 형성하기 위한 방법들을 제공한다.

Description

트렌치 구조들 내의 선택적 텅스텐 증착
[0001] 본 개시내용의 실시예들은 일반적으로 트렌치 구조들 내에 텅스텐의 선택적 증착을 위한 방법들에 관한 것이다. 특히, 본 개시내용의 일부 실시예들은 개선된 필름 특성들을 위한 세정 및 증착 프로세스들을 통합하는 방법들에 관한 것이다.
[0002] 통합된 세정 및 선택적 텅스텐 증착 프로세스들이 다수의 반도체 응용들에서 사용되어 왔다. 이 방법들은 콘택들을 위한 라이너가 없는 그리고 시임이 없는 비아 충전(via fill)의 생성을 가능하게 한다. 그러나, 트렌치들은 통상적으로 비아들의 최하부 표면 영역보다 큰 최하부 표면 영역을 갖는다. 이러한 더 큰 증착 영역은 트렌치에서 균일한 필름들을 성장시키는 것을 어렵게 할 수 있다. 따라서, 동일한 방법들은 트렌치 구조들에 적용될 때, 흔히 적합한 증착 선택성 및 필름 특성들(예컨대, 거칠기, 두께, 균일성)을 제공하지 못한다.
[0003] 따라서, 우수한 필름 특성들을 갖는 트렌치 구조들 내의 선택적 텅스텐 증착을 위한 개선된 방법들에 대한 필요성이 존재한다.
[0004] 본 개시내용의 하나 이상의 실시예들은 최하부 표면 및 2개의 측벽들을 갖는 트렌치를 형성하기 위해 금속 재료의 라인을 리세스(recess)하는 단계를 포함하는 증착 방법에 관한 것이다. 트렌치는 금속 재료를 포함하는 최하부 표면까지의 깊이 및 유전체를 포함하는 2개의 측벽들 사이의 폭을 갖는다. 텅스텐 필름이 리세스된 금속 재료 상에 선택적으로 증착되고, 2개의 측벽들에 의해 측방향으로 경계가 지어진다.
[0005] 본 개시내용의 추가 실시예들은, 금속 재료를 포함하는 최하부 표면 및 유전체를 포함하는 2개의 측벽들을 갖는 트렌치를 복수의 화학적 노출들에 노출시켜서 금속 재료 및 유전체의 표면들을 세정하는 단계를 포함하는 선택적 증착 방법에 관한 것이다. 텅스텐 필름이 세정된 금속 재료의 표면 상에 선택적으로 증착된다.
[0006] 본 개시내용의 추가 실시예들은 최하부 표면 및 2개의 측벽들을 갖는 트렌치를 형성하기 위해 금속 재료의 라인을 리세스하는 단계를 포함하는 증착 방법에 관한 것이다. 트렌치는 금속 재료를 포함하는 최하부 표면까지의 깊이 및 유전체를 포함하는 2개의 측벽들 사이의 폭을 갖는다. 트렌치는 금속 재료 및 유전체의 표면들을 세정하기 위해 복수의 화학적 노출들에 노출된다. 텅스텐 필름이 세정된 금속 재료의 표면 상에 선택적으로 증착된다.
[0007] 본 개시내용의 위에서 기술된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 양상들의 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 점에 유의해야 하는데, 이는 본 개시내용이 다른 동등하게 효과적인 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 동안의 기판의 단면도이다.
[0009] 도 2는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 동안의 기판의 단면도이다.
[0010] 도 3은 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 동안의 기판의 단면도이다.
[0011] 도 4는 본 개시내용의 하나 이상의 실시예에 따른 프로세싱 시스템의 개략도이다.
[0012] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 이전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다는 것을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 또는 수행될 수 있다.
[0013] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 기판에 대한 지칭은 또한, 문맥에서 달리 명백하게 표시하지 않는 한, 기판의 일부만을 지칭할 수 있는 것이 또한 당업자에 의해 이해될 것이다. 추가적으로, 기판 상에 증착하는 것에 대한 지칭은 하나 이상의 필름들 또는 피처(feature)들이 상부에 증착되거나 또는 형성되는 기판 및 베어 기판 둘 모두를 의미할 수 있다.
[0014] 본원에서 사용되는 바와 같은 "기판"은 제조 프로세스 동안 필름 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성되는 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 응용에 따라, 실리콘, 실리콘 산화물, 스트레인드 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은, 반도체 웨이퍼들을 포함하지만, 이에 제한되지는 않는다. 기판들은 기판 표면을 폴리싱, 식각, 환원, 산화, 하이드록실화, 어닐링, UV 경화, e-빔 경화 및/또는 베이크하기 위해 전처리 프로세스에 노출될 수 있다. 기판 표면 그 자체 상에서 직접적으로 필름 프로세싱하는 것과 더불어, 본 개시내용에서, 개시된 필름 프로세싱 단계들 중 임의의 단계가 또한 아래에서 더 상세하게 개시되는 바와 같이 기판 상에 형성된 하층(underlayer) 상에서 수행될 수 있고, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하층을 포함하는 것으로 의도된다. 따라서, 예컨대, 필름/층 또는 부분 필름/층이 기판 표면 상에 증착된 경우, 새로 증착된 필름/층의 노출된 표면이 기판 표면이 된다.
[0015] 본 개시내용의 하나 이상의 실시예는 유리하게, 선택적으로 증착된 텅스텐의 측방향 성장을 제거하기 위한 방법들을 제공한다. 본 개시내용의 일부 실시예들은 금속 재료 라인을 리세스하여, 트렌치를 형성하고, 트렌치 측벽들에 의해 경계가 지어지는 텅스텐을 리세스 금속 라인 상에 선택적으로 증착시킨다.
[0016] 도 1을 참조하면, 예시적인 기판(400)을 프로세싱하기 위한 방법(100)이 도시된다. 기판(400)은 유전체(420)에 의해 경계가 지어지는 금속 재료(410)의 적어도 하나의 라인을 포함한다.
[0017] 일부 실시예들에서, 금속 재료(410)는 구리, 코발트, 텅스텐, 몰리브덴 또는 루테늄 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 재료(410)는 코발트를 필수적 요소로 하여 구성된다(consist essentially of). 일부 실시예들에서, 금속 재료(410)는 텅스텐을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 금속 재료(410)는 루테늄을 필수적 요소로 하여 구성된다. 일부 실시예들에서, 금속 재료(410)는 몰리브덴을 필수적 요소로 하여 구성된다. 이러한 점에서 사용되는 바와 같이, 서술된 엘리먼트를 "필수적 요소로 하여 구성되는" 금속 재료는 원자 기준으로 95% 이상, 98% 이상, 99% 이상 또는 99.5% 이상의 서술된 엘리먼트를 포함한다.
[0018] 일부 실시예들에서, 유전체(420)는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 유전체는 실리콘 산화물을 필수적 요소로 하여 구성된다. 전술한 기술어들(예컨대, 실리콘 산화물)이 임의의 특정 화학량론적 비를 개시하는 것으로 해석되지 않아야 한다는 점에 유의한다. 따라서, "실리콘 산화물" 등은 임의의 특정 화학량론적 비를 개시하지 않고, 실리콘 및 산소를 필수적 요소로 하여 구성되는 재료로서 당업자에 의해 이해될 것이다.
[0019] 110에서, 금속 재료(410)는 리세스된 금속 재료(415)를 포함하는 최하부 표면(452) 및 유전체(420)를 포함하는 2개의 측벽들(456, 458)을 갖는 트렌치(450)를 형성하도록 리세스된다. 트렌치(450)는 최하부 표면(452)까지의 깊이(D) 및 2개의 측벽들(456, 458) 사이의 폭(W)을 갖는다. 일부 실시예들에서, 깊이(D)는 2 nm 내지 200 nm, 3 nm 내지 200 nm, 5 nm 내지 100 nm, 2 nm 내지 100 nm 또는 50 nm 내지 100 nm의 범위이다. 일부 실시예들에서, 폭(W)은 10 nm 내지 100 nm, 10 nm 내지 20 nm, 10 nm 내지 50 nm 또는 50 nm 내지 100 nm의 범위이다. 일부 실시예들에서, 트렌치(450)는 1 내지 20, 5 내지 20, 10 내지 20 또는 15 내지 20의 범위의 종횡비(D/W)를 갖는다.
[0020] 일부 실시예들에서, 금속 재료는 습식 식각 프로세스에 의해 리세스된다. 일부 실시예들에서, 금속 재료는 건식 식각 프로세스에 의해 리세스된다.
[0021] 도면들에 도시되지 않지만, 트렌치(450)는 폭(W)보다 긴 길이(L)를 갖는다. 일부 실시예들에서, 길이(L)와 폭(W) 사이의 비는 2 이상, 5 이상, 10 이상, 20 이상, 50 이상, 100 이상 또는 500 이상이다. 일부 실시예들에서, 트렌치(450)의 길이(L)는 수직 벽들에 의해 경계가 지어진다. 일부 실시예들에서, 트렌치(450)의 길이(L)는 기판(400)의 에지에 의해서만 경계가 지어진다.
[0022] 다음으로, 120에서, 텅스텐 필름(430)은 리세스된 금속 재료(415) 상에 선택적으로 증착된다. 일부 실시예들에서, 텅스텐 필름(430)은 트렌치(450)의 2개의 측벽들(456, 458)에 의해 측방향으로 경계가 지어진다. 이러한 점에서 사용되는 바와 같이, "측방향으로 경계가 지어지는"은 증착된 재료가 최상부 표면과 2개의 측벽들 사이의 교차점을 넘어 연장되지 않는다는 것을 의미한다. 일부 실시예들에서, 텅스텐 필름(430)은 트렌치(450) 위로 연장된다. 일부 실시예들에서, 도 1에 도시된 바와 같이, 텅스텐 필름은 완전히 트렌치(450) 내에 있다. 이러한 점에서 사용되는 바와 같이, "완전히 트렌치 내에" 있는 재료는 트렌치 위로 연장되지 않고, 트렌치(450)의 2개의 측벽들(456, 458)에 의해 측방향으로 경계가 지어진다.
[0023] 일부 실시예들에서, 텅스텐 필름을 선택적으로 증착시키는 것은, 트렌치(450)를 텅스텐 전구체 및 환원제에 노출시키는 것을 포함한다. 일부 실시예들에서, 텅스텐 전구체는 WF6을 포함한다. 일부 실시예들에서, 환원제는 H2, 실란(SiH4) 또는 디보란 (B2H6) 중 하나 이상을 포함한다.
[0024] 일부 실시예들에서, 기판의 온도는 350 ℃ 이하의 온도로 유지된다. 일부 실시예들에서, 프로세싱 챔버의 압력은 30 Torr 이하의 압력으로 유지된다.
[0025] 일부 실시예들에서, 방법(100)의 프로세스들이 동일한 프로세싱 챔버 내에서 각각 수행된다. 일부 실시예들에서, 방법(100)의 프로세스들이 상이한 프로세싱 챔버 내에서 각각 수행된다. 일부 실시예들에서, 상이한 프로세싱 챔버들이 프로세싱 시스템의 일부로서 연결된다. 일부 실시예들에서, 방법(100)의 프로세스들이 개재(intervening) 진공 파괴 없이 수행된다.
[0026] 도 2를 참조하면, 예시적인 기판(400)을 프로세싱하기 위한 방법(200)이 도시된다. 기판(400)은 리세스된 금속 재료(415)를 포함하는 최하부 표면(452) 및 유전체(420)를 포함하는 2개의 측벽들(456, 458)을 갖는 적어도 하나의 트렌치(450)를 포함한다.
[0027] 리세스된 금속 재료(415) 및 유전체(420)의 표면들은 도 2에 각각 O 및 X로 도시된 바와 같은 오염물들을 포함한다. 일부 실시예들에서, 오염물들은 유기 화합물들, 중합체 화합물들, 금속 산화물들 또는 금속 질화물들 중 하나 이상을 포함할 수 있지만, 이에 제한되지 않는다. 일부 실시예들에서, 오염물들은, 금속 재료(415)를 리세스하는 프로세스에 의해, 리세스된 금속 재료(415) 및 유전체(420)의 표면들 상에 생성된다.
[0028] 리세스된 금속 재료(415) 및 유전체(420)의 재료들은 방법(100)과 관련하여 위에서 식별된 것들과 동일하지만, 방법(200)은 방법(100)의 프로세스 단계들에 의해 제한되지 않는다. 상이하게 서술하면, 방법(200)을 설명할 때 언급되는 리세스된 금속 재료(415)는 임의의 적합한 방법에 의해 형성될 수 있다.
[0029] 210에서, 리세스된 금속 재료(415) 및 유전체(420)의 표면을 세정하기 위해 트렌치(450)가 복수의 화학적 노출들에 노출된다. 일부 실시예들에서, 복수의 화학적 노출들 중 적어도 하나는 플라즈마 노출을 포함한다. 일부 실시예들에서, 플라즈마는 유도 커플링 플라즈마(ICP: inductively coupled plasma)이다. 일부 실시예들에서, 플라즈마는 용량성 커플링 플라즈마(CCP: capactively coupled plasma)이다. 일부 실시예들에서, 플라즈마는 원격으로 발생된다. 일부 실시예들에서, 플라즈마는 프로세싱 챔버 내에서 발생된다(직접 플라즈마).
[0030] 일부 실시예들에서, 복수의 화학적 노출들 중 적어도 하나는 열 소크(thermal soak)를 포함한다. 열 소크는 플라즈마 또는 다른 래디칼들의 사용 없이 트렌치를 화학 작용제에 노출시키는 것을 포함하는 것으로 당업자에 의해 이해될 것이다.
[0031] 일부 실시예들에서, 복수의 화학적 노출들은 Ar, H2, O2 또는 WF6 중 하나 이상에 대한 노출을 포함한다. 일부 실시예들에서, 복수의 화학적 노출들은 Ar 및 H2를 포함한다. 일부 실시예들에서, 복수의 화학적 노출들은 Ar 및 O2를 포함한다. 일부 실시예들에서, 복수의 화학적 노출들은 H2 및 O2를 포함한다. 일부 실시예들에서, 복수의 화학적 노출들은 WF6, H2 및 WF6을 포함한다.
[0032] 일부 실시예들에서, 기판의 온도가 복수의 화학적 노출들 동안 제어된다. 일부 실시예들에서, 온도는 20 ℃ 내지 400 ℃의 범위, 20 ℃ 내지 350 ℃의 범위, 20 ℃ 내지 300 ℃의 범위, 20 ℃ 내지 250 ℃의 범위, 20 ℃ 내지 200 ℃의 범위, 20 ℃ 내지 150 ℃의 범위, 20 ℃ 내지 100 ℃의 범위, 100 ℃ 내지 400 ℃의 범위, 200 ℃ 내지 400 ℃의 범위 또는 300 ℃ 내지 400 ℃의 범위에서 유지된다.
[0033] 220에서, 리세스된 금속 재료(415)의 세정된 표면 상에 텅스텐 필름(430)이 선택적으로 증착된다. 일부 실시예들에서, 텅스텐 필름(430)은 트렌치(450)의 2개의 측벽들(456, 458)에 의해 측방향으로 경계가 지어진다. 이러한 점에서 사용되는 바와 같이, "측방향으로 경계가 지어지는"은 증착된 재료가 최상부 표면과 2개의 측벽들 사이의 교차점을 넘어 연장되지 않는다는 것을 의미한다. 일부 실시예들에서, 텅스텐 필름(430)은 트렌치(450) 위로 연장된다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 텅스텐 필름은 완전히 트렌치(450) 내에 있다. 이러한 점에서 사용되는 바와 같이, "완전히 트렌치 내에" 있는 재료는 트렌치 위로 연장되지 않고, 트렌치(450)의 2개의 측벽들(456, 458)에 의해 측방향으로 경계가 지어진다.
[0034] 텅스텐 필름(430)을 선택적으로 증착시키기 위한 방법들 및 재료들이 방법(100)에 관련하여 위에서 설명된다.
[0035] 이론에 의해 제한되지 않고, 복수의 화학적 노출들이 증착된 텅스텐 필름(430)의 품질을 개선한다고 여겨진다. 일부 실시예들에서, 본 개시내용의 방법들에 의해 증착되는 텅스텐 필름(430)은 증가된 선택성, 감소된 표면 거칠기 및/또는 감소된 입자 크기 중 하나 이상을 보여준다.
[0036] 일부 실시예들에서, 텅스텐 필름(230)은 복수의 화학적 노출들 없이 수행되는 유사한 프로세스보다 적어도 20 배 더 크거나, 적어도 50 배 더 크거나, 적어도 100 배 더 크거나, 적어도 200 배 더 크거나, 적어도 500 배 더 크거나, 적어도 1,000 배 더 크거나, 적어도 2,000 배 더 크거나 또는 적어도 5,000 배 더 큰 선택성으로 선택적으로 증착된다.
[0037] 일부 실시예들에서, 텅스텐 필름(230)이 10 nm의 두께를 가질 때, 텅스텐 필름(230)은 1 nm 이하의 거칠기를 갖는다. 일부 실시예들에서, 텅스텐 필름(230)은 10 nm 이하의 입자 크기를 갖는다.
[0038] 일부 실시예들에서, 방법(200)의 프로세스들은 동일한 프로세싱 챔버 내에서 각각 수행된다. 일부 실시예들에서, 방법(200)의 프로세스들은 상이한 프로세싱 챔버 내에서 각각 수행된다. 일부 실시예들에서, 상이한 프로세싱 챔버들은 프로세싱 시스템의 일부로서 연결된다. 일부 실시예들에서, 방법(200)의 프로세스들은 개재 진공 파괴 없이 수행된다.
[0039] 도 3을 참조하면, 예시적인 기판(400)을 프로세싱하기 위한 방법(300)이 도시된다. 기판(400)은 유전체(420)에 의해 경계가 지어지는 금속 재료(410)의 적어도 하나의 라인을 포함한다.
[0040] 310에서, 금속 재료(410)가, 리세스된 금속 재료(415)를 포함하는 최하부 표면(452) 및 유전체(420)를 포함하는 2개의 측벽들(456, 458)을 갖는 트렌치(450)를 형성하도록 리세스된다. 310에서 수행되는 방법은 110에서 수행되는 방법과 유사하다.
[0041] 일부 실시예들에서, 금속 재료(410)를 리세스하는 프로세스는 리세스된 금속 재료(415) 및/또는 유전체(420)의 표면 상에 오염물들을 생성한다. 도 3에서, 오염물들은 각각 O 및 X로서 도시된다.
[0042] 320에서, 리세스된 금속 재료(415) 및 유전체(420)의 표면을 세정하기 위해 트렌치(450)가 복수의 화학적 노출들에 노출된다. 320에서 수행되는 방법은 210에서 수행되는 방법과 유사하다.
[0043] 330에서, 리세스된 금속 재료(415)의 세정된 표면 상에 텅스텐 필름(430)이 선택적으로 증착된다. 일부 실시예들에서, 텅스텐 필름(430)은 트렌치(450)의 2개의 측벽들(456, 458)에 의해 측방향으로 경계가 지어진다. 일부 실시예들에서, 텅스텐 필름(430)은 트렌치(450) 위로 연장된다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 텅스텐 필름은 완전히 트렌치(450) 내에 있다. 일부 실시예들에서, 텅스텐 필름(430)은 트렌치(450)를 충전한다. 이러한 점에서 사용되는 바와 같이, "트렌치를 충전하는" 필름은 트렌치의 볼륨의 적어도 95%, 적어도 98% 또는 적어도 99%를 점유하는 볼륨을 갖는다.
[0044] 텅스텐 필름(430)을 선택적으로 증착시키기 위한 방법들 및 재료들이 방법(100)에 관련하여 위에서 설명된다. 증착된 텅스텐 필름(430)의 특성들이 방법(200)에 관련하여 위에서 설명된다.
[0045] 일부 실시예들에서, 방법(300)의 프로세스들이 동일한 프로세싱 챔버 내에서 각각 수행된다. 일부 실시예들에서, 방법(300)의 프로세스들이 상이한 프로세싱 챔버 내에서 각각 수행된다. 일부 실시예들에서, 상이한 프로세싱 챔버들이 프로세싱 시스템의 일부로서 연결된다. 일부 실시예들에서, 방법(300)의 프로세스들이 개재 진공 파괴 없이 수행된다.
[0046] 도 4를 참조하면, 본 개시내용의 추가 실시예들은 본원에 설명된 방법들을 실행하기 위한 프로세싱 시스템(900)에 관한 것이다. 도 4는 본 개시내용의 하나 이상의 실시예에 따른 기판을 프로세싱하는 데 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴(cluster tool)로 지칭될 수 있다. 시스템(900)은 내부에 로봇(912)을 갖는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만, 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있다는 것을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에 하나 이상의 기판을 이동시키도록 구성된다.
[0047] 중앙 이송 스테이션(910)에 적어도 하나의 사전-세정/버퍼 챔버(920)가 연결된다. 사전-세정/버퍼 챔버(920)는 히터, 래디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 사전-세정/버퍼 챔버(920)는 프로세싱을 위한 웨이퍼들의 카세트를 위한 또는 개별 반도체 기판을 위한 유지 영역으로서 사용될 수 있다. 사전-세정/버퍼 챔버(920)는 사전-세정 프로세스들을 수행할 수 있거나 또는 프로세싱을 위해 기판을 예열할 수 있거나 또는 단순히 프로세스 시퀀스를 위한 스테이징 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결되는 2개의 사전-세정/버퍼 챔버들(920)이 존재한다.
[0048] 도 4에 도시된 실시예에서, 사전-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이의 패스 스루(pass through) 챔버들로서의 역할을 할 수 있다. 팩토리 인터페이스(905)는 카세트로부터 사전-세정/버퍼 챔버(920)로 기판을 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 그런 다음, 로봇(912)은 사전-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 기판을 이동시킬 수 있다.
[0049] 중앙 이송 스테이션(910)에 제1 프로세싱 챔버(930)가 연결될 수 있다. 제1 프로세싱 챔버(930)는 식각 챔버로서 구성될 수 있고, 하나 이상의 반응성 가스 소스들과 유체 연통하여 반응성 가스들의 하나 이상의 유동들을 제1 프로세싱 챔버(930)에 제공할 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(930)로부터 그리고 프로세싱 챔버(930)로 이동될 수 있다.
[0050] 프로세싱 챔버(940)는 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 세정 챔버를 포함하고, 하나 이상의 반응성 가스 소스들과 유체 연통하여 세정 프로세스를 수행하기 위해 반응성 가스의 유동들을 프로세싱 챔버(940)에 제공한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(940)로부터 그리고 프로세싱 챔버(940)로 이동될 수 있다.
[0051] 일부 실시예들에서, 중앙 이송 스테이션(910)에 프로세싱 챔버(960)가 연결된다. 일부 실시예들에서, 프로세싱 챔버(960)는 선택적 증착 챔버를 포함하고, 하나 이상의 반응성 가스 소스들과 유체 연통하여 증착 프로세스를 수행하기 위해 반응성 가스의 유동들을 프로세싱 챔버(960)에 제공한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 프로세싱 챔버(960)로부터 그리고 프로세싱 챔버(960)로 이동될 수 있다.
[0052] 일부 실시예들에서, 프로세싱 챔버들(930, 940 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 식각 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(940)는 세정 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 선택적 증착 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별 프로세싱 챔버의 수 및 어레인지먼트(arrangement)가 변할 수 있다는 것과, 도 4에 예시된 실시예가 단지 하나의 가능한 구성을 표현하는 것이라는 것을 인식할 것이다.
[0053] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은 사전-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션(910) 내에, 또는 개별 프로세싱 챔버들 중 임의의 프로세싱 챔버 내에 위치될 수 있다. 계측 스테이션은 기판을 산화 환경에 노출시키지 않고 리세스의 거리가 측정될 수 있게 하는 시스템(900) 내의 임의의 포지션일 수 있다.
[0054] 중앙 이송 스테이션(910), 사전-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940 또는 960) 중 하나 이상에 적어도 하나의 제어기(950)가 커플링된다. 일부 실시예들에서, 개별 챔버들 또는 스테이션들에 연결된 하나 초과의 제어기(950)가 존재하고, 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 주요 제어 프로세서가 커플링된다. 제어기(950)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위한 산업 환경에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0055] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링되는 메모리(954), 프로세서(952)에 커플링되는 입력/출력 디바이스들(956) 및 상이한 전자 컴포넌트들 사이의 통신을 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비일시적 메모리(예컨대, 스토리지) 중 하나 이상을 포함할 수 있다.
[0056] 프로세서의 메모리(954) 또는 컴퓨터 판독가능한 매체는, RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크 또는 임의의 다른 형태의 디지털 스토리지(로컬 또는 원격)와 같은 하나 이상의 쉽게 이용가능한 메모리일 수 있다. 메모리(954)는 시스템(900)의 파라미터들 및 컴포넌트들을 제어하기 위해 프로세서(952)에 의해 동작가능한 명령 세트를 보유할 수 있다. 지원 회로들(958)은 종래의 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은, 예컨대, 캐쉬, 전력 공급 장치들, 클록 회로들, 입력/출력 회로망, 서브시스템들 등을 포함할 수 있다.
[0057] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금, 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치되는 제2 프로세서(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부가 또한, 하드웨어에서 수행될 수 있다. 이로써, 프로세스는, 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 예컨대, 주문형 집적 회로(application specific integrated circuit) 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현되거나 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 범용 컴퓨터를 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 변환시킨다.
[0058] 일부 실시예들에서, 제어기(950)는 방법을 수행할 개별 프로세스들 또는 서브프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는 중간 컴포넌트들에 연결되고, 방법들의 기능들을 수행하도록 중간 컴포넌트들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어 장치 등 중 하나 이상에 연결되고 이들을 제어하도록 구성될 수 있다.
[0059] 일부 실시예들의 제어기(950)는, 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 로봇 상의 기판을 이동시키기 위한 구성; 시스템으로부터 기판들을 로딩 및/또는 언로딩하기 위한 구성; 금속 재료를 리세스하기 위한 구성; 리세스된 금속 재료 및 유전체의 표면을 세정하기 위한 구성; 및 텅스텐을 선택적으로 증착시키기 위한 구성으로부터 선택된 하나 이상의 구성들을 갖는다.
[0060] "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 본 명세서 전반에 걸친 참조는, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 어구들의 출현들은 본 개시내용의 동일한 실시예를 반드시 지칭하지 않는다. 또한, 특정한 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0061] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은 설명된 실시예들이 단지 본 개시내용의 원리들 및 응용들을 예시하는 것을 이해할 것이다. 다양한 수정들 및 변형들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고 본 개시내용의 방법 및 장치에 대해 이루어질 수 있는 것이 당업자들에게 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 균등물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (20)

  1. 증착 방법으로서,
    최하부 표면 및 2개의 측벽들을 갖는 트렌치를 형성하기 위해 금속 재료의 라인을 리세스(recess)하는 단계 ― 상기 트렌치는 상기 금속 재료를 포함하는 상기 최하부 표면까지의 깊이 및 유전체를 포함하는 상기 2개의 측벽들 사이의 폭을 가짐 ― ; 및
    상기 2개의 측벽들에 의해 측방향으로 경계가 지어지는 텅스텐 필름을 상기 리세스된 금속 재료 상에 선택적으로 증착시키는 단계를 포함하는, 증착 방법.
  2. 제1 항에 있어서,
    상기 금속 재료는 구리, 코발트, 텅스텐 또는 루테늄 중 하나 이상을 포함하는, 증착 방법.
  3. 제1 항에 있어서,
    상기 유전체는 실리콘 산화물, 실리콘 질화물 또는 이들의 조합들을 포함하는, 증착 방법.
  4. 제1 항에 있어서,
    상기 금속 재료의 라인은 습식 식각 프로세스에 의해 리세스되는, 증착 방법.
  5. 제1 항에 있어서,
    상기 금속 재료의 라인은 건식 식각 프로세스에 의해 리세스되는, 증착 방법.
  6. 제1 항에 있어서,
    상기 트렌치는 3 nm 내지 200 nm의 범위의 깊이를 갖는, 증착 방법.
  7. 제6 항에 있어서,
    상기 트렌치는 1:1 내지 20:1의 범위의 종횡비를 갖는, 증착 방법.
  8. 제1 항에 있어서,
    상기 텅스텐 필름을 선택적으로 증착시키는 단계는, 상기 트렌치를 WF6 및 H2에 노출시키는 단계를 포함하는, 증착 방법.
  9. 선택적 증착 방법으로서,
    금속 재료를 포함하는 최하부 표면 및 유전체를 포함하는 2개의 측벽들을 갖는 트렌치를 복수의 화학적 노출들에 노출시켜서 상기 금속 재료 및 상기 유전체의 표면들을 세정하는 단계; 및
    상기 세정된 금속 재료의 표면 상에 텅스텐 필름을 선택적으로 증착시키는 단계를 포함하는, 선택적 증착 방법.
  10. 제9 항에 있어서,
    상기 복수의 화학적 노출들은 플라즈마 노출을 포함하는, 선택적 증착 방법.
  11. 제10 항에 있어서,
    상기 복수의 화학적 노출들은 H2 플라즈마 노출 및 O2 플라즈마 노출로 구성되는, 선택적 증착 방법.
  12. 제9 항에 있어서,
    상기 복수의 화학적 노출들은 열 소크(thermal soak)를 포함하는, 선택적 증착 방법.
  13. 제9 항에 있어서,
    상기 복수의 화학적 노출들은 Ar, H2, O2 또는 WF6에 대한 노출을 포함하는, 선택적 증착 방법.
  14. 제9 항에 있어서,
    상기 복수의 화학적 노출들은 20 ℃ 내지 400 ℃의 범위의 온도에서 수행되는, 선택적 증착 방법.
  15. 제9 항에 있어서,
    상기 텅스텐 필름은, 상기 복수의 화학적 노출들 없이 수행되는 유사한 프로세스보다 적어도 1000배 더 큰 선택성으로 증착되는, 선택적 증착 방법.
  16. 제9 항에 있어서,
    상기 텅스텐 필름은 1 nm 이하의 거칠기를 갖는, 선택적 증착 방법.
  17. 제9 항에 있어서,
    상기 텅스텐 필름은 10 nm 이하의 입자 크기를 갖는, 선택적 증착 방법.
  18. 증착 방법으로서,
    최하부 표면 및 2개의 측벽들을 갖는 트렌치를 형성하기 위해 금속 재료의 라인을 리세스하는 단계 ― 상기 트렌치는 상기 금속 재료를 포함하는 상기 최하부 표면까지의 깊이 및 유전체를 포함하는 상기 2개의 측벽들 사이의 폭을 가짐 ― ;
    상기 트렌치를 복수의 화학적 노출들에 노출시켜서 상기 금속 재료 및 상기 유전체의 표면들을 세정하는 단계; 및
    상기 세정된 금속 재료의 표면 상에 텅스텐 필름을 선택적으로 증착시키는 단계를 포함하는, 증착 방법.
  19. 제18 항에 있어서,
    상기 텅스텐 필름은 상기 트렌치 내에서 전체적으로 증착되는, 증착 방법.
  20. 제18 항에 있어서,
    상기 텅스텐 필름은 상기 트렌치를 충전하는, 증착 방법.
KR1020227024510A 2020-12-03 2021-12-03 트렌치 구조들 내의 선택적 텅스텐 증착 KR20220116254A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283445A (ja) * 1993-03-30 1994-10-07 Hitachi Ltd 金属の選択ｃｖｄ前処理装置
JPH0974095A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000223477A (ja) * 1999-02-03 2000-08-11 Nec Corp 半導体装置の製造方法
US20030029715A1 (en) * 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
US20100144140A1 (en) * 2008-12-10 2010-06-10 Novellus Systems, Inc. Methods for depositing tungsten films having low resistivity for gapfill applications
US9112003B2 (en) * 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
CN113862634A (zh) * 2012-03-27 2021-12-31 诺发系统公司 钨特征填充
US8900999B1 (en) * 2013-08-16 2014-12-02 Applied Materials, Inc. Low temperature high pressure high H2/WF6 ratio W process for 3D NAND application
KR102291990B1 (ko) * 2013-08-16 2021-08-19 어플라이드 머티어리얼스, 인코포레이티드 텅스텐 육플루오르화물(wf6) 에치백을 이용하여 텅스텐 막을 증착하기 위한 방법
KR102397797B1 (ko) * 2015-05-27 2022-05-12 램 리써치 코포레이션 순차적인 cvd 프로세스에 의한 저 불소 텅스텐의 증착
US9633941B2 (en) * 2015-08-21 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN108431924B (zh) * 2015-11-25 2024-03-22 应用材料公司 通过集成工艺流程系统形成低电阻触点的方法
US9806018B1 (en) * 2016-06-20 2017-10-31 International Business Machines Corporation Copper interconnect structures
CN109690755A (zh) 2016-09-30 2019-04-26 英特尔公司 使用含钨粘合层增强互连可靠性能以实现钴互连的微电子器件和方法
US10636659B2 (en) * 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
US10998241B2 (en) * 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
US11043558B2 (en) * 2018-10-31 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain metal contact and formation thereof
US11107896B2 (en) * 2018-11-29 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect features and methods of forming
US11355391B2 (en) 2019-03-18 2022-06-07 Applied Materials, Inc. Method for forming a metal gapfill
US11227794B2 (en) * 2019-12-19 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making self-aligned barrier for metal vias In-Situ during a metal halide pre-clean and associated interconnect structure

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