JP2023516866A - トレンチ構造内の選択的タングステン堆積 - Google Patents

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Abstract

本開示の実施形態は、選択的タングステン層の側方の成長を低減または無くす方法を提示する。別の実施形態は、トレンチ構造上の選択的堆積タングステンの選択性を向上させる統合された洗浄と堆積の方法を提示する。さらなる実施形態は、改善された膜特性と共に、トレンチ構造に対してより均一で選択的なボトムアップギャップ充填部を形成する方法を提示する。

Description

本開示の実施形態は一般に、トレンチ構造内でタングステンを選択的に堆積する方法に関する。詳細には、本開示のいくつかの実施形態は、膜特性の改善のために洗浄プロセスと堆積プロセスを統合する方法に関する。
統合された洗浄プロセスと選択的タングステン堆積プロセスは、多数の半導体用途に使用されてきた。これらの方法により、コンタクト用のライナーフリー、シームフリーのビアフィルの生成が可能になる。しかし、トレンチは通常、ビアよりも底面積が大きい。そのため堆積面積が大きいことにより、均一な膜をトレンチ内に成長させることが困難になり得る。したがって、同じ方法では、トレンチ構造に適用した場合に、適切な堆積選択性および膜特性（たとえば、粗さ、厚さ、均一性）が得られないことが多い。
したがって、トレンチ構造内でタングステンを選択的に堆積するための改善された方法が、優れた膜特性と共に必要とされている。
本開示の１つまたは複数の実施形態は、金属材料からなるラインを凹ませて、１つの底面および２つの側壁を持つトレンチを形成するステップを含む、堆積方法を対象としている。トレンチは、金属材料を含む底面までの深さと、誘電体を含む２つの側壁間の幅とを有する。タングステン膜を陥凹金属材料の上に、２つの側壁によって側方に境界を定めて選択的に堆積させる。
本開示のさらなる実施形態は、金属材料を含む底面と、誘電体を含む２つの側壁とを有するトレンチを複数の化学曝露に曝して、金属材料の表面および誘電体の表面を洗浄するステップを含む、選択的堆積方法を対象としている。タングステン膜を金属材料の洗浄された面に選択的に堆積させる。
本開示の別の実施形態は、金属材料からなるラインを凹ませて、底面および２つの側壁を有するトレンチを形成するステップを含む、堆積方法を対象としている。トレンチは、金属材料を含む底面までの深さ、および誘電体を含む２つの側壁間の幅を有する。トレンチは複数の化学曝露に曝して、金属材料の表面および誘電体の表面を洗浄する。タングステン膜を金属材料の洗浄された面に選択的に堆積させる。
本開示の上述の特徴が詳細に理解できるように、上で簡潔に要約した本開示のより具体的な説明は、添付の図面にそのいくつかが示されている実施形態を参照することによって得られるであろう。しかし、本開示は、その他の同様に効果的な実施形態を認めることができるので、添付の図面は、本開示の典型的な実施形態を示すのみであり、したがって、本開示の範囲を限定するものとみなされるべきでないことに留意されたい。
本開示の１つまたは複数の実施形態による処理中の基板の断面図である。 本開示の１つまたは複数の実施形態による処理中の基板の断面図である。 本開示の１つまたは複数の実施形態による処理中の基板の断面図である。 本開示の１つまたは複数の実施形態による処理システムの概略図である。
本開示のいくつかの例示的実施形態について説明する前に、本開示は、以下の説明で示される構造またはプロセスステップの細部に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実践されること、または実行されることも可能である。
本明細書および添付の特許請求の範囲で使用される「基板」という用語は、プロセスが作用する表面または表面の一部分を意味する。当業者にはまた、基板を指すものは、文脈から別に明示されない限り、基板の一部分のみを指すことができることも理解されよう。加えて、基板への堆積を指すものは、裸の基板と、その上に１つまたは複数の膜または特徴が堆積または形成された基板との両方を意味することができる。
本明細書で使用される「基板」とは、製造プロセス中に膜処理が行われる基板の上に形成された、任意の基板表面または材料表面を指す。たとえば、その上で処理を実施できる基板表面は、用途に応じて、シリコン、酸化ケイ素、ストレイドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素ドープされた酸化ケイ素、非晶質シリコン、ドープされたシリコン、ゲルマニウム、ガリウムヒ素、ガラス、サファイア、ならびに金属、金属窒化物、金属合金、および他の導電材料のような他の任意の材料などの材料を含む。基板には、限定なしで、半導体ウェハが含まれる。基板は、基板表面を研磨、エッチング、還元、酸化、水酸化、アニール、ＵＶ硬化、ｅビーム硬化、および／または焼成するための前処理プロセスを受けることができる。基板自体の表面で直接行う膜処理に加えて、本開示では、開示される膜処理段階のいずれも、以下でより詳細に開示するように、基板上に形成された下地層の上で実施することもでき、「基板表面」という用語は、文脈で示すように、そのような下地層を含むものである。したがって、たとえば、膜／層または部分膜／層が基板表面に堆積された場合には、新たに堆積された膜／層の露出面が基板表面になる。
本開示の１つまたは複数の実施形態では、有利には、選択的に堆積されたタングステンの側方の成長を無くすための方法を提示する。本開示のいくつかの実施形態では、金属材料のラインを凹ませてトレンチを形成し、陥凹金属ライン上に、トレンチ側壁によって境界が定められたタングステンを選択的に堆積させる。
図１を参照すると、例示的な基板４００を処理するための方法１００が示されている。基板４００は、誘電体４２０によって境界が定められた金属材料４１０からなる少なくとも１つのラインを含む。
いくつかの実施形態において、金属材料４１０は、銅、コバルト、タングステン、モリブデン、またはルテニウムのうちの１つ以上を含む。いくつかの実施形態において、金属材料４１０は本質的にコバルトからなる。いくつかの実施形態において、金属材料４１０は本質的にタングステンからなる。いくつかの実施形態において、金属材料４１０は本質的にルテニウムからなる。いくつかの実施形態において、金属材料４１０は本質的にモリブデンからなる。この関連で、記載の元素から「本質的になる」金属材料とは、記載の元素を原子ベースで９５％以上、９８％以上、９９％以上、または９９．５％以上含むものである。
いくつかの実施形態において、誘電体４２０は、酸化ケイ素、窒化ケイ素、またはこれらの組み合わせを含む。いくつかの実施形態において、誘電体は本質的に酸化ケイ素からなる。上記の記述語（たとえば、酸化ケイ素）は、何か特定の化学量論比を開示するものと解釈されるべきではないことに留意されたい。したがって、当業者には、「酸化ケイ素」などは、何か特定の化学量論比を開示しなくてもケイ素および酸素から本質的になる材料として理解されよう。
１１０で、金属材料４１０を凹ませて、陥凹金属材料４１５を含む底面４５２と、誘電体４２０を含む２つの側壁４５６、４５８とを有するトレンチ４５０を形成する。トレンチ４５０は、底面４５２までの深さＤと、２つの側壁４５６、４５８間の幅Ｗとを有する。いくつかの実施形態において、深さＤは、２ｎｍ～２００ｎｍ、３ｎｍ～２００ｎｍ、５ｎｍ～１００ｎｍ、２ｎｍ～１００ｎｍ、または５０ｎｍ～１００ｎｍの範囲内にある。いくつかの実施形態において、幅Ｗは、１０ｎｍ～１００ｎｍ、１０ｎｍ～２０ｎｍ、１０ｎｍ～５０ｎｍ、または５０ｎｍ～１００ｎｍの範囲内にある。いくつかの実施形態において、トレンチ４５０は、アスペクト比（Ｄ／Ｗ）が１～２０、５～２０、１０～２０、または１５～２０の範囲内にある。
いくつかの実施形態において、金属材料はウェットエッチング処理によって凹ませる。いくつかの実施形態において、金属材料はドライエッチング処理によって凹ませる。
図には示されていないが、トレンチ４５０は長さＬが幅Ｗよりも大きい。いくつかの実施形態において、長さＬと幅Ｗの比は、２以上、５以上、１０以上、２０以上、５０以上、１００以上、または５００以上である。いくつかの実施形態において、トレンチ４５０の長さＬは、垂直壁によって境界が定められている。いくつかの実施形態において、トレンチ４５０の長さＬは、基板４００の端部によってのみ境界が定められる。
次に、１２０で、タングステン膜４３０を凹部金属材料４１５の上に選択的に堆積させる。いくつかの実施形態において、タングステン膜４３０は、トレンチ４５０の２つの側壁４５６、４５８によって側方に境界が定められる。この関連で、「側方に境界が定められる」とは、堆積された材料が上面と２つの側壁の間の交点を越えて延びないことを意味する。いくつかの実施形態において、タングステン膜４３０は、トレンチ４５０の上方に延びる。図１に示すように、いくつかの実施形態において、タングステン膜はトレンチ４５０の完全に内側にある。この関連で、トレンチの「完全に内側にある」材料は、トレンチの上方には延びず、また、トレンチ４５０の２つの側壁４５６、４５８によって側方に境界が定められている。
いくつかの実施形態において、タングステン膜を選択的に堆積させることは、トレンチ４５０をタングステン前駆体および還元剤に曝すことを含む。いくつかの実施形態において、タングステン前駆体はＷＦ6を含む。いくつかの実施形態において、還元剤は、Ｈ2、シラン（ＳｉＨ4）またはジボラン（Ｂ2Ｈ6）のうちの１つ以上を含む。
いくつかの実施形態において、基板の温度は、３５０℃以下の温度に維持される。いくつかの実施形態において、処理チャンバの圧力は、３０トール以下の圧力に維持される。
いくつかの実施形態において、方法１００のプロセスはそれぞれ、同じ処理チャンバ内で実施される。いくつかの実施形態において、方法１００のプロセスはそれぞれ、別々の処理チャンバ内で実施される。いくつかの実施形態において、別々の処理チャンバは、処理システムの一部として連結される。いくつかの実施形態において、方法１００のプロセスは、真空断絶が介在せずに実施される。
図２を参照すると、例示的な基板４００を処理するための方法２００が示されている。基板４００は、陥凹金属材料４１５を含む底面４５２と、誘電体４２０を含む２つの側壁４５６、４５８とを有する少なくとも１つのトレンチ４５０を備える。
陥凹金属材料４１５の表面および誘電体４２０の表面は、図２にそれぞれＯおよびＸと示されている汚染物質を含む。いくつかの実施形態において、汚染物質は、有機化合物、高分子化合物、金属酸化物または金属窒化物のうちの１つ以上を、それだけには限らないが含む可能性がある。いくつかの実施形態において、汚染物質は、金属材料４１５を凹ませるプロセスによって、陥凹金属材料４１５の表面および誘電体４２０の表面に生成される。
陥凹金属材料４１５の材料および誘電体４２０の材料は、方法１００に関して上で明らかにされたものと同じであるが、方法２００が方法１００のプロセスステップによって限定されることはない。言い換えれば、方法２００を説明する際に言及した陥凹金属材料４１５は、任意の適切な方法によって形成することができる。
２１０で、トレンチ４５０は複数の化学曝露に曝して、陥凹金属材料４１５および誘電体４２０の表面を洗浄する。いくつかの実施形態において、複数の化学曝露のうちの少なくとも１つはプラズマ曝露を含む。いくつかの実施形態において、プラズマは誘導結合プラズマ（ＩＣＰ）である。いくつかの実施形態において、プラズマは容量結合プラズマ（ＣＣＰ）である。いくつかの実施形態において、プラズマは遠隔で発生させる。いくつかの実施形態において、プラズマは処理チャンバ内で発生させる（直接プラズマ）。
いくつかの実施形態において、複数の化学曝露のうちの少なくとも１つは熱浸漬を含む。当業者には、熱浸漬が、プラズマまたは他のラジカルを使用せずにトレンチを化学剤に曝すことを含むものと理解されよう。
いくつかの実施形態において、複数の化学曝露は、Ａｒ、Ｈ2、Ｏ2、またはＷＦ6のうちの１つ以上への曝露を含む。いくつかの実施形態において、複数の化学曝露はＡｒおよびＨ2を含む。いくつかの実施形態において、複数の化学物質曝露はＡｒおよびＯ2を含む。いくつかの実施形態において、複数の化学物質曝露はＨ2およびＯ2を含む。いくつかの実施形態において、複数の化学曝露はＷＦ6、Ｈ2、およびＷＦ6を含む。
いくつかの実施形態において、基板の温度は、複数の化学曝露の間中に制御される。いくつかの実施形態において、温度は、２０℃～４００℃の範囲内、２０℃～３５０℃の範囲内、２０℃～３００℃の範囲内、２０℃～２５０℃の範囲内、２０℃～２００℃の範囲内、２０℃～１５０℃の範囲内、２０℃～１００℃の範囲内、１００℃～４００℃の範囲内、２００℃～４００℃の範囲内、または３００℃～４００℃の範囲内に維持される。
２２０で、タングステン膜４３０を陥凹金属材料４１５の洗浄された面に選択的に堆積させる。いくつかの実施形態において、タングステン膜４３０は、トレンチ４５０の２つの側壁４５６、４５８によって側方に境界が定められる。この関連で、「側方に境界が定められる」とは、堆積された材料が上面と２つの側壁との間の交点を越えて延びないことを意味する。いくつかの実施形態において、タングステン膜４３０は、トレンチ４５０の上方に延びる。図２に示すように、いくつかの実施形態において、タングステン膜はトレンチ４５０の完全に内側にある。この関連で、トレンチの「完全に内側」にある材料は、トレンチの上方には延びず、トレンチ４５０の２つの側壁４５６、４５８によって側方に境界が定められる。
タングステン膜４３０を選択的に堆積させるための方法および材料を、方法１００に関して上で説明している。
理論に束縛されることなく、複数の化学曝露により、堆積されたタングステン膜４３０の品質が向上すると考えられる。いくつかの実施形態において、本開示の方法によって堆積されたタングステン膜４３０は、選択性の増大、表面粗さの低減、および／または粒径の縮小のうちの１つ以上を示す。
いくつかの実施形態において、タングステン膜２３０は、複数の化学曝露を行わずに実施された同様のプロセスの少なくとも２０倍大きい、少なくとも５０倍大きい、少なくとも１００倍大きい、少なくとも２００倍大きい、少なくとも５００倍大きい、少なくとも１０００倍大きい、少なくとも２０００倍大きい、または少なくとも５０００倍大きい選択性によって、選択的に堆積される。
いくつかの実施形態において、タングステン膜２３０は、タングステン膜２３０の厚さが１０ｎｍであるときに、粗さが１ｎｍ以下である。いくつかの実施形態において、タングステン膜２３０は粒径が１０ｎｍ以下である。
いくつかの実施形態において、方法２００のプロセスはそれぞれ、同じ処理チャンバ内で実施される。いくつかの実施形態において、方法２００のプロセスはそれぞれ、別々の処理チャンバ内で実施される。いくつかの実施形態において、別々の処理チャンバは、処理システムの一部として連結される。いくつかの実施形態において、方法２００のプロセスは、真空断絶が介在せずに実施される。
図３を参照すると、例示的な基板４００を処理するための方法３００が示されている。基板４００は、誘電体４２０によって境界が定められた金属材料４１０からなる少なくとも１つのラインを含む。
３１０で、金属材料４１０を凹ませて、陥凹金属材料４１５を含む底面４５２と、誘電体４２０を含む２つの側壁４５６、４５８とを有するトレンチ４５０を形成する。３１０で実施される方法は、１１０で実施される方法と類似している。
いくつかの実施形態において、金属材料４１０を凹ませるプロセスは、陥凹金属材料４１５および／または誘電体４２０の表面に汚染物質を生成する。図３で、汚染物質は、それぞれＯおよびＸと示されている。
３２０で、トレンチ４５０は複数の化学曝露に曝して、陥凹金属材料４１５および誘電体４２０の表面を洗浄する。３２０で実施される方法は、２１０で実施される方法と類似している。
３３０で、タングステン膜４３０を陥凹金属材料４１５の洗浄された面に選択的に堆積させる。いくつかの実施形態において、タングステン膜４３０は、トレンチ４５０の２つの側壁４５６、４５８によって側方に境界が定められる。いくつかの実施形態において、タングステン膜４３０は、トレンチ４５０の上方に延びる。図２に示すように、いくつかの実施形態において、タングステン膜はトレンチ４５０の完全に内側にある。いくつかの実施形態において、タングステン膜４３０はトレンチ４５０を充填する。この関連で、「トレンチを充填する」膜は、トレンチの体積の少なくとも９５％、少なくとも９８％、または少なくとも９９％を占める体積を有する。
タングステン膜４３０を選択的に堆積させるための方法および材料を、方法１００に関して上で説明している。堆積されたタングステン膜４３０の特性を、方法２００に関して上で説明している。
いくつかの実施形態において、方法３００のプロセスはそれぞれ、同じ処理チャンバ内で実施される。いくつかの実施形態において、方法３００のプロセスはそれぞれ、別々の処理チャンバ内で実施される。いくつかの実施形態において、別々の処理チャンバは、処理システムの一部として連結される。いくつかの実施形態において、方法３００のプロセスは、真空断絶が介在せずに実施される。
図４を参照すると、本開示の追加の実施形態は、本明細書に記載の方法を実行するための処理システム９００を対象としている。図４は、本開示の１つまたは複数の実施形態による基板を処理するのに使用できるシステム９００を示す。システム９００は、クラスタツールと呼ぶことができる。システム９００は、ロボット９１２がその中にある中心搬送ステーション９１０を含む。ロボット９１２は単一ブレードロボットとして図示されているが、当業者には、ロボット９１２の他の構成が本開示の範囲内にあることが理解されよう。ロボット９１２は、中心搬送ステーション９１０に連結された複数のチャンバ間で１つまたは複数の基板を移動させるように構成される。
少なくとも１つの予洗浄／バッファチャンバ９２０が、中心移送ステーション９１０に連結される。予洗浄／バッファチャンバ９２０は、ヒータ、ラジカル源またはプラズマ源のうちの１つ以上を含むことができる。予洗浄／バッファチャンバ９２０は、個々の半導体基板の保持領域として、または処理用のウェハのカセットの保持領域として使用することができる。予洗浄／バッファチャンバ９２０は、予洗浄プロセスを実施することができ、または処理のために基板を予熱することができ、または単にプロセスシーケンスのためのステージング領域とすることができる。いくつかの実施形態には、中心移送ステーション９１０に連結された２つの予洗浄／バッファチャンバ９２０がある。
図４に示す実施形態において、予洗浄チャンバ９２０は、ファクトリインターフェース９０５と中心移送ステーション９１０の間の通過チャンバとして機能することができる。ファクトリインターフェース９０５は、基板をカセットから予洗浄／バッファチャンバ９２０へ移動させるための１つまたは複数のロボット９０６を含むことができる。その場合、ロボット９１２は、基板を予洗浄／バッファチャンバ９２０からシステム９００内の他のチャンバへ移動させることができる。
第１の処理チャンバ９３０は、中心移送ステーション９１０に連結することができる。第１の処理チャンバ９３０は、エッチングチャンバとして構成することができ、また、反応性ガスの１つまたは複数の流れを第１の処理チャンバ９３０に供給するために、１つまたは複数の反応性ガス源と流体連結していることが可能である。基板は、ロボット９１２によって、分離バルブ９１４を通して処理チャンバ９３０との間で移動させることができる。
処理チャンバ９４０はまた、中心移送ステーション９１０に連結することもできる。いくつかの実施形態において、処理チャンバ９４０は洗浄チャンバを備えており、また、反応性ガス流を処理チャンバ９４０に供給して洗浄プロセスを実施するために、１つまたは複数の反応性ガス源と流体連結している。基板は、ロボット９１２によって、分離バルブ９１４を通して処理チャンバ９４０との間で移動させることができる。
いくつかの実施形態において、処理チャンバ９６０は、中心移送ステーション９１０に連結される。いくつかの実施形態において、処理チャンバ９６０は選択的堆積チャンバを備えており、また、反応性ガス流を処理チャンバ９６０に供給して堆積プロセスを実施するために、１つまたは複数の反応性ガス源と流体連結している。基板は、ロボット９１２によって、分離バルブ９１４を通して処理チャンバ９６０との間で移動させることができる。
いくつかの実施形態において、処理チャンバ９３０、９４０、および９６０のそれぞれは、処理方法の別々の部分を実施するように構成される。たとえば、処理チャンバ９３０は、エッチングプロセスを実施するように構成することができ、処理チャンバ９４０は、洗浄プロセスを実施するように構成することができ、処理チャンバ９６０は、選択的堆積プロセスを実施するように構成することができる。当業者には、ツール上の個々の処理チャンバの数および配置は変えることができ、図４に示された実施形態は、１つの可能な構成を表しているにすぎないことが理解されよう。
いくつかの実施形態において、処理システム９００は、１つまたは複数の計測学ステーションを含む。たとえば、計測学ステーションは、予洗浄／バッファチャンバ９２０の内部、中心移送ステーション９１０の内部、または個々の処理チャンバのいずれかの内部に配置することができる。計測学ステーションは、基板を酸化環境に曝さずに凹部の距離を測定することが可能になる、システム９００内の任意の位置とすることができる。
少なくとも１つのコントローラ９５０が、中心移送ステーション９１０、予洗浄／バッファチャンバ９２０、処理チャンバ９３０、９４０または９６０のうちの１つ以上に結合される。いくつかの実施形態において、個々のチャンバまたはステーションに接続された複数のコントローラ９５０があり、一次制御プロセッサが、システム９００を制御するための別個のプロセッサのそれぞれに結合されている。コントローラ９５０は、産業環境において使用できる、様々なチャンバおよびサブプロセッサを制御するための、任意の形の汎用コンピュータプロセッサ、マイクロコントローラ、マイクロプロセッサなどのうちの１つとすることができる。
少なくとも１つのコントローラ９５０は、プロセッサ９５２と、プロセッサ９５２に結合されたメモリ９５４と、プロセッサ９５２に結合された入出力デバイス９５６と、様々な電子構成要素間の通信のサポート回路９５８とを有することができる。メモリ９５４は、一時的メモリ（たとえば、ランダムアクセスメモリ）および非一時的メモリ（たとえば、ストレージ）のうちの１つ以上を含むことができる。
プロセッサのメモリ９５４、またはコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、または他の任意の形のデジタルストレージなどの、ローカルまたはリモートの容易に入手できるメモリのうちの１つ以上とすることができる。メモリ９５４は、システム９００のパラメータおよび構成要素を制御するためにプロセッサ９５２によって操作可能な命令セットを保持することができる。サポート回路９５８は、従来のようにプロセッサをサポートするために、プロセッサ９５２に結合される。回路は、たとえば、キャッシュ、電源、クロック回路、入力／出力回路、サブシステムなどを含み得る。
プロセスは一般に、プロセッサによって実行されるとプロセスチャンバが本開示のプロセスを実施するソフトウェアルーチンとして、メモリに記憶することができる。ソフトウェアルーチンはまた、プロセッサによって制御されているハードウェアから遠隔にある、第２のプロセッサ（図示せず）によって記憶および／または実行することもできる。本開示の方法の一部または全部もまた、ハードウェアで実施することができる。そのため、プロセスは、ソフトウェアとして実装し、コンピュータシステムを使用して、たとえば、特定用途向け集積回路または他のタイプのハードウェア実施態様のような、またはソフトウェアとハードウェアの組み合わせのような、ハードウェアで実行することができる。ソフトウェアルーチンは、プロセッサによって実行されると汎用コンピュータを、プロセスが実施されるようにチャンバ動作を制御する特定目的コンピュータ（コントローラ）に変える。
いくつかの実施形態において、コントローラ９５０は、個々のプロセスまたはサブプロセスを実行して本方法を実施するための、１つ以上の構成を有する。コントローラ９５０は、中間構成要素を動作させて本方法の機能を実施するように中間構成要素に接続すること、および構成することができる。たとえば、コントローラ９５０は、ガスバルブ、アクチュエータ、モータ、スリットバルブ、真空制御などのうちの１つ以上を制御するようにこれらに接続すること、および構成することができる。
いくつかの実施形態のコントローラ９５０は、複数の処理チャンバと計測学ステーションの間で基板をロボットによって移動させるための構成と、基板をシステムからロードおよび／またはアンロードするための構成と、金属材料を凹ませるための構成と、陥凹金属材料の表面および誘電体の表面を洗浄するための構成と、タングステンを選択的に堆積させるための構成とから選択される、１つ以上の構成を有する。
本明細書全体を通して「１つの実施形態」、「特定の実施形態」、「１つまたは複数の実施形態」、または「一実施形態」について言及することは、その実施形態に関して説明された特別な特徴、構造、材料、または特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。それゆえに、本明細書全体を通して様々な箇所で「１つまたは複数の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、または「一実施形態では」などの文言が出てきても、すべてが本開示の同一の実施形態について言及しているとは限らない。さらに、特定の特徴、構造、材料、または特性は、１つまたは複数の実施形態において任意の適切な方法で組み合わせることができる。
本明細書では本開示を特定の実施形態に関して説明したが、当業者には、説明した実施形態が本開示の原理および適用例を例示するものにすぎないことが理解されよう。当業者には、本開示の趣旨および範囲から逸脱することなく様々な修正および変形を本開示の方法および装置に加えることが可能であることが明らかであろう。すなわち、本開示は、添付の特許請求項およびその等価物の範囲内にある修正形態および変形形態を含み得る。

Claims (20)

  1. 金属材料からなるラインを凹ませて、底面および２つの側壁を有するトレンチを形成するステップであって、前記トレンチが、前記金属材料を含む前記底面までの深さ、および誘電体を含む前記２つの側壁間の幅を有する、ステップと、
    タングステン膜を陥凹金属材料の上に、前記２つの側壁によって側方に境界を定めて選択的に堆積するステップと
    を含む、堆積方法。
  2. 前記金属材料が、銅、コバルト、タングステンまたはルテニウムのうちの１つ以上を含む、請求項１に記載の方法。
  3. 前記誘電体が、酸化ケイ素、窒化ケイ素、またはこれらの組み合わせを含む、請求項１に記載の方法。
  4. 前記金属材料からなる前記ラインをウェットエッチングプロセスによって凹ませる、請求項１に記載の方法。
  5. 前記金属材料からなる前記ラインをドライエッチングプロセスによって凹ませる、請求項１に記載の方法。
  6. 前記トレンチが３ｎｍ～２００ｎｍの範囲内の深さを有する、請求項１に記載の方法。
  7. 前記トレンチが１：１～２０：１の範囲内のアスペクト比を有する、請求項６に記載の方法。
  8. 前記タングステン膜を選択的に堆積させるステップが、前記トレンチをＷＦ6およびＨ2へ曝露するステップを含む、請求項１に記載の方法。
  9. 金属材料を含む底面と、誘電体を含む２つの側壁とを有するトレンチを複数の化学曝露に曝して、前記金属材料の表面および前記誘電体の表面を洗浄するステップと、
    タングステン膜を前記金属材料の前記洗浄された面に選択的に堆積させるステップと
    を含む、選択的堆積方法。
  10. 前記複数の化学曝露がプラズマ曝露を含む、請求項９に記載の方法。
  11. 前記複数の化学曝露がＨ2プラズマ曝露およびＯ2プラズマ曝露を含む、請求項１０に記載の方法。
  12. 前記複数の化学曝露が熱浸漬を含む、請求項９に記載の方法。
  13. 前記複数の化学曝露がＡｒ、Ｈ2、Ｏ2またはＷＦ6への曝露を含む、請求項９に記載の方法。
  14. 前記複数の化学曝露が２０℃～４００℃の範囲内の温度で実施される、請求項９に記載の方法。
  15. 前記タングステン膜が、前記複数の化学曝露を行わずに実施された同様のプロセスの少なくとも１０００倍大きい選択性によって堆積される、請求項９に記載の方法。
  16. 前記タングステン膜は粗さが１ｎｍ以下である、請求項９に記載の方法。
  17. 前記タングステン膜は粒径が１０ｎｍ以下である、請求項９に記載の方法。
  18. 金属材料からなるラインを凹ませて、底面および２つの側壁を有するトレンチを形成するステップであって、前記トレンチが、前記金属材料を含む前記底面までの深さ、および誘電体を含む前記２つの側壁間の幅を有する、ステップと、
    前記トレンチを複数の化学曝露に曝して前記金属材料の表面および前記誘電体の表面を洗浄するステップと、
    タングステン膜を前記金属材料の前記洗浄された面に選択的に堆積するステップと
    を含む、堆積方法。
  19. 前記タングステン膜が前記トレンチの完全に内側に堆積される、請求項１８に記載の方法。
  20. 前記タングステン膜が前記トレンチを充填する、請求項１８に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240327991A1 (en) * 2023-03-30 2024-10-03 Applied Materials, Inc. Low-k and tantalum nitride barrier recovery using a soak process

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283445A (ja) * 1993-03-30 1994-10-07 Hitachi Ltd 金属の選択ｃｖｄ前処理装置
JPH0974095A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000223477A (ja) * 1999-02-03 2000-08-11 Nec Corp 半導体装置の製造方法
US8900999B1 (en) * 2013-08-16 2014-12-02 Applied Materials, Inc. Low temperature high pressure high H2/WF6 ratio W process for 3D NAND application
JP2015512568A (ja) * 2012-03-27 2015-04-27 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ タングステンによるフィーチャ充填
JP2017008412A (ja) * 2015-05-27 2017-01-12 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 順次ｃｖｄプロセスによる低フッ素タングステンの堆積

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030029715A1 (en) * 2001-07-25 2003-02-13 Applied Materials, Inc. An Apparatus For Annealing Substrates In Physical Vapor Deposition Systems
US20100144140A1 (en) * 2008-12-10 2010-06-10 Novellus Systems, Inc. Methods for depositing tungsten films having low resistivity for gapfill applications
US9112003B2 (en) * 2011-12-09 2015-08-18 Asm International N.V. Selective formation of metallic films on metallic surfaces
WO2015023404A1 (en) * 2013-08-16 2015-02-19 Applied Materials, Inc. Tungsten deposition with tungsten hexafluoride (wf6) etchback
US9633941B2 (en) * 2015-08-21 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN108431924B (zh) * 2015-11-25 2024-03-22 应用材料公司 通过集成工艺流程系统形成低电阻触点的方法
US9806018B1 (en) * 2016-06-20 2017-10-31 International Business Machines Corporation Copper interconnect structures
EP3520135A4 (en) 2016-09-30 2020-05-27 Intel Corporation MICROELECTRONIC DEVICES AND METHOD FOR IMPROVING THE RELIABILITY OF CONNECTIONS USING TUNGSTENING ADHESIVE LAYERS TO ENABLE COBALT COMPOUNDS
WO2018200212A1 (en) * 2017-04-25 2018-11-01 Applied Materials, Inc. Selective deposition of tungsten for simplified process flow of tungsten oxide pillar formation
US10998241B2 (en) * 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
US11043558B2 (en) * 2018-10-31 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain metal contact and formation thereof
US11107896B2 (en) * 2018-11-29 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical interconnect features and methods of forming
US11355391B2 (en) 2019-03-18 2022-06-07 Applied Materials, Inc. Method for forming a metal gapfill
US11227794B2 (en) * 2019-12-19 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making self-aligned barrier for metal vias In-Situ during a metal halide pre-clean and associated interconnect structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06283445A (ja) * 1993-03-30 1994-10-07 Hitachi Ltd 金属の選択ｃｖｄ前処理装置
JPH0974095A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000223477A (ja) * 1999-02-03 2000-08-11 Nec Corp 半導体装置の製造方法
JP2015512568A (ja) * 2012-03-27 2015-04-27 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ タングステンによるフィーチャ充填
US8900999B1 (en) * 2013-08-16 2014-12-02 Applied Materials, Inc. Low temperature high pressure high H2/WF6 ratio W process for 3D NAND application
JP2017008412A (ja) * 2015-05-27 2017-01-12 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 順次ｃｖｄプロセスによる低フッ素タングステンの堆積

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