KR102488508B1 - 실리콘-함유 층들을 형성하는 방법들 - Google Patents

실리콘-함유 층들을 형성하는 방법들 Download PDF

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Abstract

실질적으로 게르마늄 원자들을 포함하지 않고 산소 원자들도 포함하지 않는 실리콘 캡을 형성하는 방법이 개시된다. 실리콘 캡 층의 산화를 제어하기 위한 방법들이 또한 개시된다. 개시된 실리콘 캡 및 제어된 산화를 활용하는, 금속 게이트 대체물을 형성하는 방법들이 또한 개시된다.

Description

실리콘-함유 층들을 형성하는 방법들
[0001] 본 개시내용의 실시예들은 일반적으로 실리콘 캡핑 층들을 형성하는 방법들에 관한 것이다. 일부 실시예들은 실리콘 산화물 층을 형성하기 위해 실리콘 캡핑 층의 제어된 산화를 위한 방법들에 관한 것이다. 일부 실시예들은, 본원에서 개시된 실리콘 캡핑 층을 사용하여 게이트 유전체 및 금속 게이트, 이를테면, 대체 금속 게이트(replacement metal gate)를 형성하기 위한 방법들에 관한 것이다.
[0002] 반도체 제조에 있어서의 많은 프로세스들은 디바이스의 열적 버짓(thermal budget)으로 인해 더 낮은 온도들에서 수행되도록 요구된다. 하나의 그러한 경우는 실리콘 게르마늄을 포함하는 기판을 사용하는 게이트들의 형성이다. 온도들이 특정 임계치를 초과하는 경우, 게르마늄 원자들이 실리콘 게르마늄 표면 상에 형성된 층들로 이동할 수 있다. 이는 실리콘 게르마늄 표면 상에 층들을 형성하는 데 사용될 수 있는 방법들을 제한한다.
[0003] 불행히도, 실리콘 증착에 이용가능한 방법들은 대개 상승된 온도를 사용한다. 실리콘 게르마늄과 양호한 호환성을 갖기에 충분히 낮은 온도들에서 실리콘을 증착할 수 있는 방법들은 대개, 결함들이 있고 전기적 특성들이 좋지 않은 저품질 실리콘 막들을 생성한다.
[0004] 대체 금속 게이트들을 제조하는 것은 대개, 에칭 스톱으로서 역할을 하도록, 기판 표면 상에 얇은(약 2 nm) 실리콘 층의 존재를 필요로 한다. 에칭 프로세스는 실리콘 층 상에 형성된 더미 게이트(dummy gate)들 및 임의의 실리콘 산화물(예컨대, SiO2)을 제거한다. 따라서, 다른 프로세스들 또는 대기로부터의 임의의 기생 산화를 포함한, 실리콘 층의 임의의 산화를 효과적으로 제어하는 것이 필수적이다.
[0005] 실리콘 층의 산화를 제어하기 위한 많은 현재 프로세스들은 실리콘 층 상에 실리콘 산화물 층을 증착하여 하부 실리콘 층의 산화를 방지하는 것을 수반한다. 하나의 프로세스는 실리콘 층 상에 SiO2의 원자 층 증착을 포함한다. 불행히도, 이러한 프로세스는 대개 SiO2 층을 형성하는 동안 하부 실리콘 층을 산화시킨다.
[0006] 따라서, 결함들이 더 적고 전기적 특성들이 개선된 저온 실리콘 증착 방법들이 필요하다. 추가적으로, 실리콘 층의 산화를 제어하는 방법들이 필요하다.
[0007] 본 개시내용의 하나 이상의 실시예는 실리콘 캡을 형성하는 방법에 관한 것이다. 방법은 제1 온도에서 유지되는 기판 재료의 표면 상에 실리콘 층을 증착하는 단계를 포함한다. 실질적으로 산소 원자들을 포함하지 않는 실리콘 캡을 형성하기 위해 진공을 파괴하지 않으면서 제2 온도에서 실리콘 층이 처리된다.
[0008] 본 개시내용의 추가적인 실시예들은 실리콘 산화물 캡핑 층을 형성하는 방법에 관한 것이다. 방법은 기판 재료의 표면 상에 실리콘 층을 등각성으로 증착하는 단계를 포함한다. 표면 상에는 3차원 피처가 형성되어 있다. 기판 재료는 SiGe를 포함한다. 실리콘 층은 약 1 nm 내지 약 3 nm의 범위의 두께를 갖는다. 실리콘 층은 약 700℃ 이하의 온도에서 증착된다. 실리콘 층은 실질적으로 게르마늄 원자들을 포함하지 않는다. 실리콘 층에 비해 결함들이 더 적은 그리고 전기적 특성들이 개선된 실리콘 캡을 형성하기 위해 진공을 파괴하지 않으면서 실리콘 층이 처리된다. 실리콘 캡은 실질적으로 산소 원자들을 포함하지 않고 게르마늄 원자들도 포함하지 않는다. 제어가능하고, 조정가능하고 그리고 등각성의 프로세스에 의해, 실리콘 캡 상에 실리콘 산화물 캡핑 층을 형성하기 위해 실리콘 캡이 산화된다.
[0009] 본 개시내용의 추가의 실시예들은 게이트 유전체 및 대체 금속 게이트를 형성하는 방법에 관한 것이다. 방법은 기판 재료의 표면 상에 실리콘 층을 등각성으로 증착하는 단계를 포함한다. 표면 상에는 3차원 피처가 형성되어 있다. 기판 재료는 SiGe를 포함한다. 실리콘 층은 약 1 nm 내지 약 3 nm의 범위의 두께를 갖는다. 실리콘 층은 실질적으로 게르마늄 원자들을 포함하지 않는다. 실리콘 층에 비해 결함들이 더 적은 그리고 전기적 특성들이 개선된 실리콘 캡을 형성하기 위해 진공을 파괴하지 않으면서 실리콘 층이 처리된다. 실리콘 캡은 실질적으로 산소 원자들을 포함하지 않고 게르마늄 원자들도 포함하지 않는다. 실리콘 캡 상에 실리콘 산화물 캡핑 층을 형성하기 위해 실리콘 캡이 산화된다. 실리콘 산화물 캡핑 층 상에 더미 폴리 층(dummy poly layer)이 증착된다. 더미 폴리 층 및 실리콘 산화물 캡핑 층이 제거된다. 게이트 유전체 및 대체 금속 게이트가 실리콘 캡 상에 형성된다.
[0010] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예에 따라 실리콘 캡을 형성하는 방법의 흐름도이고;
[0012] 도 2는 본 개시내용의 하나 이상의 실시예에 따라 3차원(3D; three dimensional) 피처(feature)들이 상부에 형성된 예시적인 기판을 예시하고;
[0013] 도 3은 본 개시내용의 하나 이상의 실시예에 따라 실리콘 산화물 캡핑 층을 형성하는 방법의 흐름도이고; 그리고
[0014] 도 4는 본 개시내용의 하나 이상의 실시예에 따라 기판을 프로세싱하는 데 사용될 수 있는 시스템을 예시한다.
[0015] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0016] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 문맥이 명백히 달리 표시하지 않는 한, 기판에 대한 언급이 또한, 기판의 일부만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은, 베어 기판(bare substrate), 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다
[0017] 본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱하고, 에칭하고, 환원시키고, 산화시키고, 하이드록실화(hydroxylate)하고, 어닐링하고, UV 경화시키고, e-빔 경화시키고 그리고/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세하게 개시되는 바와 같이, 기판 상에 형성된 하부층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0018] 본 개시내용의 일부 실시예들은 실리콘 캡을 형성하기 위한 방법들에 관한 것이다. 본 개시내용의 일부 방법들은 유리하게, 더 낮은 온도들에서 실리콘 캡을 형성하기 위한 방법들을 제공한다. 본 개시내용의 일부 방법들은 유리하게, 결함들이 감소되고 전기적 특성들이 개선된 실리콘 캡을 형성하는 것을 제공한다. 본 개시내용의 일부 방법들은 유리하게, 실질적으로 산소 원자들이 없거나 또는 실질적으로 산소 원자들이 없고 게르마늄 원자들도 없는 실리콘 캡들을 제공한다.
[0019] 도 1을 참조하면, 실리콘 캡을 형성하는 방법(100)은, 동작(104)에서, 제1 온도에서 실리콘 층을 증착함으로써 시작된다. 실리콘 층은 기판 재료의 표면 상에 증착된다. 일부 실시예들에서, 선택적인 동작(102)이 실리콘 층의 증착에 선행한다.
[0020] 동작(102)에서, 기판 재료의 표면이 세정된다. 일부 실시예들에서, 기판 재료의 표면을 세정하는 것은 표면을 원격 플라즈마 에칭 프로세스에 노출시키는 것을 포함한다. 일부 실시예들에서, 원격 플라즈마는 H2, NF3 또는 NH3 중 하나 이상의 플라즈마를 포함한다. 일부 실시예들에서, 기판 재료의 표면을 세정하는 것은 SiConi 에칭을 포함한다.
[0021] 일부 실시예들에서, 기판 재료는 게르마늄을 포함한다. 일부 실시예들에서, 기판 재료는 SiGe를 포함한다. 일부 실시예들에서, 기판 재료는, 원자 기준으로 약 5% 이하의, 약 10% 이하의, 약 15% 이하의, 약 20% 이하의, 약 25% 이하의, 약 30% 이하의, 약 35% 이하의, 약 40% 이하의, 또는 약 50% 이하의 게르마늄을 포함한다. 일부 실시예들에서, 기판 재료는, 원자 기준으로 약 2% 이상의, 약 5% 이상의, 약 10% 이상의, 약 15% 이상의, 약 20% 이상의, 약 25% 이상의, 약 30% 이상의, 또는 약 40% 이상의 게르마늄을 포함한다. 일부 실시예들에서, 기판 재료는, 약 2% 내지 약 30%의 범위의, 약 5% 내지 약 30%의 범위의, 약 10% 내지 약 30%의 범위의, 약 15% 내지 약 30%의 범위의, 약 20% 내지 약 30%의 범위의, 약 25% 내지 약 30%의 범위의, 약 15% 내지 약 50%의 범위의, 약 20% 내지 약 50%의 범위의, 약 25% 내지 약 50%의 범위의, 약 30% 내지 약 50%의 범위의, 또는 약 40% 내지 약 50%의 범위의 게르마늄의 원자 퍼센티지를 포함한다.
[0022] 일부 실시예들에서, 실리콘 층은 에피택셜이다. 일부 실시예들에서, 실리콘 층은 다결정질이다. 일부 실시예들에서, 실리콘 층은 비정질 또는 실질적으로 비정질이다.
[0023] 일부 실시예들에서, 제1 온도는 비교적 낮다. 일부 실시예들에서, 제1 온도는 약 700℃ 이하, 약 650℃ 이하, 약 600℃ 이하, 약 550℃ 이하, 약 500℃ 이하이다.
[0024] 이론에 얽매임이 없이, 실리콘 층의 형성 온도가 약 700℃ 초과일 때, 기판 재료로부터의 게르마늄 원자들이 이동하거나 또는 증착된 층과 반응하여, 증착된 실리콘 층 내에서 게르마늄 원자들이 발견될 수 있다고 여겨진다. 일부 실시예들에서, 실리콘 층은 실질적으로 게르마늄 원자들을 포함하지 않는다. 일부 실시예들에서, 실리콘 캡은 실질적으로 게르마늄 원자들을 포함하지 않는다.
[0025] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 주어진 엘리먼트의 원자들을 실질적으로 포함하지 않는 재료 또는 층은, 원자 기준으로, 명시된 엘리먼트를 약 2% 이하, 약 1% 이하, 약 0.5% 이하, 또는 약 0.1% 이하로 포함한다.
[0026] 일부 실시예들에서, 실리콘 층은 약 5 nm 이하, 약 4 nm 이하, 약 3 nm 이하, 또는 약 2 nm 이하의 두께를 갖는다. 일부 실시예들에서, 실리콘 층은 약 1 nm 내지 약 5 nm의 범위, 약 2 nm 내지 약 5 nm의 범위, 약 3 nm 내지 약 5 nm의 범위, 약 4 nm 내지 약 5 nm의 범위, 약 1 nm 내지 약 4 nm의 범위, 약 2 nm 내지 약 4 nm의 범위, 약 3 nm 내지 약 4 nm의 범위, 약 1 nm 내지 약 3 nm의 범위, 약 2 nm 내지 약 3 nm의 범위, 또는 약 1 nm 내지 약 2 nm의 범위의 두께를 갖는다.
[0027] 일부 실시예들에서, 표면 상에는 피처가 형성되어 있다. 일부 실시예들에서, 표면 상에는 3차원 피처가 형성되어 있다. 일부 실시예들에서, 실리콘 층은 기판 재료의 표면에 대해 실질적으로 등각성이다. 일부 실시예들에서, 실리콘 캡은 기판 재료의 표면에 대해 실질적으로 등각성이다.
[0028] 본원에서 사용되는 바와 같이, "실질적으로 등각성"인 층은 두께가 전체적으로(예컨대, 측벽들의 최상부, 중간 및 최하부 상에서 그리고 갭의 최하부 상에서) 거의 동일한 층을 지칭한다. 실질적으로 등각성인 층은 두께가 약 10%, 5%, 2%, 1% 또는 0.5% 이하만큼 변화한다.
[0029] 도 2는, 본원에서 설명된 하나 이상의 실시예에 따른, 3차원(3D) 피처들(204)이 상부에 형성되어 있는, 기판 표면(203) 및 기판 재료(202)를 포함하는 예시적인 기판(200)을 예시한다. 기판(200)은 기판 재료(202)로부터 연장되는 3D 피처들(204)을 포함한다. 일부 실시예들에서, 기판 재료(202)는 실리콘 함유 재료, 이를테면, 도핑된 실리콘일 수 있다. 본원에서 설명되는 실시예들은 일반적으로, 300 mm 원형 기판을 참조하여 이루어지지만, 다양한 다른 기판 치수들이 본원에서 설명되는 실시예들로부터 이익을 얻을 수 있는 것으로 고려된다.
[0030] 3D 피처들(204)은 다양한 패터닝 및 에칭 프로세스들에 의해 기판 재료(202)의 표면(203) 상에 형성될 수 있다. 일반적으로, 3D 피처들은 CMOS(complimentary metal-oxide semiconductor) 트랜지스터들에서 FinFET(fin field-effect transistor)들로서의 구현에 적합한 치수들로 형성되지만, 다른 트랜지스터 타입들이 또한, 본원에서 설명된 실시예들로부터 이익을 얻을 수 있다. 일부 실시예들에서, 3D 피처들은 현재의 기술 노드(technology node)들 및 진보된 기술 노드들, 이를테면, 10 nm 이하 또는 5 nm 노드에서의 활용에 적합할 수 있고, 그 활용에 어울리는 치수들을 가질 수 있다.
[0031] 3D 피처들(204)은 기판 재료(202)로부터 연장되고, 트렌치들(216)에 의해 이격된다. 3D 피처들은 최상부 표면(208), 및 트렌치들(216)의 최하부 표면(210)과 최상부 표면(208) 사이에서 연장되는 측벽들(206)을 포함한다.
[0032] 도 1을 다시 참조하면, 동작(104)에서 실리콘 층을 증착한 후에, 실리콘 층은, 실리콘 캡을 형성하기 위해 동작(106)에서 처리된다. 일부 실시예들에서, 실리콘 층의 처리는 결함들이 감소된 실리콘 캡을 형성한다. 일부 실시예들에서, 실리콘 층의 처리는 결합(bond)들이 보수된 실리콘 캡을 형성한다. 일부 실시예들에서, 실리콘 층의 처리는 전기적 특성들이 개선된 실리콘 캡을 형성한다.
[0033] 동작(106)은 제2 온도에서의 하나 이상의 처리 프로세스들을 포함할 수 있다. 예시적인 처리 프로세스들은, RTP와 같은 열적 어닐링 프로세스들 및 DPX와 같은 플라즈마 처리 프로세스들을 포함한다(그러나 이에 제한되지 않음). 일부 실시예들에서, 실리콘 층을 처리하는 것은 RTP 프로세스를 포함하며, 제2 온도는 약 1000℃ 이상, 약 1100℃ 이상, 약 1200℃ 이상, 또는 약 1250℃ 이상이다. 일부 실시예들에서, 실리콘 층을 처리하는 것은 스파이크 어닐링 프로세스를 포함하며, 제2 온도는 약 950℃ 이하, 약 900℃ 이하, 약 800℃ 이하, 또는 약 700℃ 이하이다. 일부 실시예들에서, 실리콘 층을 처리하는 것은 레이저 어닐링 프로세스를 포함하며, 제2 온도는 약 1200℃ 이하, 약 1100℃ 이하, 약 1000℃ 이하, 약 900℃ 이하, 또는 약 800℃ 이하이다. 일부 실시예들에서, 제2 온도는 약 600℃ 내지 약 800℃의 범위이다. 동작(106)에서 사용되는 프로세스에 관계없이, 제2 온도는 실리콘 층 및/또는 실리콘 캡으로의 게르마늄 원자들의 확산을 방지하기 위해 디바이스의 열적 버짓에 의해 제한된다.
[0034] 이론에 얽매임이 없이, 상대적으로 높은 제2 온도들에서 수행되는 RTP 프로세스들은 기판 재료 내에서 게르마늄의 이동 또는 반응을 허용하기에 충분히 긴 시간 기간 동안 수행되지 않는 것으로 여겨진다. 따라서, 일부 실시예들에서, 실리콘 캡은 실질적으로 게르마늄 원자들을 포함하지 않는다.
[0035] 일부 실시예들에서, 동작들(104 및 106)은 클러스터링된 툴에서 함께 클러스터링된다. 일부 실시예들에서, 동작들(104 및 106)은 동작(104)과 동작(106) 사이에서 진공을 파괴하지 않으면서 수행된다. 일부 실시예들에서, 동작(104)과 동작(106)은 단일 프로세싱 환경 내에서 수행된다.
[0036] 일부 실시예들에서, 실리콘 층은 임의의 산화제에 노출되지 않는다. 일부 실시예들에서, 실리콘 층은 실질적으로 산소 원자들을 포함하지 않는다. 일부 실시예들에서, 실리콘 캡은 동작(106) 동안 임의의 산화제에 노출되지 않는다. 일부 실시예들에서, 실리콘 캡은 실질적으로 산소 원자들을 포함하지 않는다.
[0037] 도 3을 참조하면, 본 개시내용의 일부 실시예들은 실리콘 산화물 캡핑 층을 형성하는 방법들에 관한 것이다. 방법(300)은, 도 1과 관련하여 위에서 논의된 바와 같이, 동작들(104 및 106)뿐만 아니라 선택적인 동작(102)을 포함한다. 방법(300)은, 일부 실시예들의 실리콘 캡이 산화되어 실리콘 산화물 캡핑 층을 형성하는 동작(308)으로 계속된다.
[0038] 일부 실시예들에서, 실리콘 캡은, 실리콘 캡을 주변 산소에 노출시킴으로써 산화된다. 일부 실시예들에서, 실리콘 캡은 제어된 산화 프로세스에 의해 산화된다. 이와 관련하여 사용되는 바와 같이, "제어된 프로세스"는 산화 프로세스의 하나 이상의 결과들이 제어되는 프로세스이다. 제어될 수 있는 결과들은, 산화의 양, 산화의 깊이, 및 산화의 방향성 또는 등각성을 포함한다(그러나 이에 제한되지 않음).
[0039] 일부 실시예들에서, 실리콘 캡을 산화시키는 것은 실질적으로 플라즈마를 포함하지 않는 산화제에 실리콘 캡을 노출시키는 것을 포함한다. 이와 관련하여, 동작(308)은 열적 산화 프로세스로 지칭될 수 있다. 일부 실시예들에서, 열적 산화 프로세스는 약 700℃ 이하, 약 650℃ 이하, 약 600℃ 이하, 또는 약 550℃ 이하의 온도에서 수행된다. 일부 실시예들에서, 열적 산화 프로세스는 약 500℃ 내지 약 700℃의 범위, 약 550℃ 내지 약 700℃의 범위, 약 600℃ 내지 약 700℃의 범위, 약 650℃ 내지 약 700℃의 범위, 약 500℃ 내지 약 650℃의 범위, 약 550℃ 내지 약 650℃의 범위, 약 500℃ 내지 약 600℃의 범위, 약 550℃ 내지 약 600℃의 범위, 또는 약 500℃ 내지 약 600℃의 범위의 온도에서 수행된다.
[0040] 일부 실시예들에서, 실리콘 캡을 산화시키는 것은 산화제의 플라즈마에 실리콘 캡을 노출시키는 것을 포함한다. 일부 실시예들에서, 플라즈마는 직접 플라즈마이다. 일부 실시예들에서, 플라즈마는 원격 플라즈마이다. 일부 실시예들에서, 플라즈마는 CCP(conductively coupled plasma) 또는 ICP(inductively coupled plasma)이다. 일부 실시예들에서, 플라즈마 노출은 약 700℃ 이하, 약 650℃ 이하, 약 600℃ 이하, 약 550℃ 이하, 약 500℃ 이하, 약 450℃ 이하, 또는 약 400℃ 이하의 온도에서 수행된다. 일부 실시예들에서, 플라즈마 노출은 약 400℃ 내지 약 550℃의 범위, 약 450℃ 내지 약 550℃의 범위, 약 500℃ 내지 약 550℃의 범위, 약 400℃ 내지 약 500℃의 범위, 약 450℃ 내지 약 500℃의 범위, 또는 약 400℃ 내지 약 450℃의 범위의 온도에서 수행된다. 일부 실시예들에서, 플라즈마 노출은 약 25℃(즉, 실온) 내지 약 550℃의 범위, 약 25℃(즉, 실온) 내지 약 500℃의 범위, 약 50℃ 내지 약 550℃의 범위, 약 100℃ 내지 약 550℃의 범위, 약 200℃ 내지 약 550℃의 범위, 또는 약 300℃ 내지 약 550℃의 범위의 온도에서 수행된다.
[0041] 일부 실시예들에서, 실리콘 캡을 산화시키는 것은, 산화 전 실리콘 캡의 두께보다 더 두꺼운, 실리콘 산화물 캡핑 층과 실리콘 캡의 결합된 두께를 유발한다. 달리 말하면, 일부 실시예들에서, 실리콘 캡의 산화는 부피 팽창을 유발하여, 산화된 실리콘 캡보다 더 두꺼운 두께의 실리콘 산화물 캡핑 층을 제공한다.
[0042] 일부 실시예들에서, 동작(308)은 실리콘 캡을 미리 결정된 깊이까지 산화시킨다. 달리 말하면, 일부 실시예들에서, 동작(308)은 제어가능 프로세스로 지칭된다. 이와 관련하여 사용되는 바와 같이, 산화 프로세스의 깊이는 산화되는 실리콘 캡의 두께를 지칭한다. 일부 실시예들에서, 산화 프로세스는 실리콘 캡의 두께의 약 10%, 약 20%, 약 25%, 약 40%, 약 50%, 약 60%, 약 75%, 약 80%, 약 90% 또는 약 100%를 산화시킬 수 있다. 예컨대, 일부 실시예들에서, 약 3 nm의 실리콘 캡이 형성되고, 실리콘 캡이 산화되어, 1 nm의 나머지 실리콘 캡 상에 약 4 nm의 실리콘 산화물을 형성한다.
[0043] 일부 실시예들에서, 동작(308)은 실리콘 캡을 미리 결정된 원자 산소 농도까지 산화시킨다. 달리 말하면, 일부 실시예들에서, 동작(308)은 조정가능 프로세스로 지칭된다. 이와 관련하여 사용되는 바와 같이, 산화 프로세스의 농도는 결과적인 실리콘 산화물 캡핑 층에서의 산소의 원자 농도를 지칭한다. 일부 실시예들에서, 결과적인 실리콘 산화물 캡핑 층은 1:2의 실리콘 대 산소의 원자비(예컨대, SiO2)를 포함한다. 일부 실시예들에서, 실리콘 산화물 캡핑 층은 2:1보다 더 큰 산소 대 실리콘의 원자비를 갖는 산소-풍부 층이다. 일부 실시예들에서, 실리콘 산화물 캡핑 층은 1:2보다 더 큰 실리콘 대 산소의 원자비를 갖는 실리콘 풍부 층이다.
[0044] 일부 실시예들에서, 동작(308)은 실리콘 캡을 미리 결정된 방향성으로 산화시킨다. 일부 실시예들에서, 미리 결정된 방향성은 모든 방향들로부터 동일하고(또는 거의 동일함), 실리콘 캡은 등각성으로 산화된다.
[0045] 본 개시내용의 일부 실시예들은 RMG(replacement metal gate)를 형성하는 방법들에 관한 것이다. 이러한 실시예들은 위에서 설명된 실리콘 산화물 캡핑 층을 형성하는 방법들을 포함한다. 일부 실시예들에서, 방법들은 실리콘 산화물 캡핑 층 상에 더미 폴리 층을 증착함으로써 계속된다. 일부 실시예들에서, 방법들은 더미 폴리 층을 제거하는 단계를 포함한다. 일부 실시예들에서, 방법들은 실리콘 산화물 캡핑 층을 제거하는 단계를 포함한다. 일부 실시예들에서, 방법들은 실리콘 캡 상에 대체 금속 게이트를 형성하는 단계를 포함한다.
[0046] 도 4를 참조하면, 본 개시내용의 추가적인 실시예들은 본원에서 설명된 방법들을 실행하기 위한 프로세싱 툴들(900)에 관한 것이다. 도 4는 본 개시내용의 하나 이상의 실시예에 따라 기판을 프로세싱하는 데 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은, 내부에 로봇(912)을 갖는 중앙 이송 스테이션(910)을 포함한다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만, 당업자들은 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있다는 것을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0047] 적어도 하나의 예비-세정/버퍼 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 예비-세정/버퍼 챔버(920)는, 히터, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 예비-세정/버퍼 챔버(920)는 프로세싱을 위한 웨이퍼들의 카세트를 위한 또는 개별 반도체 기판을 위한 홀딩 영역으로서 사용될 수 있다. 예비-세정/버퍼 챔버(920)는 예비-세정 프로세스들을 수행할 수 있거나, 또는 프로세싱을 위해 기판을 예열할 수 있거나, 또는 단순히 프로세스 시퀀스를 위한 스테이징 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2개의 예비-세정/버퍼 챔버들(920)이 있다.
[0048] 도 4에 도시된 실시예에서, 예비-세정 챔버들(920)은 팩토리 인터페이스(905)와 중앙 이송 스테이션(910) 사이에서 통과 챔버(pass through chamber)들로서 역할을 할 수 있다. 팩토리 인터페이스(905)는 기판을 카세트로부터 예비-세정/버퍼 챔버(920)로 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 그런 다음, 로봇(912)은 기판을 예비-세정/버퍼 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 이동시킬 수 있다.
[0049] 제1 프로세싱 챔버(930)가 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 실리콘 증착 챔버로서 구성될 수 있고, 제1 프로세싱 챔버(930)로의 반응성 가스들의 하나 이상의 유동들을 제공하도록 하나 이상의 반응성 가스 소스들과 유체 연통할 수 있다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 증착 챔버(930)로 그리고 증착 챔버(930)로부터 이동될 수 있다.
[0050] 프로세싱 챔버(940)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 처리 챔버를 포함하고, 처리 프로세스를 수행하게 프로세싱 챔버(940)로의 반응성 가스의 유동들을 제공하도록 하나 이상의 반응성 가스 소스들과 유체 연통한다. 기판은 격리 밸브(914)를 통과하는 로봇(912)에 의해 증착 챔버(940)로 그리고 증착 챔버(940)로부터 이동될 수 있다.
[0051] 프로세싱 챔버(945)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(945)는, 프로세싱 챔버(940)와 동일한 프로세스를 수행하도록 구성된, 프로세싱 챔버(940)와 동일한 타입일 수 있다. 이러한 어레인지먼트는, 프로세싱 챔버(940)에서 발생하는 프로세스가 프로세싱 챔버(930)에서의 프로세스보다 훨씬 더 오래 걸리는 경우에 유용할 수 있다.
[0052] 일부 실시예들에서, 프로세싱 챔버(960)는 중앙 이송 스테이션(910)에 연결되고, 산화 챔버로서 역할을 하도록 구성된다. 프로세싱 챔버(960)는 하나 이상의 상이한 산화 프로세스들을 수행하도록 구성될 수 있다.
[0053] 일부 실시예들에서, 프로세싱 챔버들(930, 940, 945 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 실리콘 증착 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(940)는 처리 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(945)는 계측 스테이션으로 구성되거나 또는 처리 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 산화 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별 프로세싱 챔버의 수 및 어레인지먼트가 변화될 수 있으며 도 4에 예시된 실시예는 단지 하나의 가능한 구성을 대표한다는 것을 인식할 것이다.
[0054] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은, 예비-세정/버퍼 챔버(920) 내에, 중앙 이송 스테이션(910) 내에, 또는 개별적인 프로세싱 챔버들 중 임의의 프로세싱 챔버 내에 위치될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않으면서 리세스의 거리가 측정되는 것을 가능하게 하는, 시스템(900) 내의 임의의 포지션에 있을 수 있다.
[0055] 적어도 하나의 제어기(950)가, 중앙 이송 스테이션(910), 예비-세정/버퍼 챔버(920), 프로세싱 챔버들(930, 940, 945, 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별적 챔버들 또는 스테이션들에 연결된 2개 이상의 제어기(950)가 있으며, 1차 제어 프로세서가 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 커플링된다. 제어기(950)는, 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0056] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 컴포넌트들 사이에서 통신하기 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 저장소) 중 하나 이상을 포함할 수 있다.
[0057] 프로세서의 메모리(954) 또는 컴퓨터-판독가능 매체는, 용이하게 이용가능한 메모리, 이를테면, RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의, 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 컴포넌트들 및 파라미터들을 제어하기 위해 프로세서(952)에 의해 동작가능한 명령 세트를 보유할 수 있다. 지원 회로들(958)은 종래의 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은, 예컨대, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로망, 서브시스템들 등을 포함할 수 있다.
[0058] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치된 제2 프로세서(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대 주문형 집적 회로로서 또는 다른 타입의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환시킨다.
[0059] 일부 실시예들에서, 제어기(950)는 본원의 방법을 수행하도록 개별적인 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는 본원의 방법들의 기능들을 수행하기 위해 중간 컴포넌트들에 연결될 수 있고 이들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결될 수 있고 이들을 제어하도록 구성될 수 있다.
[0060] 일부 실시예들의 제어기(950)는: 복수의 프로세싱 챔버들과 계측 스테이션(들) 사이에서 로봇으로 기판을 이동시키기 위한 구성; 시스템에 기판들을 로딩하고 그리고/또는 시스템으로부터 기판들을 언로딩하기 위한 구성; 실리콘 층을 증착하기 위한 구성; 실리콘 층을 처리하기 위한 구성; 및 실리콘 캡을 산화시키기 위한 구성으로부터 선택된 하나 이상의 구성들을 갖는다.
[0061] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다.
[0062] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (15)

  1. 실리콘 캡을 형성하는 방법으로서,
    제1 온도에서 유지되는 기판 재료의 표면 상에 실리콘 층을 증착하는 단계; 및
    실질적으로 산소 원자들을 포함하지 않는 실리콘 캡을 형성하기 위해 진공을 파괴하지 않으면서 제2 온도에서 상기 실리콘 층을 처리하는 단계를 포함하고,
    상기 표면 상에는 3차원 피처가 형성되어 있고, 그리고 상기 실리콘 캡은 상기 표면에 대해 등각성(conformal)인,
    실리콘 캡을 형성하는 방법.
  2. 제1 항에 있어서,
    상기 기판 재료는 SiGe를 포함하는,
    실리콘 캡을 형성하는 방법.
  3. 제2 항에 있어서,
    상기 실리콘 캡은 실질적으로 게르마늄을 포함하지 않는,
    실리콘 캡을 형성하는 방법.
  4. 제1 항에 있어서,
    상기 제1 온도는 약 700℃ 이하인,
    실리콘 캡을 형성하는 방법.
  5. 제1 항에 있어서,
    상기 실리콘 층을 처리하는 단계는 결함들이 더 적은 또는 전기적 특성들이 개선된 실리콘 캡을 제공하는,
    실리콘 캡을 형성하는 방법.
  6. 제1 항에 있어서,
    상기 실리콘 캡을 산화시키는 단계를 더 포함하는,
    실리콘 캡을 형성하는 방법.
  7. 제6 항에 있어서,
    상기 실리콘 캡을 산화시키는 단계는 실질적으로 플라즈마를 포함하지 않는 산화제에 상기 실리콘 캡을 노출시키는 단계를 포함하는,
    실리콘 캡을 형성하는 방법.
  8. 제7 항에 있어서,
    상기 실리콘 캡을 노출시키는 단계는 약 600℃ 내지 약 700℃의 범위의 온도에서 수행되는,
    실리콘 캡을 형성하는 방법.
  9. 제6 항에 있어서,
    상기 실리콘 캡을 산화시키는 단계는 산화제의 플라즈마에 상기 실리콘 캡을 노출시키는 단계를 포함하는,
    실리콘 캡을 형성하는 방법.
  10. 제9 항에 있어서,
    상기 실리콘 캡을 노출시키는 단계는 약 450℃ 내지 약 500℃의 범위의 온도에서 수행되는,
    실리콘 캡을 형성하는 방법.
  11. 제6 항에 있어서,
    상기 실리콘 캡은 미리 결정된 깊이까지 산화되는,
    실리콘 캡을 형성하는 방법.
  12. 제6 항에 있어서,
    상기 실리콘 캡은 미리 결정된 원자 산소 농도까지 산화되는,
    실리콘 캡을 형성하는 방법.
  13. 제6 항에 있어서,
    상기 실리콘 캡은 등각성으로 산화되는,
    실리콘 캡을 형성하는 방법.
  14. 대체 금속 게이트(replacement metal gate)를 형성하는 방법으로서,
    기판 재료의 표면 상에 실리콘 층을 등각성으로 증착하는 단계 ― 상기 표면 상에는 3차원 피처가 형성되어 있고, 상기 기판 재료는 SiGe를 포함하고, 상기 실리콘 층은 약 1 nm 내지 약 3 nm의 범위의 두께를 갖고, 상기 실리콘 층은 실질적으로 게르마늄 원자들을 포함하지 않음 ―;
    상기 실리콘 층에 비해 결함들이 더 적은 또는 전기적 특성들이 개선된 실리콘 캡을 형성하기 위해 진공을 파괴하지 않으면서 상기 실리콘 층을 처리하는 단계 ― 상기 실리콘 캡은 실질적으로 산소 원자들을 포함하지 않고 게르마늄 원자들도 포함하지 않음 ―;
    상기 실리콘 캡 상에 실리콘 산화물 캡핑 층을 형성하기 위해 상기 실리콘 캡을 산화시키는 단계;
    상기 실리콘 산화물 캡핑 층 상에 더미 폴리 층(dummy poly layer)을 증착하는 단계;
    상기 더미 폴리 층 및 상기 실리콘 산화물 캡핑 층을 제거하는 단계; 및
    상기 실리콘 캡 상에 대체 금속 게이트를 형성하는 단계를 포함하는,
    대체 금속 게이트를 형성하는 방법.
  15. 삭제
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