KR102405665B1 - 에피택시성장 방법 및 그를 이용한 반도체구조물 형성 방법 - Google Patents

에피택시성장 방법 및 그를 이용한 반도체구조물 형성 방법 Download PDF

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Abstract

본 기술은 마이그레이션에 의한 변형을 방지할 수 있는 에피택시공정에 의한 반도체구조물 형성 방법에 관한 것으로, 실리콘을 포함하는 반도체기판 상에 저온선택적에피택시성장에 의해 실리콘저마늄층을 형성하는 단계; 상기 실리콘저마늄층 상에 상기 실리콘저마늄층의 마이그레이션을 억제하기 위한 실리콘블록킹층을 형성하는 단계; 상기 실리콘블록킹층 및 실리콘저마늄층이 형성된 반도체기판의 히팅 처리 단계; 상기 실리콘블록킹층을 제거하는 단계; 및 상기 히팅처리 온도를 유지한 상태에서, 상기 실리콘저마늄층 상에 고온선택적에피택시성장에 의해 실리콘 캡층을 형성하는 단계를 포함할 수 있다.

Description

에피택시성장 방법 및 그를 이용한 반도체구조물 형성 방법{METHOD FOR EPITAXY GROWTH AND METHOD FOR FORMING SEMICONDUCTOR STRUCTURE USING THE SAME}
본 발명은 반도체구조물(Semiconductor structure)에 관한 것으로, 보다 상세하게는 에피택시성장(Epitaxy growth) 방법 및 그를 이용한 반도체구조물 형성 방법에 관한 것이다.
전자장치는 트랜지스터들, 캐패시터들 및 저항들과 같은 많은 수의 개별적인 반도체장치들을 포함한다. 이들 반도체장치들은 내부적으로 연결되어, 메모리장치, 논리장치 및 마이크로프로세서와 같은 복잡한 집적회로들을 형성한다.
반도체장치들의 제조 공정에서, 에피택시성장(Epitaxy growth)이 적용될 수 있다. 에피택시성장에 의해 실리콘, 실리콘저마늄 등의 반도체층을 형성할 수 있다.
본 발명의 실시예들은 마이그레이션에 의한 변형을 방지할 수 있는 에피택시성장 방법 및 그를 이용한 반도체구조물 형성 방법을 제공한다.
본 발명의 실시예에 따른 반도체구조물 형성 방법은 반도체기판 상에 저온성장층을 형성하는 단계; 상기 저온성장층 상에 블록킹층을 형성하는 단계; 상기 블록킹층 및 저온성장층이 형성된 반도체기판의 히팅처리 단계; 상기 블록킹층을 제거하는 단계; 및 상기 히팅처리의 온도를 유지한 상태에서, 상기 저온성장층 상에 고온성장층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물 형성 방법은 제1영역과 제2영역을 포함하는 반도체기판을 준비하는 단계; 상기 제2영역 상에 저온선택적에피택시성장에 의해 제1반도체층을 형성하는 단계; 상기 제1반도체층 및 제1영역 상에 블록킹층을 형성하는 단계; 상기 블록킹층 및 제1반도체층이 형성된 반도체기판의 히팅 처리 단계; 상기 블록킹층을 제거하는 단계; 및 상기 히팅 처리 온도를 유지한 상태에서, 상기 제1반도체층 상에 고온선택적에피택시성장에 의해 제2반도체층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물 형성 방법은 실리콘을 포함하는 반도체기판 상에 저온선택적에피택시성장에 의해 실리콘저마늄층을 형성하는 단계; 상기 실리콘저마늄층 상에 상기 실리콘저마늄층의 마이그레이션을 억제하기 위한 실리콘블록킹층을 형성하는 단계; 상기 실리콘블록킹층 및 실리콘저마늄층이 형성된 반도체기판의 히팅 처리 단계; 상기 실리콘블록킹층을 제거하는 단계; 및 상기 히팅처리 온도를 유지한 상태에서, 상기 실리콘저마늄층 상에 고온선택적에피택시성장에 의해 실리콘 캡층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물 형성 방법은 실리콘-베이스영역과 절연영역을 포함하는 반도체기판을 준비하는 단계; 상기 실리콘-베이스영역 상에 실리콘저마늄층을 형성하기 위해 저온선택적에피택시성장을 수행하는 단계; 상기 실리콘저마늄층 및 절연영역 상에 상기 실리콘저마늄층 및 절연영역에 대해 비-선택성을 갖는 실리콘블록킹층을 형성하는 단계; 상기 실리콘블록킹층 및 실리콘저마늄층이 형성된 반도체기판을 히팅처리하는 단계; 상기 실리콘블록킹층을 제거하는 단계; 및 상기 히팅처리 온도를 유지한 상태에서, 상기 실리콘저마늄층 상에 실리콘 캡층을 형성하기 위해, 고온선택적에피택시성장을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체구조물 형성 방법은 채널형성영역과 소스/드레인형성영역을 포함하는 반도체기판을 준비하는 단계; 상기 채널형성영역 상에 게이트구조물을 형성하는 단계; 상기 소스/드레인형성영역을 식각하여 시그마 형상의 트렌치를 형성하는 단계; 상기 트렌치를 채우는 실리콘저마늄층을 형성하기 위해 저온선택적에피택시성장을 수행하는 단계; 상기 실리콘저마늄층 상에 상기 실리콘저마늄층에 대해 비-선택성을 갖는 실리콘블록킹층을 형성하는 단계; 상기 실리콘블록킹층 및 실리콘저마늄층이 형성된 반도체기판을 히팅처리하는 단계; 상기 실리콘블록킹층을 제거하는 단계; 및 상기 히팅처리 온도를 유지한 상태에서, 상기 실리콘저마늄층 상에 실리콘 캡층을 형성하기 위해, 고온선택적에피택시성장을 수행하는 단계를 포함할 수 있다.
본 기술은 실리콘저마늄층 상에 블록킹층을 형성하므로써 고온선택적에피택시성장을 위한 온도상승(Temparature-up) 동안에 실리콘저마늄층의 마이그레이션을 억제할 수 있는 효과가 있다.
또한, 본 기술은 실리콘저마늄층의 마이그레이션을 억제한 후에 블록킹층을 제거하므로써, 실리콘저마늄층에 대한 실리콘층의 선택적성장을 확보할 수 있는 효과가 있다.
도 1a 내지 도 1e는 제1실시예에 따른 반도체구조물의 형성 방법을 설명한다.
도 2a 내지 도 2f는 제2실시예에 따른 반도체구조물의 형성 방법을 설명한다.
도 3a 및 도 3b는 제2실시예의 변형예에 따른 반도체구조물의 형성 방법을 설명한다.
도 4a 내지 도 4c는 본 실시예들의 제1응용예를 설명한다.
도 5는 제1응용예의 변형예를 설명한다.
도 6은 제1응용예의 또다른 변형예를 설명한다.
도 7은 본 실시예들의 제2응용예를 설명한다.
도 8은 본 실시예들의 제2응용예를 설명한다.
도 9는 본 실시예들의 제3응용예를 설명한다.
도 10은 본 실시예들의 제4응용예를 설명한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a 내지 도 1e는 제1실시예에 따른 반도체구조물의 형성 방법을 설명한다.
도 1a에 도시된 바와 같이, 반도체기판(101)이 준비될 수 있다. 반도체기판(101)은 반도체 프로세싱(semiconductor processing)을 위한 적절한 물질(suitable materials)을 포함할 수 있다. 반도체기판(101)은 실리콘-베이스 기판을 포함할 수 있다. 반도체기판(101)은 실리콘기판, 실리콘저마늄(SiGe) 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 반도체기판(101)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. 예컨대, 반도체기판(101)에는 P형 도펀트가 저농도로 도핑될 수 있다. 위와 같이, 반도체기판(101)은 실리콘-베이스 물질(Silicon-base material)일 수 있다.
다음으로, 반도체기판(101) 상에 제1반도체층(102)이 형성될 수 있다. 제1반도체층(102)은 저온성장층(low-temperature growth layer)을 포함할 수 있다. 저온성장층이란, 약 700℃보다 낮은 온도에서 성장되는 물질을 지칭할 수 있다.
제1반도체층(102)은 선택적에피택시성장(Selective Epitaxy Growth; SEG)에 의해 형성될 수 있다. 예컨대, 반도체기판(101)에 대해 선택성을 갖고 형성될 수 있다. 제1반도체층(102)은 저온선택적에피택시성장(Low temperature-SEG; LT-SEG)에 의해 형성될 수 있다. 예컨대, 제1반도체층(102)을 형성하기 위한 저온선택적에피택시성장은 제1온도, 즉, 700℃ 미만의 온도에서 수행될 수 있다. 제1반도체층(102)은 실리콘을 함유하는 화합물(alloy)일 수 있다. 제1반도체층(102)과 반도체기판(101)은 서로 다른 물질일 수 있다. 제1반도체층(102)은 실리콘과 저마늄을 포함할 수 있다. 예컨대, 제1반도체층(102)은 실리콘저마늄층(SiGe layer)을 포함할 수 있다. 제1반도체층(102)은 저온에서 성장된 실리콘저마늄층을 포함할 수 있다.
제1반도체층(102)의 저온선택적에피택시성장(LT-SEG)을 위해, 성장가스(growth gas)와 식각가스(etch gas)를 이용할 수 있다. 성장가스는 실리콘함유가스와 저마늄함유가스를 포함할 수 있다. 실리콘함유가스는 실레인(SiH4), 디실레인(Si2H6) 또는 디클로로실레인(SiH2Cl2)을 포함할 수 있다. 저마늄함유가스는 저메인(GeH4)을 포함할 수 있다. 식각가스는 HCl을 포함할 수 있다. 제1반도체층(102)은 실리콘저마늄 에피택셜층(SiGe epitaxial layer)을 포함할 수 있다. 실리콘저마늄에피택셜층은 500∼650℃의 저온선택적에피택시성장에 의해 형성될 수 있다.
도 1b에 도시된 바와 같이, 블록킹층(103)이 형성될 수 있다. 블록킹층(103)은 시드층이라고도 지칭될 수 있다. 블록킹층(103)은 제1반도체층(102)의 마이그레이션을 억제하기 위한 물질일 수 있다. 즉, 후속 제2반도체층의 성장온도까지 상승(Temperature-up)시킬 때, 제1반도체층(102)의 마이그레이션을 억제할 수 있다. 블록킹층(103)은 하부 물질들에 대해 비선택성(non-selective)일 수 있다.
블록킹층(103)은 비-선택적 성장층(non-selective growth layer)일 수 있다. 블록킹층(103)은 비-선택적에피택시성장(non-SEG)에 의해 형성될 수 있다. 블록킹층(103)은 실리콘층을 포함할 수 있다. 실리콘층은 실리콘함유가스와 수소(H2) 가스의 CVD 반응에 의해 형성될 수 있다. 실리콘함유가스는 실레인, 디실레인 또는 디클로로실레인을 포함할 수 있다. 비-선택성을 위해 실리콘층을 형성하는 동안에, HCl를 흘려주지 않는다. 블록킹층(103)은 제1반도체층(102)의 마이그레이션이 발생하지 않는 저온에서 형성될 수 있다.
도 1c에 도시된 바와 같이, 히팅처리(heating-treatment, 104)를 수행한다. 히팅처리(104)에 의해 반도체기판(101), 제1반도체층(102) 및 블록킹층(103)은 히팅될 수 있다. 히팅처리(104)는 승온 과정(temperature-up process)을 포함할 수 있다. 즉, 제2반도체층을 형성하기 위한 성장온도까지 온도를 올려준다. 블록킹층(103)이 제1반도체층(102)을 커버링하고 있으므로, 블록킹층(103)에 의해 제1반도체층(102)의 마이그레이션이 억제된다. 히팅처리(104) 동안에, 실리콘-베이스인 반도체기판(101)의 마이그레이션은 발생하지 않는다.
위와 같이, 히팅처리(104)는 후속 제2반도체층을 형성하기 위한 성장온도, 즉 제2온도까지 올려주는 과정이다. 히팅처리(104)에 의해 제1반도체층(102)이 히팅되고, 히팅된 제1반도체층(102)의 마이그레이션이 발생할 수 있으나, 본 실시예는 블록킹층(103)을 형성하므로써 제1반도체층(102)의 마이그레이션이 억제될 수 있다.
히팅처리(104)는 반도체기판(101)의 마이그레이션이 발생되지 않는 온도까지 올려줄 수 있다. 반도체기판(101)이 실리콘기판인 경우, 실리콘의 마이그레이션은 700℃ 보다 큰 온도에서 발생한다. 히팅처리(104)에 의해 제2온도는 700℃까지 올려줄 수 있다.
도 1d에 도시된 바와 같이, 블록킹층(103)의 제거과정(105)이 수행될 수 있다.
블록킹층(18)을 제거하기 위해 HCl을 이용할 수 있다. 블록킹층(103)은 제1반도체층(102)의 표면으로부터 제거될 수 있다.
도 1e에 도시된 바와 같이, 제2반도체층(106)이 형성될 수 있다. 온도 변화없이, 즉 히팅처리온도(제2온도)를 유지한 상태에서 제2반도체층(106)이 형성될 수 있다. 제2반도체층(106)은 고온성장층(high-temperature growth layer)을 포함할 수 있다. 제2반도체층(106)은 약 700℃ 이상의 높은 온도에서 성장될 수 있다. 제2반도체층(106)은 실리콘을 함유할 수 있다. 제1반도체층(102)과 제2반도체층(106)은 서로 다른 물질일 수 있다. 제2반도체층(106)은 실리콘층을 포함할 수 있다. 제2반도체층(106)은 선택적에피택시성장(SEG)에 의해 형성될 수 있다. 즉, 제1반도체층(102)의 표면 상부에서만 선택적으로 성장될 수 있다. 제2반도체층(106)은 고온선택적에피택시성장(High temperature SEG; HT-SEG)에서 성장된 실리콘에피택셜층을 포함할 수 있다.
제2반도체층(106)의 고온선택적에피택시성장(HT-SEG)을 위해, 성장가스와 식각가스를 이용할 수 있다. 성장가스는 실리콘함유가스를 포함할 수 있다. 실리콘함유가스는 실레인(SiH4), 디실레인(Si2H6) 또는 디클로로실레인(SiH2Cl2)을 포함할 수 있다. 식각가스는 HCl을 포함할 수 있다. 제2반도체층(106)은 고온선택적에피택시성장(High-temperature SEG)에 의해 형성될 수 있다. 예컨대, 제2반도체층(106)을 형성하기 위한 고온선택적에피택시성장(HT-SEG)은 제2온도, 즉 700℃ 이상에서 수행될 수 있다.
이와 같이, 제2반도체층(106)을 형성하므로써, 제1반도체층(102)과 제2반도체층(106)을 포함하는 이종 반도체층(Hetero-semiconductor layer, 107)이 형성될 수 있다. 이종 반도체층(107)은 저온성장층과 고온성장층을 포함할 수 있다. 이종 반도체층(107)은 저온에피택셜층과 고온에피택셜층을 포함할 수 있다. 이종 반도체층(107)은 저온선택적에피택시공정에 의한 저온에피택셜층과 고온선택적에피택시공정에 의한 고온에피택셜층을 포함할 수 있다. 이종 반도체층(107)은 실리콘저마늄 에피택셜층과 실리콘 에피택셜층을 포함할 수 있다. 여기서, 실리콘저마늄에피택셜층은 저온 선택적에피택시공정에 의해 형성될 수 있고, 실리콘 에피택셜층은 고온 선택적에피택시공정에 의해 형성될 수 있다. 다른 실시예에서, 실리콘 에피택셜층은 실리콘 캡층(Si cap layer)이라고 지칭될 수 있다.
도 2a 내지 도 2f는 제2실시예에 따른 반도체구조물의 형성 방법을 설명한다. 제2실시예는 제1실시예와 동일하거나 유사할 수 있다. 제2실시예는 블록킹층의 비선택성을 설명한다. 절연층 및 블록킹층을 제외한 나머지 요소들은 제1실시예를 참조하기로 한다.
도 2a에 도시된 바와 같이, 반도체기판(101)이 준비될 수 있다. 반도체기판(101)에 트렌치(201)가 형성될 수 있다. 트렌치(201)는 반도체기판(101)을 식각하여 형성될 수 있다.
트렌치(201)에 절연영역(202)이 형성될 수 있다. 절연영역(202)에 의해 반도체기판에 실리콘-베이스영역(101A)이 정의될 수 있다. 절연영역(202)은 적어도 하나 이상의 층을 포함할 수 있다. 절연영역(202)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 절연영역(202)은 트렌치(201)의 표면을 라이닝하는 제1절연층(203) 및 제1절연층(203) 상에서 트렌치(201)를 채우는 제2절연층(204)을 포함할 수 있다. 제1절연층(203)과 제2절연층(204)은 서로 다른 물질일 수 있다. 예컨대, 제1절연층(203)은 실리콘산화물을 포함할 수 있고, 제2절연층(204)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 절연영역(202)은 하나의 절연층만으로 이루어질 수 있다.
도 2b에 도시된 바와 같이, 제1반도체층(102)이 형성될 수 있다. 제1반도체층은 실리콘-베이스영역(101A) 상에 선택적으로 형성될 수 있다. 즉, 절연영역(202) 상에서는 제1반도체층(102)이 형성되지 않는다. 제1반도체층(102)은 저온성장층을 포함할 수 있다. 제1반도체층(102)은 약 700℃보다 낮은 온도에서 성장될 수 있다. 제1반도체층(102)은 실리콘을 함유하는 화합물(alloy)일 수 있다. 제1반도체층(102)과 실리콘-베이스영역(101A)은 서로 다른 물질일 수 있다. 제1반도체층(102)은 실리콘과 저마늄을 포함할 수 있다. 예컨대, 제1반도체층(102)은 실리콘저마늄층(SiGe layer)을 포함할 수 있다. 제1반도체층(102)은 저온에서 성장된 실리콘저마늄층을 포함할 수 있다. 제1반도체층(102)은 저온선택적에피택시성장(LT-SEG)에 의해 형성될 수 있다. 제1반도체층(102)의 저온선택적에피택시성장(LT-SEG)을 위해, 성장가스와 식각가스를 이용할 수 있다. 성장가스는 실리콘함유가스와 저마늄함유가스를 포함할 수 있다. 실리콘함유가스는 실레인(SiH4), 디실레인(Si2H6) 또는 디클로로실레인(SiH2Cl2)을 포함할 수 있다. 저마늄함유가스는 저메인(GeH4)을 포함할 수 있다. 식각가스는 HCl을 포함할 수 있다. 제1반도체층(102)은 저온선택적에피택시성장에 의해 형성될 수 있다. 예컨대, 제1반도체층(102)을 형성하기 위한 저온선택적에피택시성장은 제1온도, 즉 500∼650℃에서 수행될 수 있다.
위와 같이, 제1반도체층(102)은 실리콘-베이스영역(101A)에 대해 선택성을 갖는다.
도 2c에 도시된 바와 같이, 블록킹층(103)이 형성될 수 있다. 블록킹층(103)은 시드층이라고도 지칭될 수 있다. 블록킹층(103)은 제1반도체층(102)의 마이그레이션을 억제하기 위한 물질일 수 있다. 즉, 후속 고온 성장층의 성장온도까지 상승시킬 때, 제1반도체층(102)의 마이그레이션을 억제할 수 있다. 블록킹층(103)은 하부 물질들에 대해 비-선택성(non-selective)일 수 있다. 즉, 블록킹층(103)은 제1반도체층(102), 제1절연층(203) 및 제2절연층(204)을 모두 커버링하도록 형성될 수 있다. 블록킹층(103)은 하부 물질들 상에서 서로 다른 증착률을 갖고 형성될 수 있다. 예를 들어, 제1반도체층(102) 상의 제1두께(T1), 제1절연층(203) 상의 제2두께(T2) 및 제2절연층(204) 상의 제3두께(T3)가 서로 다를 수 있다. 제1반도체층(102) 상에서 가장 두껍게 형성되고, 제1절연층(203) 상에서 가장 얇게 형성될 수 있다. 예컨대, 블록킹층(103)은 실리콘-베이스 물질 상에서 가장 두껍게 형성되며, 산화물 상에서 가장 얇게 형성된다. 블록킹층(103)은 산화물보다 질화물 상에서 더 두껍게 형성된다. 제2절연층(204) 상의 제3두께(T3)는 제1두께(T1)와 제2두께(T2) 사이의 값을 가질 수 있다. 이와 같은 두께 차이는 하부 물질에 따른 핵생성(Nucleation) 차이에 의한 것이다.
블록킹층(103)은 비-선택적 성장층일 수 있다. 블록킹층(103)은 하부 구조물에 대해 비선택적에피택시공정(non-selective epitaxy growth)에 의해 형성될 수 있다. 블록킹층(103)은 실리콘층을 포함할 수 있다. 실리콘층은 실리콘함유가스와 수소(H2) 가스의 CVD 반응에 의해 형성될 수 있다. 실리콘함유가스는 실레인, 디실레인 또는 디클로로실레인을 포함할 수 있다. 비-선택성을 위해 실리콘층을 형성하는 동안에, HCl를 흘려주지 않는다. 블록킹층(103)은 제1반도체층(102)의 마이그레이션이 발생하지 않는 저온에서 형성될 수 있다.
도 2d에 도시된 바와 같이, 히팅처리(104)를 수행한다. 히팅처리(104)에 의해 반도체기판(101), 제1반도체층(102) 및 블록킹층(103)은 히팅될 수 있다. 히팅처리(104)는 승온 과정을 포함할 수 있다. 즉, 제2반도체층을 형성하기 위한 성장온도까지 온도를 올려준다. 블록킹층(103)이 제1반도체층(102)을 커버링하고 있으므로, 블록킹층(103)에 의해 제1반도체층(102)의 마이그레이션이 억제된다. 히팅처리(104) 동안에, 실리콘-베이스인 반도체기판(101)의 마이그레이션은 발생하지 않는다.
위와 같이, 히팅처리(104)는 후속 제2반도체층을 형성하기 위한 성장온도, 즉 제2온도까지 올려주는 과정이다. 히팅처리(104)에 의해 제1반도체층(102)의 마이그레이션이 발생할 수 있으나, 본 실시예는 블록킹층(103)을 형성하므로써 제1반도체층(102)의 마이그레이션이 억제될 수 있다.
히팅처리(104)는 반도체기판(101)의 마이그레이션이 발생되지 않는 온도까지 올려줄 수 있다. 반도체기판(101)이 실리콘기판인 경우, 실리콘의 마이그레이션은 700℃ 보다 큰 온도에서 발생한다. 히팅처리(104)에 의해 제2온도는 700℃까지 올려줄 수 있다.
도 2e에 도시된 바와 같이, 블록킹층(103)의 제거과정(105)이 수행될 수 있다.
블록킹층(18)을 제거하기 위해 HCl을 이용할 수 있다. 블록킹층(103)은 제1반도체층(102) 및 절연영역(202)의 표면으로부터 제거될 수 있다.
도 2f에 도시된 바와 같이, 제2반도체층(106)이 형성될 수 있다. 온도 변화없이, 즉 온도를 내리거나 올리는 것 없이, 제2온도를 유지한 상태에서 제2반도체층(106)이 형성될 수 있다. 제2반도체층(106)은 고온성장층(high-temperature growth layer)을 포함할 수 있다. 제2반도체층(106)은 약 700℃ 이상의 높은 온도에서 성장될 수 있다. 제2반도체층(106)은 실리콘을 함유할 수 있다. 제1반도체층(102)과 제2반도체층(106)은 서로 다른 물질일 수 있다. 제2반도체층(106)은 실리콘층을 포함할 수 있다. 제2반도체층(106)은 고온선택적에피택시성장(HT-SEG)에 의해 형성될 수 있다. 즉, 제1반도체층(102)의 표면 상부에서만 선택적으로 성장될 수 있다. 제2반도체층(106)은 고온에서 성장된 실리콘에피택셜층을 포함할 수 있다.
제2반도체층(106)의 고온선택적에피택시성장(HT-SEG)을 위해, 성장가스와 식각가스를 이용할 수 있다. 성장가스는 실리콘함유가스를 포함할 수 있다. 실리콘함유가스는 실레인(SiH4), 디실레인(Si2H6) 또는 디클로로실레인(SiH2Cl2)을 포함할 수 있다. 식각가스는 HCl을 포함할 수 있다. 제2반도체층(106)은 고온선택적에피택시성장에 의해 형성될 수 있다. 예컨대, 제2반도체층(106)을 형성하기 위한 고온선택적에피택시성장은 제2온도, 즉 700℃ 이상에서 수행될 수 있다.
이와 같이, 제2반도체층(106)을 형성하므로써, 제1반도체층(102)과 제2반도체층(106)을 포함하는 이종 반도체층(107)이 형성될 수 있다. 이종 반도체층(107)은 저온성장층과 고온성장층을 포함할 수 있다. 이종 반도체층(107)은 저온에피택셜층과 고온에피택셜층을 포함할 수 있다. 이종 반도체층(107)은 저온선택적에피택시공정에 의한 저온에피택셜층과 고온선택적에피택시공정에 의한 고온에피택셜층을 포함할 수 있다. 이종 반도체층(107)은 실리콘저마늄 에피택셜층과 실리콘 에피택셜층을 포함할 수 있다. 여기서, 실리콘저마늄에피택셜층은 저온 선택적에피택시공정에 의해 형성될 수 있고, 실리콘 에피택셜층은 고온 선택적에피택시공정에 의해 형성될 수 있다. 다른 실시예에서, 실리콘 에피택셜층은 실리콘 캡층(Si cap layer)이라고 지칭될 수 있다.
도 3a 및 도 3b는 제2실시예의 변형예에 따른 반도체구조물의 형성 방법을 설명한다. 제3실시예는 제2실시예와 유사할 수 있다. 제3실시예는 블록킹층의 일부를 잔류시켜 제2반도체층의 성장을 위한 시드층으로 사용할 수 있다.
도 2a 내지 도 2d를 참조하면, 블록킹층(103)이 형성된 상태에서, 히팅처리(105)를 수행한다.
다음으로, 도 3a에 도시된 바와 같이, 블록킹층(103)의 제거과정(105)이 수행될 수 있다.
블록킹층(103)을 제거하기 위해 HCl을 이용할 수 있다. 블록킹층(103)은 절연층(202)의 표면으로부터 모두 제거되며, 제1반도체층(102)의 표면 상에 일정 두께를 갖고 잔류할 수 있다. 제1반도체층(102) 상에 형성된 두께가 가장 두꺼우므로, 제1반도체층(102) 상에만 선택적으로 블록킹층(103S)을 잔류시킬 수 있다. 절연영역(202) 상에서 블록킹층(103)을 모두 제거할 수 있다. 예컨대, 산화물과 질화물 등의 절연물질 상에서 블록킹층(103)을 모두 제거하고, 실리콘저마늄 에피택셜층 상에만 실리콘층을 잔류시킨다. 이와 같은 잔류 블록킹층(103S)은 시드층으로 사용될 수 있다. 이하, 시드층(103S)이라고 약칭한다.
도 3b에 도시된 바와 같이, 시드층(103S)을 이용하여 제2반도체층(106)이 형성될 수 있다. 온도 변화없이, 즉 온도를 내리거나 올리는 것 없이, 제2온도를 유지한 상태에서 제2반도체층(106)이 형성될 수 있다. 제2반도체층(106)은 고온성장층을 포함할 수 있다. 제2반도체층(106)은 약 700℃ 이상의 높은 온도에서 성장될 수 있다. 제2반도체층(106)은 실리콘을 함유할 수 있다. 제1반도체층(102)과 제2반도체층(106)은 서로 다른 물질일 수 있다. 제2반도체층(106)은 실리콘층을 포함할 수 있다. 제2반도체층(106)은 고온선택적에피택시성장(HT-SEG)에 의해 형성될 수 있다. 즉, 시드층(103S)의 표면 상부에서만 선택적으로 성장될 수 있다. 제2반도체층(106)은 고온에서 성장된 실리콘에피택셜층을 포함할 수 있다.
제2반도체층(106)의 고온선택적에피택시성장(HT-SEG)을 위해, 성장가스와 식각가스를 이용할 수 있다. 성장가스는 실리콘함유가스를 포함할 수 있다. 실리콘함유가스는 실레인(SiH4), 디실레인(Si2H6) 또는 디클로로실레인(SiH2Cl2)을 포함할 수 있다. 식각가스는 HCl을 포함할 수 있다. 제2반도체층(106)은 고온선택적에피택시성장에 의해 형성될 수 있다. 예컨대, 제2반도체층(106)을 형성하기 위한 고온선택적에피택시성장은 제2온도, 즉 700℃ 이상에서 수행될 수 있다.
이와 같이, 제2반도체층(106)을 형성하므로써, 제1반도체층(102), 시드층(103S)과 제2반도체층(106)을 포함하는 이종 반도체층(107)이 형성될 수 있다.
비교예로서, HCl을 이용한 제거과정(105)을 진행하지 않는 경우, 절연영역(202), 특히 질화물 상에서 이상 성장이 발생할 수 있다. 즉, 실리콘저마늄에피택셜층 상에서만 선택적으로 실리콘에피택셜층을 성장하기 어렵다.
도 4a 내지 도 4c는 본 실시예들의 제1응용예를 설명한다. 제1응용예는 전계효과트랜지스터의 형성 방법을 설명한다. 제1응용예에 따른 전계효과트랜지스터는 PMOSFET를 포함할 수 있다.
도 4a에 도시된 바와 같이, 반도체기판(301)은 활성영역(303)과 소자분리영역(302)을 포함할 수 있다. 소자분리영역(302)은 STI 영역일 수 있다. 제2실시예와 동일하게, 소자분리영역(302)은 제1절연층과 제2절연층을 포함할 수도 있다. 반도체기판(301) 상에 이종 반도체층이 형성될 수 있다. 이종 반도체층은 전술한 실시예들 및 그 변형예들에 의해 형성될 수 있다. 예컨대, 이종 반도체층은 실리콘저마늄층(304)과 실리콘캡층(305)을 포함할 수 있다. 실리콘저마늄층(304)은 저온선택적에피택시공정에 의해 형성될 수 있다. 실리콘캡층(305)은 고온선택적에피택시공정에 의해 형성될 수 있다. 실리콘저마늄층(304)은 마이그레이션이 억제되어 있다.
실리콘저마늄층(304)과 실리콘캡층(305)을 포함하는 이종 반도체층은 채널영역(306)이 될 수 있다.
다음으로, 채널영역(306) 상에 게이트구조물(307)이 형성될 수 있다. 게이트구조물(307)은 게이트절연층(308), 게이트전극(309) 및 게이트캡층(310)을 포함할 수 있다.
게이트절연층(308)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 다른 실시예에서, 게이트절연층(308)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(308)은 고유전물질, 실리콘산화물, 실리콘질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전 물질은 실리콘산화물 및 실리콘질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 고유전 물질은 금속산화물, 금속산화질화물 또는 금속실리케이트를 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물, 하프늄실리콘산화질화물 또는 하프늄실리케이트를 포함할 수 있다. 고유전물질은 하프늄베이스 물질 외에 공지된 다른 고유전물질을 포함할 수도 있다.
게이트절연층(308)을 형성한 후에, 게이트스택 형성 공정(Gate stack formation sequence)을 이용하여 게이트스택이 형성될 수 있다. 이를 '식각되지 않은 게이트스택(Unetched gate stack)'이라고 지칭할 수 있다. 게이트스택을 형성하기 위해, 적어도 하나 이상의 도전층이 순차적으로 증착될 수 있다. 도전층은 금속-베이스 도전층(metal-base conductive layer), 실리콘-베이스 도전층(Silicon-base conductive layer) 또는 이들의 조합을 포함할 수 있다. 금속-베이스 도전층은 적어도 하나 이상(one or more layers)의 금속베이스층으로 형성될 수 있다. 금속-베이스 도전층은 티타늄, 티타늄질화물, 티타늄알루미늄질화물, 탄탈륨, 탄탈륨질화물, 텅스텐, 텅스텐질화물, 알루미늄 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 금속-베이스 도전층은 일함수를 갖는 금속 또는 금속베이스층을 포함할 수 있다. 실리콘-베이스 도전층은 도핑되거나 또는 언도핑될 수 있다. 실리콘-베이스 도전층은 도프드 폴리실리콘층 또는 언도프드 폴리실리콘층을 포함할 수 있다. 실리콘-베이스 도전층은 초기에 비정질상(amorphous state) 또는 다결정상(polycrystalline state)으로 형성될 수 있으나, 후속 열공정에 의해 다결정상이 될 수 있다. 실리콘-베이스 도전층을 위한 물질로는 실리콘, 실리콘저마늄 또는 다른 적합한 반도체를 포함할 수 있다.
위와 같은 게이트스택을 형성한 후에, 게이트절연층(308), 게이트전극(309) 및 게이트캡층(310)을 포함하는 게이트구조물(307)을 형성하기 위해, 게이트스택이 선택적으로 식각될 수 있다. 게이트스택을 식각하기 위해 포토리소그래피 및 식각공정이 수행될 수 있다. 예컨대, 감광막패턴(도시 생략)을 이용하여 게이트스택을 식각할 수 있다. 게이트스택을 식각한 이후에, 게이트절연층(308)이 식각될 수 있다. 게이트전극(309)은 금속-베이스 도전층의 식각에 의해 형성될 수 있다. 게이트캡층(310)은 실리콘-베이스 도전층의 식각에 의해 형성될 수 있다.
도 4b에 도시된 바와 같이, 제1소스/드레인영역(311)이 형성될 수 있다. 제1소스/드레인영역(311)을 형성하기 위해 제1도펀트가 도핑될 수 있다. 제1도펀트를 도핑하기 위해 임플란트와 같은 도핑기술이 적용될 수 있다. 제1소스/드레인영역(311)은 저농도 도핑영역(Lightly doping region)일 수 있다. 이를 소스/드레인확장영역(Source/Drain Extension region; SDE)이라고 지칭할 수 있다. 제1도펀트는 보론과 같은 p형 도펀트를 포함할 수 있다. 다른 실시예에서, 제1도펀트의 임플란트는 게이트구조물에도 수행될 수 있다. 예컨대, 게이트캡층(310)에 제1도펀트가 도핑될 수 있다.
도 4c에 도시된 바와 같이, 측벽스페이서(312)가 형성될 수 있다. 측벽스페이서(312)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 측벽스페이서(312)를 형성하기 위해, 스페이서층을 증착한 후 에치백할 수 있다.
제2소스/드레인영역(313)이 형성될 수 있다. 제2소스/드레인영역(313)을 형성하기 위해 제2도펀트가 도핑될 수 있다. 제2도펀트를 도핑하기 위해 임플란트와 같은 도핑기술이 적용될 수 있다. 제2소스/드레인영역(313)은 고농도 도핑영역(heavily doping region)일 수 있다. 이를 소스/드레인영역(Source/Drain region; SD)이라고 지칭할 수 있다. 제2도펀트는 보론과 같은 p형 도펀트를 포함할 수 있다. 제1도펀트와 제2도펀트는 동일 유형일 수 있다.
다음으로, 제2소스/드레인영역(313) 상에 실리사이드층(314)이 형성될 수 있다. 실리사이드층(314)은 게이트캡층(310) 상에도 형성될 수 있다. 실리사이드층(314)은 코발트실리사이드, 니켈실리사이드 또는 니켈백금실리사이드를 포함할 수 있다.
도 5는 제1응용예의 변형예를 설명한다.
도 5를 참조하면, 실리콘저마늄층(304)과 실리콘캡층(305)을 포함하는 채널영역(306)은 소자분리영역(302)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 실리콘저마늄층(304)을 형성하기 전에, 반도체기판(301)의 표면이 리세스될 수 있다.
도 6은 제1응용예의 또다른 변형예를 설명한다. 도 6은 RMG(Replacement Metal Gate) 공정을 수반하는 PMOSFET를 설명한다.
도 6을 참조하면, 채널영역(306) 상에 RMG-게이트구조물(RMG)이 형성될 수 있다. RMG게이트구조물(RMG)은 게이트절연층(308R), 일함수 금속층(309R) 및 저저항 금속층(310R)을 포함할 수 있다. RMG-게이트구조물(RMG)은 공지된 방법에 의해 형성될 수 있다. 예컨대, 희생게이트 및 측벽스페이서(312)를 형성한 후, 희생게이트를 제거하여 리세스를 형성한다. 이후, 리세스 내에 게이트절연층(308R), 일함수 금속층(309R) 및 저저항 금속층(310R)을 형성한다. RMG 공정은 게이트 라스트(Gate-last) 공정이라고도 일컫는다.
도 7은 본 실시예들의 제2응용예를 설명한다. 제2응용예는 전계효과트랜지스터(400)을 설명한다. 제2응용예는 eSiGe(embedded SiGe) 소스/드레인영역을 설명한다.
도 7에 도시된 바와 같이, 반도체기판(401)은 활성영역(403)과 소자분리영역(402)을 포함할 수 있다. 활성영역(403)에 채널영역(도면부호 생략)이 형성될 수 있다. 채널영역 상에 게이트구조물(407)이 형성될 수 있다. 게이트구조물(407)은 게이트절연층(408), 게이트전극(409) 및 게이트캡층(410)을 포함할 수 있다. 게이트구조물의 양측벽에 측벽스페이서(412)가 형성될 수 있다.
채널영역 양측의 활성영역(401)에 이종 반도체층이 형성될 수 있다. 이종 반도체층은 전술한 실시예들 및 그 변형예들에 의해 형성될 수 있다. 예컨대, 이종 반도체층은 실리콘저마늄층(405)과 실리콘캡층(406)을 포함할 수 있다. 실리콘저마늄층(405)은 저온선택적에피택시공정에 의해 형성될 수 있다. 실리콘캡층(406)은 고온선택적에피택시공정에 의해 형성될 수 있다. 실리콘저마늄층(405)은 마이그레이션이 억제되어 있다.
실리콘저마늄층(405)과 실리콘캡층(406)을 포함하는 이종 반도체층은 소스/드레인영역이 될 수 있다. 소스/드레인영역은 시그마(∑)-형상의 트렌치(404) 내에 형성될 수 있다. 트렌치(404) 내에 내장된 실리콘저마늄층(405)을 eSiGe(Embedded SiGe) 구조라고 지칭한다.
실리콘캡층(406) 상에 실리사이드층(407)이 형성될 수 있다.
도 8은 본 실시예들의 제3응용예를 설명한다. 제3응용예는 CMOSFET(500)를 설명한다.
도 8을 참조하면, CMOSFET(500)은 제1채널영역(306N)을 포함하는 NMOSFET와 제2채널영역(306P)을 포함하는 PMOSFET를 포함한다. NMOSFET와 PMOSFET는 반도체기판(301)에 형성된 소자분리영역(302)에 의해 서로 격리될 수 있다.
NMOSFET는 제1채널영역(306N) 상에 제1게이트구조물(307N)이 형성될 수 있다. 제1게이트구조물(307N)은 제1게이트절연층(308N), 제1게이트전극(309N) 및 제1게이트캡층(310N)을 포함할 수 있다. 제1게이트구조물(307N)의 양측벽에 제1측벽스페이서(312N)가 형성될 수 있다. 제1게이트구조물(307N) 양측의 반도체기판(301)에 제1N형 소스/드레인영역(311N)과 제2N형소스/드레인영역(313N)을 포함하는 N형 소스/드레인영역이 형성될 수 있다. 제2N형소스/드레인영역(313N) 상에 제1실리사이드층(314N)이 형성될 수 있다.
PMOSFET는 제2채널영역(306P) 상에 제2게이트구조물(307P)이 형성될 수 있다. 제2게이트구조물(307P)은 제2게이트절연층(308P), 제2게이트전극(309P) 및 제2게이트캡층(310P)을 포함할 수 있다. 제2게이트구조물(307P)의 양측벽에 제2측벽스페이서(312P)가 형성될 수 있다. 제2게이트구조물(307P) 양측의 반도체기판(301)에 제1P형소스/드레인영역(311P)과 제2P형소스/드레인영역(313P)을 포함하는 P형 소스/드레인영역이 형성될 수 있다. 제2P형소스/드레인영역(313P) 상에 제2실리사이드층(314P)이 형성될 수 있다.
위와 같이, PMOSFET의 제2채널영역(306P)은 실리콘저마늄층(304)와 실리콘캡층(305)를 포함할 수 있다. 실리콘저마늄층(304)은 저온선택적에피택시공정에 의해 형성될 수 있다. 실리콘캡층(305)은 고온선택적에피택시공정에 의해 형성될 수 있다. 실리콘저마늄층(304)은 마이그레이션이 억제되어 있다.
도 9는 본 실시예들의 제4응용예를 설명한다. 제4응용예는 핀채널전계효과트랜지스터(FINFET, 600)를 설명한다.
도 9에 도시된 바와 같이, 반도체기판(601)은 활성영역(603)과 소자분리영역(602)을 포함할 수 있다. 활성영역(603)에 핀영역(604)이 형성될 수 있다. 핀영역(604)은 소자분리영역(602)이 활성영역(603)의 표면보다 낮아지도록 리세스되므로써 형성될 수 있다. 핀영역(604)을 이종 반도체층으로 커버링될 수 있다. 즉, 실리콘저마늄층(605)과 실리콘캡층(606)으로 커버링될 수 있다. 실리콘저마늄층(605)과 실리콘캡층(606)은 핀채널영역이라고 지칭될 수 있다. 핀채널영역 상에 게이트절연층(607)이 형성되며, 게이트절연층(607) 상에 게이트전극(608)이 형성될 수 있다.
실리콘저마늄층(605)은 저온선택적에피택시공정에 의해 형성될 수 있다. 실리콘캡층(606)은 고온선택적에피택시공정에 의해 형성될 수 있다. 실리콘저마늄층(605)은 마이그레이션이 억제되어 있다.
도시하지 않았으나, 핀채널전계효과트랜지스터(FINFET, 600)는 소스/드레인영역을 더 포함할 수 있다. 여기서, 소스/드레인영역또한 실리콘저마늄층은 eSiGe 구조일 수 있다.
도 10은 본 실시예들의 제5응용예를 설명한다. 제5응용예는 메모리장치(700)를 설명한다.
메모리장치(700)는 셀영역(700C)과 주변회로영역(700P)을 포함할 수 있다. 셀영역(700C)에 매립워드라인(703), 비트라인(BL) 및 메모리요소(M)를 포함할 수 있다. 매립워드라인(703)은 게이트트렌치(701) 내에 내장될 수 있다. 게이트트렌치(701) 표면 상에 셀게이트절연층(702)이 형성될 수 있다. 매립워드라인(703) 상에 실링층(704)이 채워질 수 있다. 비트라인(BL)은 제1도핑영역(705)에 접속될 수 있다. 메모리요소(M)은 제2도핑영역(705)에 접속될 수 있다.
주변회로영역(700P)에 주변트랜지스터가 형성될 수 있다. 주변트랜지스터는 도 4C에 따른 트랜지스터를 포함할 수 있다. 따라서, 주변트랜지스터는 이종 반도체층으로 이루어진 채널영역을 포함할 수 있다. 이종 반도체층은 실리콘저마늄층(304)과 실리콘캡층(305)을 포함할 수 있다. 이종 반도체층은 전술한 실시예들에 따른 방법에 의해 형성될 수 있다. 예컨대, 실리콘저마늄층(304)은 고온선택적에피택시성장에 의해 형성될 수 있고, 실리콘캡층(305)은 고온선택적에피택시성장에 의해 형성될 수 있다. 실리콘캡층(305)을 형성하기 전에, 실리콘저마늄층(304)은 블록킹층 및 히팅처리가 수행될 수 있다. 이에 따라, 실리콘저마늄층(304)은 마이그레이션이 억제될 수 있다.
상술한 실시예들에 따른 반도체구조물은 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다. 또한, 반도체구조물은 로직장치(Logic device), 임베디드메모리(embedded memory), 파워장치(power device) 등에 적용될 수도 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판
102 : 제1반도체층
103 : 블록킹층
106 : 제2반도체층
107 : 이종 반도체층

Claims (28)

  1. 반도체기판 상에 저온성장층을 형성하는 단계;
    상기 저온성장층 상에 블록킹층을 형성하는 단계;
    상기 블록킹층 및 저온성장층이 형성된 반도체기판의 히팅처리 단계;
    상기 블록킹층을
    제거하는 단계; 및
    상기 히팅처리의 온도를 유지한 상태에서, 상기 저온성장층 상에 고온성장층을 형성하는 단계
    를 포함하는 반도체구조물 형성 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 히팅처리 단계는,
    상기 저온성장층의 성장온도보다 높은 온도까지 상승시키는 단계를 포함하는 반도체구조물 형성 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 블록킹층은 상기 저온성장층에 대해 비-선택성을 갖는 물질로 형성하는 반도체구조물 형성 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 블록킹층은 상기 히팅처리보다 낮은 온도에서 형성하는 반도체구조물 형성 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저온성장층은 상기 반도체기판에 대해 선택성을 갖는 물질로 형성하는 반도체구조물 형성 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 고온성장층은 상기 저온성장층에 대해 선택성을 갖는 물질로 형성하는 반도체구조물 형성 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저온성장층 및 고온성장층은 각각 선택적에피택시성장(SEG)에 의해 형성되는 반도체구조물 형성 방법.
  8. 제1영역과 제2영역을 포함하는 반도체기판을 준비하는 단계;
    상기 제2영역 상에 저온선택적에피택시성장에 의해 제1반도체층을 형성하는 단계;
    상기 제1반도체층 및 제1영역 상에 블록킹층을 형성하는 단계;
    상기 블록킹층 및 제1반도체층이 형성된 반도체기판의 히팅 처리 단계;
    상기 블록킹층을 제거하는 단계; 및
    상기 히팅 처리 온도를 유지한 상태에서, 상기 제1반도체층 상에 고온선택적에피택시성장에 의해 제2반도체층을 형성하는 단계
    를 포함하는 반도체구조물 형성 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 히팅처리 단계는,
    상기 저온선택적에피택시성장의 성장온도보다 높은 온도까지 상승시키는 단계를 포함하는 반도체구조물 형성 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 블록킹층은 상기 제1반도체층 및 제1영역에 대해 비-선택성을 갖는 물질로 형성하는 반도체구조물 형성 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 블록킹층은 상기 히팅처리온도보다 낮은 온도에서 형성하는 반도체구조물 형성 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1반도체층, 블록킹층 및 제2반도체층은 각각 실리콘-베이스층으로 형성하되, 상기 블록킹층은 상기 제1반도체층의 마이그레이션을 억제하는 물질로 형성하는 반도체구조물 형성 방법.
  13. 실리콘을 포함하는 반도체기판 상에 저온선택적에피택시성장에 의해 실리콘저마늄층을 형성하는 단계;
    상기 실리콘저마늄층 상에 상기 실리콘저마늄층의 마이그레이션을 억제하기 위한 실리콘블록킹층을 형성하는 단계;
    상기 실리콘블록킹층 및 실리콘저마늄층이 형성된 반도체기판의 히팅 처리 단계;
    상기 실리콘블록킹층을 제거하는 단계; 및
    상기 히팅처리 온도를 유지한 상태에서, 상기 실리콘저마늄층 상에 고온선택적에피택시성장에 의해 실리콘 캡층을 형성하는 단계
    를 포함하는 반도체구조물 형성 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 실리콘블록킹층은 상기 실리콘저마늄층에 대해 비-선택성을 갖는 물질로 형성하는 반도체구조물 형성 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 실리콘블록킹층은 상기 실리콘저마늄층의 마이그레이션을 억제하는 온도에서 형성하는 반도체구조물 형성 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 실리콘블록킹층은 실리콘함유가스와 H2 가스의 CVD 반응에 의해 형성하는 반도체구조물 형성 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 실리콘블록킹층을 제거하는 단계는,
    HCl을 이용하여 진행하는 반도체구조물 형성 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 실리콘블록킹층 및 실리콘 캡층을 형성하는 단계는,
    각각 실리콘함유가스를 이용하여 형성하되, 상기 실리콘캡층은 HCl 가스를 첨가하여 형성하고, 상기 실리콘블록킹층은 상기 HCl 가스를 미첨가하여 형성하는 반도체구조물 형성 방법.
  19. 실리콘-베이스영역과 절연영역을 포함하는 반도체기판을 준비하는 단계;
    상기 실리콘-베이스영역 상에 실리콘저마늄층을 형성하기 위해 저온선택적에피택시성장을 수행하는 단계;
    상기 실리콘저마늄층 및 절연영역 상에 상기 실리콘저마늄층 및 절연영역에 대해 비-선택성을 갖는 실리콘블록킹층을 형성하는 단계;
    상기 실리콘블록킹층 및 실리콘저마늄층이 형성된 반도체기판을 히팅처리하는 단계;
    상기 실리콘블록킹층을 제거하는 단계; 및
    상기 히팅처리 온도를 유지한 상태에서, 상기 실리콘저마늄층 상에 실리콘 캡층을 형성하기 위해, 고온선택적에피택시성장을 수행하는 단계
    를 포함하는 반도체구조물 형성 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 히팅 처리 온도는 상기 저온선택적에피택시성장의 성장온도보다 높은 반도체구조물 형성 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 히팅처리 단계는,
    상기 저온선택적에피택시성장의 성장온도로부터 상기 히팅처리 온도까지 상승시키는 단계를 포함하는 반도체구조물 형성 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 실리콘블록킹층을 제거하는 단계는,
    HCl을 이용하여 진행하는 반도체구조물 형성 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 실리콘블록킹층 및 실리콘 캡층을 형성하는 단계는,
    각각 실리콘함유가스를 이용하여 형성하되, 상기 실리콘캡층은 HCl 가스를 첨가하여 형성하고, 상기 실리콘블록킹층은 상기 HCl 가스를 미첨가하여 형성하는 반도체구조물 형성 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 실리콘저마늄층 및 실리콘캡층은 PMOSFET의 채널영역이 되는 반도체구조물 형성 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 반도체기판에 NMOSFET와 PMOSFET를 포함하는 CMOSFET가 형성되고, 상기 실리콘저마늄층 및 실리콘캡층은 상기 PMOSFET의 채널영역이 되는 반도체구조물 형성 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 실리콘저마늄층 및 실리콘캡층은 FINFET의 채널영역이 되는 반도체구조물 형성 방법.
  27. 채널형성영역과 소스/드레인형성영역을 포함하는 반도체기판을 준비하는 단계;
    상기 채널형성영역 상에 게이트구조물을 형성하는 단계;
    상기 소스/드레인형성영역을 식각하여 시그마 형상의 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 실리콘저마늄층을 형성하기 위해 저온선택적에피택시성장을 수행하는 단계;
    상기 실리콘저마늄층 상에 상기 실리콘저마늄층에 대해 비-선택성을 갖는 실리콘블록킹층을 형성하는 단계;
    상기 실리콘블록킹층 및 실리콘저마늄층이 형성된 반도체기판을 히팅처리하는 단계;
    상기 실리콘블록킹층을 제거하는 단계; 및
    상기 히팅처리 온도를 유지한 상태에서, 상기 실리콘저마늄층 상에 실리콘 캡층을 형성하기 위해, 고온선택적에피택시성장을 수행하는 단계
    를 포함하는 반도체구조물 형성 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 실리콘 캡층을 형성하는 단계 이후에,
    상기 실리콘 캡층 상에 실리사이드층을 형성하는 단계를 더 포함하는 반도체구조물 형성 방법.
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