KR20050071141A - 접합누설전류 측정 패턴의제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000012360 testing method Methods 0.000 title description 25
- 239000010410 layer Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000005259 measurement Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000004458 analytical method Methods 0.000 abstract description 3
- 238000012512 characterization method Methods 0.000 abstract description 3
- 238000002474 experimental method Methods 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000009429 electrical wiring Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Automation & Control Theory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
본 발명은 접합누설전류 측정 패턴의 제조방법에 관한 것으로, 보다 자세하게는 각각의 비아홀에 대응하는 살리사이드 패턴을 비아컨택 영역에만 형성함으로써 살리사이드 형성에 의한 접합누설전류의 특성분석을 용이하게 할 수 있는 방법에 관한 것이다.
본 발명의 접합누설전류 측정 패턴의 제조방법은 실리콘 기판의 상부에 소자분리막을 형성하는 단계; 상기 소자분리막의 사이에 웰 영역을 형성하는 단계; 상기 웰 영역의 상부에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역의 상부에 살리사이드막을 형성하는 단계; 상기 살리사이드막을 부분적으로 개방하는 식각을 행하는 단계; 상기 살리사이드막의 상부에 층간절연막을 증착하는 단계; 상기 층간절연막에 비아홀을 형성하고 금속을 충진하여 평탄화하는 단계; 및 상기 비아홀이 형성된 층간절연막의 상부에 금속배선을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 접합누설전류 측정 패턴의 제조방법은 살리사이드 패턴을 비아컨택 영역에만 부분적으로 형성함으로써 STI 소자분리 트렌치의 에지에 의한 누설전류를 배제하고 살리사이드막만의 접합누설전류를 측정할 수 있기 때문에, 불량분석이 용이하고 접합 특성에 의한 불량분석 결과를 신속하게 피드백 할 수 있어 신속한 공정의 실험을 통해 반도체 소자의 수율을 향상 시킬 수 있는 효과가 있다.
Description
본 발명은 접합누설전류(junction leakage current) 측정 패턴의 제조방법에 관한 것으로, 보다 자세하게는 각각의 비아홀(via hole)에 대응하는 살리사이드(salicide) 패턴을 비아컨택(via contact) 영역에만 형성함으로써 살리사이드 형성에 의한 접합누설전류의 특성분석을 용이하게 할 수 있는 방법에 관한 것이다.
종래에 모오스(metal-oxide-metal; MOS) 트랜지스터(transistor)에서는 금속배선과의 연결 계면에서 상대적으로 높은 면저항(sheet resistance) 값을 보인다. 상기 면저항은 높은 전력소모를 유발하고 집적회로 내부에 많은 열을 전달함으로써 소자의 동작에 나쁜 영향을 미치게 된다. 따라서 상기 면저항을 낮추기 위해 근래에 사용되는 방법은 소오스/드레인 그리고 게이트 전극의 상부에 실리사이드(silicide)막을 형성하는 것이다. 종래의 실리사이드 형성공정은 티타늄과 같은 실리콘과 반응할 수 있는 금속막을 게이트와 스페이서(spacer) 그리고 소오스/드레인 영역의 상부에 증착한다. 이후 한 번 내지 두 번의 열처리 공정을 통해 상기 증착된 금속막이 게이트의 폴리실리콘이나 소오스 또는 드레인의 실리콘과 반응하여 실리사이드막이 형성되고 반응하지 않은 금속막은 식각으로 제거한다. 상술한 바와 같이 실리사이드가 형성될 영역을 미리 정의하는 마스크 공정을 하지 않고 실리사이드를 형성하는 방법을 살리사이드 공정이라 한다.
상기 방법으로 형성된 살리사이드는 증착되는 두께에 따라 누설전류의 특성변화가 크며, 반도체 소자의 스탠바이(standby) 전류 특성에 큰 영향을 미친다. 때문에 살리사이드 공정에 기인하는 접합누설전류의 특성을 분석하기 위한 측정방법이 매우 중요하다.
도 1a 및 도 2a는 종래의 살리사이드에 기인하는 접합누설전류를 측정하기 위한 테스트 패턴의 일례를 보여주는 평면도이다.
먼저, 도 1a는 에어리어(area) 타입의 테스트 패턴을 보여주는 평면도이고, 도 1b는 A-A' 방향 그리고 도 1c는 B-B' 방향으로의 테스트 패턴을 보여주는 단면도이다.
다음, 도 2a는 페리페럴(peripheral) 타입의 테스트 패턴을 보여주는 평면도이고, 도 2b는 A-A' 방향 그리고 도 2c는 B-B' 방향으로의 테스트 패턴을 보여주는 단면도이다.
상기 에어리어 타입과 페리페럴 타입의 테스트 패턴은 B-B' 방향에서 형성된 STI(shallow trench isolation) 소자분리막의 개수에서 차이를 보이며, 그 이외의 구조는 동일하다.
상기 살리사이드 패턴을 형성하기 위한 공정단계를 도 1b를 참고하여 설명하면 다음과 같다. 소정 불순물 타입의 실리콘 기판(1)에 소자분리를 위한 STI 소자분리막(2)을 형성한다. 이후 기판과 동일한 타입의 불순물을 주입하여 웰(well) 영역(미도시)을 형성하고 상기 웰과 반대 타입의 불순물을 이온주입하여 소오스/드레인 영역이 포함된 활성영역(3)을 형성한다. 이후 상기 활성영역의 상부 전면에 살리사이드 막(4)을 형성한다. 이후 층간절연막(5)을 증착하고 비아홀이 형성될 영역을 개방하는 포토레지스트 패턴(미도시)을 형성한다. 이후 상기 포토레지스트 패턴을 식각마스크로 하여 건식식각을 행하여 상기 살리사이드막을 개방하는 비아홀(6)을 형성한다. 이후 상기 비아홀을 소정의 전도성 금속으로 충진하여 평탄화 공정을 거친다. 이후 상기 비아홀을 포함한 층간절연막의 상부 전면에 전기배선(7)을 형성하여 테스트 패턴을 완성한다.
하지만 상기 종래기술에 의한 테스트 패턴은 살리사이드막이 활성영역 전체에 걸쳐 형성되고, 누설전류의 영향이 큰 소자분리막의 에지부분(도 2c의 점선영역)과 접하기 때문에 살리사이드막 자체만의 접합누설전류 특성을 측정하기 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 각각의 비아홀에 대응하는 살리사이드 패턴을 비아컨택 영역에만 형성함으로써 살리사이드 형성에 의한 접합누설전류의 특성분석을 용이하게 할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판의 상부에 소자분리막을 형성하는 단계; 상기 소자분리막의 사이에 웰 영역을 형성하는 단계; 상기 웰 영역의 상부에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역의 상부에 살리사이드막을 형성하는 단계; 상기 살리사이드막을 부분적으로 개방하는 식각을 행하는 단계; 상기 살리사이드막의 상부에 층간절연막을 증착하는 단계; 상기 층간절연막에 비아홀을 형성하고 금속을 충진하여 평탄화하는 단계; 및 상기 비아홀이 형성된 층간절연막의 상부에 금속배선을 형성하는 단계로 이루어진 접합누설전류 측정 패턴의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 3a 또는 도 4a는 본 발명에 의한 살리사이드에 기인하는 접합누설전류를 측정하기 위한 테스트 패턴의 일례를 보여주는 평면도 이다.
먼저, 도 3a는 에어리어 타입의 테스트 패턴을 보여주는 평면도이고, 도 3b는 C-C' 방향 그리고 도 3c는 D-D' 방향으로의 테스트 패턴을 보여주는 단면도이다.
다음, 도 4a는 페리페럴 타입의 테스트 패턴을 보여주는 평면도이고, 도 4b는 C-C' 방향 그리고 도 4c는 D-D' 방향으로의 테스트 패턴을 보여주는 단면도이다.
상기 에어리어 타입과 페리페럴 타입의 테스트 패턴은 D-D' 방향에서 형성된 STI 소자분리막의 개수에서 차이를 보이며, 그 이외의 구조는 동일하다.
상기 살리사이드 패턴을 형성하기 위한 공정단계를 도 3b를 참고하여 설명하면 다음과 같다. 소정 불순물 타입의 실리콘 기판(10)에 소자분리를 위한 소자분리막(11)을 형성한다. 이후 기판과 동일한 타입의 불순물을 주입하여 웰 영역(미도시)을 형성하고 상기 웰과 반대 타입의 불순물을 이온주입하여 소오스/드레인 영역이 포함된 활성영역(12)을 형성한다. 이때 P31 또는 As75 이온을 주입하여 N형의 접합을 형성하거나, B11 또는 BF2 이온을 주입하여 P형의 접합을 형성한다.
이후 상기 활성영역의 상부 전면에 살리사이드막(미도시)을 형성한다. 이후 향후 형성될 비아홀의 하부영역 즉, 비아컨택 영역에만 살리사이드를 남겨두기 위한 마스크 패턴(미도시)을 형성한다. 이후 상기 마스크 패턴을 식각마스크로 하여 선택적으로 살리사이드를 식각하여 제거한다. 이후 상기 부분적으로 형성된 살리사이드(13)를 포함한 실리콘 기판의 전면에 층간절연막(14)을 증착하고 비아홀이 형성될 영역을 개방하는 포토레지스트 패턴(미도시)을 형성한다. 이후 상기 포토레지스트 패턴을 식각마스크로 하여 건식식각을 행하여 상기 살리사이드막을 개방하는 비아홀(15)을 형성한다. 이후 상기 비아홀을 소정의 전도성 금속으로 충진하여 평탄화 공정을 거친다. 이후 상기 비아홀을 포함한 층간절연막의 상부 전면에 전기배선(16)을 형성하여 테스트 패턴을 완성한다.
상술한 바와 같이, 본 발명에 의한 접합누설전류 테스트 패턴은 살리사이드 패턴을 비아컨택 영역에만 부분적으로 형성(도 4c의 점선영역)함으로써 STI 소자분리 트렌치의 에지에 의한 누설전류를 배제하고 살리사이드막만의 접합누설전류를 측정할 수 있기 때문에 불량분석이 용이하고 접합 특성에 의한 불량분석 결과를 신속하게 피드백(feed back)할 수 있어 신속한 공정의 실험을 통해 반도체 소자의 수율(yield)을 향상시킬 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련턴 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 접합누설전류 측정 패턴의 제조방법은 살리사이드 패턴을 비아컨택 영역에만 부분적으로 형성함으로써 STI 소자분리 트렌치의 에지에 의한 누설전류를 배제하고 살리사이드막만의 접합누설전류를 측정할 수 있기 때문에, 불량분석이 용이하고 접합 특성에 의한 불량분석 결과를 신속하게 피드백(feed back)할 수 있어 신속한 공정의 실험을 통해 반도체 소자의 수율(yield)을 향상시킬 수 있는 효과가 있다.
도 1a는 종래기술에 의한 접합누설전류를 측정하기 위한 에어리어 타입 테스트 패턴의 평면도.
도 1b 내지 도 1c는 종래기술에 의한 접합누설전류를 측정하기 위한 에어리어 타입 테스트 패턴의 단면도.
도 2a는 종래기술에 의한 접합누설전류를 측정하기 위한 페리페럴 타입 테스트 패턴의 평면도.
도 2b 내지 도 2c는 종래기술에 의한 접합누설전류를 측정하기 위한 페리페럴 타입 테스트 패턴의 단면도.
도 3a는 본 발명에 의한 접합누설전류를 측정하기 위한 에어리어 타입 테스트 패턴의 평면도.
도 3b 내지 도 3c는 본 발명에 의한 접합누설전류를 측정하기 위한 에어리어 타입 테스트 패턴의 단면도.
도 4a는 본 발명에 의한 접합누설전류를 측정하기 위한 페리페럴 타입 테스트 패턴의 평면도.
도 4b 내지 도 4c는 본 발명에 의한 접합누설전류를 측정하기 위한 페리페럴 타입 테스트 패턴의 단면도.
Claims (3)
- 접합누설전류 측정 패턴의 제조방법에 있어서,실리콘 기판의 상부에 소자분리막을 형성하는 단계;상기 소자분리막의 사이에 웰 영역을 형성하는 단계;상기 웰 영역의 상부에 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역의 상부에 살리사이드막을 형성하는 단계;상기 살리사이드막을 부분적으로 개방하는 식각을 행하는 단계;상기 살리사이드막의 상부에 층간절연막을 증착하는 단계;상기 층간절연막에 비아홀을 형성하고 금속을 충진하여 평탄화하는 단계; 및상기 비아홀이 형성된 층간절연막의 상부에 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 접합누설전류 측정 패턴의 제조방법.
- 제 1항에 있어서,상기 소오스/드레인 영역은 P31 또는 As75 이온을 주입하여 N형의 접합을 형성하거나, B11 또는 BF2 이온을 주입하여 P형의 접합을 형성함을 특징으로 하는 접합누설전류 측정 패턴의 제조방법.
- 제 1항에 있어서,상기 살리사이드막은 상기 비아홀의 비아컨택 영역에만 부분적으로 형성됨을 특징으로 하는 접합누설전류 측정 패턴의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030102042A KR100558064B1 (ko) | 2003-12-31 | 2003-12-31 | 접합누설전류 측정 패턴의제조방법 |
| US11/027,349 US7074711B2 (en) | 2003-12-31 | 2004-12-29 | Method of fabricating a test pattern for junction leakage current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030102042A KR100558064B1 (ko) | 2003-12-31 | 2003-12-31 | 접합누설전류 측정 패턴의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050071141A true KR20050071141A (ko) | 2005-07-07 |
| KR100558064B1 KR100558064B1 (ko) | 2006-03-07 |
Family
ID=34698945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030102042A KR100558064B1 (ko) | 2003-12-31 | 2003-12-31 | 접합누설전류 측정 패턴의제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7074711B2 (ko) |
| KR (1) | KR100558064B1 (ko) |
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-
2003
- 2003-12-31 KR KR1020030102042A patent/KR100558064B1/ko not_active IP Right Cessation
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- 2004-12-29 US US11/027,349 patent/US7074711B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US7074711B2 (en) | 2006-07-11 |
| KR100558064B1 (ko) | 2006-03-07 |
| US20050142838A1 (en) | 2005-06-30 |
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