KR20080029664A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 고단차 콘택홀의 매립 공정을 개선하여 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 표면을 포함한 층간절연막 상에 베리어막을 형성하는 단계; 상기 베리어막 상에 SiHx 씨드막을 형성하는 단계; 상기 콘택홀의 측벽 상부 및 층간절연막 상부의 베리어막 상에 형성된 SiHx 씨드막 부분을 처리해서 핵형성방지막으로 변환시키는 단계; 상기 핵형성방지막으로 변환되지 않은 나머지 SiHx 씨드막 부분 상에 금속 밀착층을 형성하는 단계; 상기 금속 밀착층이 형성된 콘택홀 내에만 선택적으로 금속 플러그를 형성하는 단계; 및 상기 금속 플러그를 포함한 핵형성방지막 상에 금속배선을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2b는 본 발명의 효과를 보여주는 사진.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 게이트
13 : 층간절연막 H : 콘택홀
14 : 베리어막 15 : SiHx 씨드막
15a : 핵형성방지막 16 : 금속 밀착층
17 : 금속 플러그 18 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고단차 콘택홀의 매립 공정을 개선하여 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
콘택홀(Contact Hole)을 매립하기 위한 종래의 기술로는 B-W(Blanket- Tungsten)방식에 의한 텅스텐막의 증착 후 CMP(Chemical Mechanical Polishing)하여 평탄화하는 방법이 있다.
상기 B-W 방식에 따르면, 반도체 기판 상에 콘택홀이 형성된 층간절연막을 형성한 후, 상기 콘택홀을 포함한 기판 전면 상에 낮은 접촉저항 및 산화막과의 접착력을 확보하기 위한 Ti, TiN을 사용하여 베리어막을 형성한다.
그 다음, 상기 베리어막 상에 장벽금속막을 형성한 다음, 단차피복성이 우수한 화학기상증착(Chemical Vapor Deposition : CVD)방법을 통해 텅스텐막을 증착하여 콘택홀을 매립한다.
계속해서, 상기 층간절연막이 노출되도록 텅스텐막과 장벽금속막 및 베리어막을 CMP(Chemical Mechanical Polishing)하여 상기 콘택홀 내에 금속 플러그를 형성한다. 이어서, 상기 기판 결과물 상에 잔류된 미립자 형태의 금속 잔류물을 제거하기 위해 습식 세정을 수행한다.
그러나, 전술한 B-W 방식의 경우에는 여러 가지 설비에서 다단계로 수행되는 공정들을 포함되 있으므로, 상기 금속 플러그의 형성시 총 설비 비용이 높게 요구되며, 공정 시간 또한 증가하여 생산성이 낮다는 문제점이 있다.
또한, 상기 습식 세정 이후에도 금속 잔류물이 기판 결과물 상에 잔류하여 후속 금속배선 형성시 상기 금속배선 사이에 잔류된 금속 잔류물들로 인해 단선(Bridge)이 유발되며, 이 때문에, 소자 불량이 야기되어 제조 수율을 크게 저하시킨다는 문제점이 있다. (Advanced Metallization for ULSI Applications 1992, p197∼208, Chris Yu et al 참조.)
콘택홀을 매립하기 위한 다른 종래기술로는 콘택홀 내에 선택적으로 금속 플러그를 형성하는 S-W(Selective-Tungsten) 방식이 있는데, 상기 S-W 방식은 B-W 방식과 달리 콘택홀 상에 Ti, TiN 과 같은 베리어막을 형성하지 않고 금속 플러그를 형성한다.
상기 S-W 방식은 콘택홀 내의 바닥에 노출되는 하부금속과 단결정/다결정 실리콘 및 콘택홀 측벽 구성물질인 실리콘 산화막과 같은 층간 절연막 상에서의 증착 특성 차이를 이용하는데, 콘택홀 내에 노출되어 있는 하부재료의 종류, 예컨데, 순수 금속, 금속 실리사이드, N+/P+ 실리콘 같은 종류에 따라 선택적으로 다른 성장속도로 성장하여 플러그를 형성한다.
그러나, 상기 플러그가 콘택홀의 바닥에서 상부로 성장하므로 콘택홀의 높이가 다른 경우에는 낮은 높이를 갖는 콘택홀 내에 형성된 플러그는 높은 높이를 갖는 콘택홀 내의 플러그가 콘택홀을 완전히 매립할 때까지 계속 성장하여, 결국, 콘택홀 주변으로 넘치는 현상이 발생하게 된다.
따라서, 콘택홀 상부로 돌출된 플러그를 제거하기 위해 추가적으로 CMP 공정과 습식세정을 수행해야 하는데, 이러한 현상은 고단차 콘택홀의 경우에 더욱 심화된다.
또한, 반도체 기판 상에 직접 형성되는 콘택홀의 경우 바닥에 노출된 실리콘 상에 텅스텐 플러그가 성장되면서 텅스텐이 실리콘 쪽으로 확산되어 웜홀(Wormhole)을 형성하여 누설전류를 발생시킴으로써, 소자의 불량을 유발한다는 문제점이 있다.
그리고, 콘택홀 측벽 재료와의 선택적 증착으로 인해 선택적으로 증착된 금속 플러그와 콘택홀 측벽과 갭(Gap)이 존재하므로 미관상으로 문제가 있으며, 이에 따라, 플러그 주변의 갭-매립 불량에 따른 상부 증착 배선 신뢰성의 저하문제가 유발될 수 있다. (Advanced Metallization for ULSI Applications 1992, p333∼339/T. S. Cale, F. S. Pintchovski& p83∼89, Ajay Jain et al. 참조)
따라서, 본 발명은 상기와 같은 종래 기술의 문제점들을 해결하기 위하여 안출된 것으로서, 고단차 콘택홀의 매립 공정을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 고단차 콘택홀의 매립 공정을 개선하여 반도체 소자의 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 표면을 포함한 층간절연막 상에 베리어막을 형성하는 단계; 상기 베리어막 상에 SiHx 씨드막을 형성하는 단계; 상기 콘택홀의 측벽 상부 및 층간절연막 상부의 베리어막 상에 형성된 SiHx 씨드막 부분을 처리해서 핵형성방지막으로 변환시키는 단계; 상기 핵형성방지막으로 변환되지 않은 나머지 SiHx 씨드막 부분 상에 금속 밀 착층을 형성하는 단계; 상기 금속 밀착층이 형성된 콘택홀 내에만 선택적으로 금속 플러그를 형성하는 단계; 및 상기 금속 플러그를 포함한 핵형성방지막 상에 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 SiHx 씨드막은 진공 중에서 상기 반도체 기판을 400∼500℃로 가열한 상태에서 실리콘화합물 가스와 1∼10 Torr의 저압 분위기에서 형성하는 것을 특징으로 한다.
상기 실리콘화합물 가스로는 SiH4 가스, 또는, Si2H6 가스를 사용하는 것을 특징으로 한다.
상기 SiHx 씨드막은 상기 실리콘화합물 가스를 가스 상태로 공급하는 방식, 또는, 상기 실리콘화합물 가스로 원격 플라즈마를 형성하여 이를 공급하는 방식을 통해 형성하는 것을 특징으로 한다.
상기 핵형성방지막은 상기 씨드막을 산화시키는 방식, 또는, 질화시키는 방식을 통해 형성하는 것을 특징으로 한다.
상기 씨드막을 형성하는 단계와 상기 핵형성방지막을 형성하는 단계는, 서로 다른 챔버 내에서 수행하는 것을 특징으로 한다.
상기 금속 밀착층은 CVD 방식을 통해 텅스텐막, 또는, 몰리브덴막으로 형성하는 것을 특징으로 한다.
상기 금속 플러그와 상기 금속배선은 동일 재질의 금속으로 형성하는 것을 특징으로 한다.
상기 금속 플러그는 CVD 방식을 통해 200∼300℃의 온도와 1mTorr∼1Torr의 압력 조건 하에서 형성하는 것을 특징으로 한다.
상기 금속배선은 PVD 방식을 통해 형성하는 것을 특징으로 한다.
상기 금속 플러그를 형성하는 단계와 상기 금속배선을 형성하는 단계는, 대기 노출 없이 동일 챔버에서 연속으로 수행하는 방식, 또는, 대기 노출하여 서로 다른 챔버에서 수행하는 방식을 통해 형성하는 것을 특징으로 한다.
상기 금속배선은 400∼600℃의 고온에서 형성하는 것을 특징으로 한다.
상기 금속배선을 형성하는 단계 후, 상기 금속배선이 형성된 기판 결과물을 열처리하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 콘택홀의 표면을 포함한 층간절연막 상에 베리어막과 SiHx 씨드막을 차례로 증착한 후, 상기 콘택홀의 측벽 상부 및 층간절연막 상부의 베리어막 상에 형성된 SiHx 씨드막 부분을 처리해서 핵형성방지막으로 변형시킨다.
이어서, 상기 핵형성방지막으로 변형되지 않은 나머지 SiHx 씨드막 부분에만 선택적으로 금속막을 매립하여 금속 플러그를 형성한 다음, 상기 금속 플러그를 포함한 층간절연막 상에 금속배선을 형성한다.
이렇게 하면, 상기 핵형성방지막이 형성되지 않은 부분에만 선택적으로 금속 막이 매립됨에 따라 상기 콘택홀이 넘치도록 금속막이 매립되는 현상을 방지할 수 있으며, 따라서, 후속 CMP 및 세정 공정을 수행할 필요가 없으므로 생산성을 향상시킬 수 있다.
또한, 상기 금속 플러그를 포함한 층간절연막 상에 금속배선을 증착함으로써, 상기 금속 플러그를 형성한 다음 CMP 공정을 수행하지 않고도 평탄화를 이룰 수 있으며, 습식 세정 후에 상기 금속배선 사이에 잔류된 금속 잔류물들로 인한 소자 불량을 방지하여 반도체 소자의 신뢰성 및 제조 수율을 개선할 수 있다.
자세하게, 도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 게이트(12) 및 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(11) 상에 상기 하부 구조물을 덮도록 층간절연막(13)을 형성한 후, 상기 층간절연막(13)을 건식 식각하여 콘택홀(H)을 형성한다.
이어서, 상기 기판(11)을 H2SO4 용액으로 5분 정도 세정하고, 연이어, 200:1의 비율로 희석된 HF 용액으로 90초 정도 습식 식각하여 콘택홀(H) 하부의 자연산화막 및 불순물을 제거한다.
계속해서, 직진성이 우수한 고밀도 플라즈마를 이용한 건식식각 공정을 수행하여 콘택홀(H) 바닥에 잔류하는 자연산화막이나 상기 건식 식각시 바닥에 퇴적되어 잔류할 수 있는 고분자층, 예컨데, CFx를 제거한다.
도 1b를 참조하면, 상기 콘택홀(H)의 표면을 포함한 층간절연막(13) 상에 단 차피복성이 우수한 CVD(Chemical Vapor Deposition) 방식을 통해 베리어막(14)을 형성한다.
이때, 상기 베리어막(14)은 접착력이 우수하고 저저항 안정화 물질인 Ti막과 같은 오믹층(Ohmic Layer)과 TiN막을 사용하여 연속막이 형성되는 최소 두께 이상의 두께로 각각 형성한다. 여기서, 상기 Ti막과 TiN막의 두께는 단차물의 최고 높이와 콘택홀(H)의 직경을 고려하며 누설전류 및 접촉저항과 같은 전기적 특성을 평가하여, 그 증착 방법에 따라 두께를 최적화하여 결정한다.
도 1c를 참조하면, 상기 베리어막(14)이 형성된 기판 결과물에 실리콘화합물 가스를 가스 상태로 공급하는 방식, 또는, 상기 실리콘화합물 가스로 원격 플라즈마를 형성하여 이를 공급하는 방식을 통해, 상기 베리어막(14) 상에 SiHx 씨드막(15)를 형성한다.
상기 SiHx 씨드막(15)은 진공 중에서 상기 반도체 기판(11)을 400∼500℃로 가열한 상태에서 SiH4 가스, 또는, Si2H6 가스를 공급하면서 1∼10 Torr의 저압 분위기를 유지하여, 표면 반응 구간에서 단차물의 표면 상에 단차피복성이 우수한 비정질 SiHx(x≤4)층을 증착함으로써 형성된다.
이때, 상기 SiHx 씨드막(15)은 이후에 진행되어질 금속 밀착층의 형성단계에서 그 두께의 1.2∼1.3배 정도가 소모되므로, 상기 SiHx 씨드막(15)의 두께는 형성 예정인 금속 밀착층의 두께를 기준으로 조절한다.
도 1d를 참조하면, 상기 SiHx 씨드막(15)이 형성된 기판(11) 결과물을 대기 노출 없이 다른 챔버로 이동시킨 후, 상기 콘택홀(H)의 측벽 상부 및 층간절연막(13) 상부의 베리어막(14) 상에 형성된 SiHx 씨드막(15) 부분을 처리해서 핵형성방지막(15a)으로 변환시킨다.
여기서, 상기 핵형성방지막(15a)은 상기 기판(11) 결과물을 바이어스 파워를 인가하지 않은 상태에서 일정 온도, 예컨데, 400℃ 정도의 온도로 가열하면서, 산소 플라즈마(Plasma), 또는, 암모니아 플라즈마를 이용하여 상기 콘택홀(H)의 측벽 상부 및 층간절연막(13) 상의 베리어막(14) 상에 형성된 SiHx 씨드막(15) 부분을 선택적으로 산화, 또는, 질화시킴으로써 형성한다.
이때, 상기 SiHx 씨드막(15)을 형성하는 과정과 상기 핵형성방지막(15a)을 형성하는 과정을 동일 챔버 내에서 연속하여 수행하지 않고, 서로 다른 챔버 내에서 수행함이 바람직하다. 이는, 상기 SiHx 씨드막(15)의 형성시 사용된 실리콘화합물 가스와 상기 핵형성방지막(15a)의 형성시 사용된 산소, 또는, 암모니아가 서로 반응하여 산화막이나 질화막 입자가 형성되는 불량이 유발되기 때문이다.
이를 방지하기 위해, 상기 SiHx 씨드막(15)을 형성하는 과정과 상기 핵형성방지막(15a)을 형성하는 과정을 동일 챔버 내에서 연속하여 수행하되, 그 중간에 챔버 내로 불활성 기체를 공급하여 상기 실리콘화합물 가스를 제거한 후, 상기 핵형성방지막(15a)의 형성하기 위한 산소, 또는, 암모니아 플라즈마를 공급하는 방법도 가능하다.
도 1e를 참조하면, 상기 핵형성방지막(15a)으로 변환되지 않은 나머지 SiHx 씨드막 부분에 CVD 방식을 통해 300℃ 이하의 온도와 1Torr 이하의 압력 하에서 금 속 밀착층(16)을 형성한다.
상기 금속 밀착층(16)은 실리콘 환원반응을 통해 선택적 증착 특성을 갖는 텅스텐막, 또는, 몰리브덴막으로 형성하며, 텅스텐막으로 형성하는 경우의 실리콘 환원반응식은 아래와 같다.
2WF6(g)+3Si(s)→2W(s)+3SiF4(g)
또한, 상기 금속 밀착층(16)을 형성한 후, 증착된 금속 밀착층(16) 내부 및 표면 상에 흡착되어 있는 미반응 WF6 와 SiF4 및 SiHF3 형태의 반응 생성 불순물을은 상기 기판(11)을 Ar 과 H2 를 혼합한 가스에 노출시켜 제거함이 바람직하다.
여기서, 상기 금속 밀착층(16)을 300℃ 이상에서 증착하는 경우에는 그 증착속도가 급격하게 증가하게 되는데, 예컨데, 0.5Torr의 압력에서 15sccm의 WF6와 2slm의 Ar을 사용하는 경우, 240℃에서는 1.1nm/분, 290℃에서는 165nm/분, 350℃에서는 195nm/분의 증착속도를 갖게 되는데, 이로 인해, 금속 밀착층(16)의 밀도가 감소되므로 상기 금속 밀착층(16)의 두께로 충분한 2∼30nm의 범위 내에서의 정확한 두께조절이 어려워진다.
한편, 450℃ 이상에서는 아래의 화학식으로 인하여 텅스텐실리사이드막이 형성되어 비저항이 급격히 증가된다.
2WF6(g)+7Si(s)→2WSi2(s)+3SiF4(g)
또한, 반응압력이 증가하면 막의 두께도 증가하는데, 345℃의 온도에서 20sccm의 WF6, 2slm의 Ar을 사용하는 경우, 0.5mTorr에서는 18nm, 1.0mTorr에서는 32nm, 2.0mTorr에서는 60nm의 두께를 갖게 된다.
따라서, 400∼500℃의 온도에서 원격 플라즈마의 사용 유무를 달리하여 10∼600초의 시간 동안 SiHx 씨드막 노출시키고 200∼300℃의 증착온도, 1mTorr∼1Torr의 증착압력에 따른 금속 밀착층(16)의 증착속도 변화를 측정하여 최적의 공정조건을 산출한 후, 산출된 조건을 사용하여 막을 형성한다.
만일, 리모트 플라즈마(Remote Plasma)를 사용하여 금속 밀착층(16)을 형성하는 경우에는, SiHx 씨드막의 형성 과정을 400℃ 이하의 온도에서도 수행할 수 있으므로, 기판(11)의 온도 변화에 따른 웨이퍼 냉각 및 가열에 소요되는 시간을 단축시킬 수 있다.
여기서, 상기 금속 밀착층(16)은 상기 SiHx 씨드막과 그 위에 흡착된 WF6 가스와의 표면 반응을 통해 형성되므로 단차피복성이 우수하며, 따라서, 콘택홀(H)의 내부에 균일하게 형성될 수 있다.
도 1f를 참조하면, 상기 금속 밀착층(16)이 형성된 콘택홀(H) 내에 금속막을 매립하여 금속 플러그(17)를 형성한다. 상기 금속 플러그(17)는 CVD 방식을 통해 200∼300℃ 정도의 온도와 1mTorr∼1Torr 정도의 압력 조건 하에서 형성한다.
이때, 상기 금속 플러그(17)는 일반적으로 사용되는 400℃ 정도의 온도 조건이 아니라, 그 보다 더 낮은 온도 및 압력 조건에서 형성되므로, 상기 핵형성방지막(15a) 상에서는 형성되지 않는다.
여기서, 상기 금속 플러그(17)의 증착 온도를 최대한 낮추기 위해 SiH4/WF6 반응을 이용하는 경우에는, 수소 환원 반응보다 반응성이 크기 때문에, 선택성에 영향을 주는 주요 인자인 SiH4/WF6 가스의 유량비율을 정밀하게 조절해야 한다.
예를 들어, SiH4의 양이 증가하면 낮은 온도에서 일어날 수 있는 SiH4 환원 반응이 동시에 진행되어 선택성이 저하되므로, 상기 SiH4/WF6의 유량비를 0.25∼3.0 정도로 조절함이 바람직하다.
또한, 상기 금속 플러그(17)를 형성하기 위한 금속막은 초기에는 상기 금속 밀착층(16)이 형성된 콘택홀(H)의 저면 및 측벽의 일부에만 형성되었다가, 나중에는 점점 그 두께가 증가하여 상기 콘택홀(H)의 상부로도 증착되므로, 그 증착 시간을 적절히 조절하여 금속막이 콘택홀(H)의 높이만큼 증착되도록 하여 금속 플러그(17)를 형성한다.
이때, 상기 금속 플러그(17)를 형성하기 위한 시간은 상기 콘택홀(H) 상부의 직경에서 상기 금속 밀착층(16)의 두께를 제외한 두께를 제외한 두께를 통해 산출해낸다.
여기서, 본 발명은 상기 금속막이 콘택홀(H)을 넘치도록 형성되는 현상 없이 금속 플러그(17)를 형성할 수 있으므로, 상기 금속 플러그(17)를 형성한 후에 CMP 및 세정 공정을 수행할 필요가 없으며, 따라서, 총 설비 비용 및 공정 시간을 단축시켜 생산성을 향상시킬 수 있다.
또한, 상기 습식 세정 이후에 기판(11) 결과물 상에 잔류하는 금속 잔류물들 로 인한 단선 및 소자 불량을 방지하여 반도체 소자의 신뢰성 및 제조 수율을 개선할 수 있다.
게다가, 본 발명은 금속 밀착층(16) 상에 금속 플러그(17)가 형성되므로 웜홀(Wormhole)의 형성으로 인한 누설전류 및 소자의 불량을 억제할 수 있으며, 또한, 상기 금속 플러그(17) 주변의 갭-매립 불량에 따른 상부 증착 배선 신뢰성의 저하문제를 개선할 수 있다.
도 1g를 참조하면, 상기 금속 플러그(17)를 포함한 핵형성방지막(15a) 상에 PVD(Physical Vapor Deposition) 방식을 통해 금속배선(18)을 형성한다. 이때, 상기 금속배선(18)은 상기 금속 플러그(17)와 동일 재질의 금속으로 형성한다.
이때, 상기 금속배선(18)은 상기 금속 플러그(17)를 형성한 챔버와 동일 챔버 내에서 대기 노출 없이 연속으로 형성하거나, 또는, 상기 금속 플러그(17)를 형성한 챔버와 다른 챔버 내에서 대기 노출하여 형성하며, 상기 금속 배선(18)의 형성을 통해 기판(11) 결과물이 평탄화된다.
또한, 상기 금속배선(18)과 금속 플러그(17) 계면에서의 혼합을 향상시키기 위해, 상기 금속배선(18)을 400∼600℃ 정도의 고온에서 형성하거나, 또는, 상기 금속배선(18)을 형성한 후, 상기 금속배선(18)이 형성된 기판(11) 결과물을 열처리하는 것이 바람직하다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 상기 콘택홀의 측벽 상부 및 층간절연막 상부의 베리어막 상에만 선택적으로 핵형성방지막을 형성함으로써, 금속 플러그용 금속막이 상기 콘택홀을 넘치도록 매립되는 현상을 방지할 수 있으며, 따라서, 후속 CMP 및 세정 공정을 수행할 필요가 없으므로 생산성을 향상시킬 수 있다.
또한, 본 발명은 상기 금속 플러그를 포함한 층간절연막 상에 금속배선을 증착함으로써, 상기 금속 플러그를 형성한 다음 CMP 공정을 수행하지 않고도 평탄화를 이룰 수 있으며, 습식 세정 후에 상기 금속배선 사이에 잔류된 금속 잔류물들로 인한 소자 불량을 방지하여 반도체 소자의 신뢰성 및 제조 수율을 개선할 수 있다.
게다가, 본 발명은 상기 금속 밀착층 상에 금속 플러그가 형성되므로 웜홀의 형성으로 인한 누설전류 및 소자의 불량을 억제할 수 있으며, 또한, 상기 금속 플러그 주변의 갭-매립 불량을 개선하여 상기 금속 플러그 주변의 갭-매립 불량에 따른 상부 증착 배선 신뢰성의 저하문제를 개선할 수 있다.
그리고, 본 발명의 경우에는 산화막, 또는, 질화막과 같은 비정질막의 핵형성방지막 상에 PVD 방식을 통해 금속배선이 형성되는데, 이 경우, 도 2a에 도시된 바와 같이, 상기 핵형성방지막 상에 형성된 텅스텐막의 그레인(Grain) 입자가 증가되며, 이를 통해, 면저항 감소 효과를 얻을 수 있다.
또한, 본 발명은 PVD 공정에 따라 금속배선을 형성함에 따라, 도 2b에 도시된 바와 같이, 포토(Photo) 공정시의 문제점인 난반사에 따른 PR(Photo Resist) 프로파일의 불량을 감소시킬 수 있으며, 이를 통해, 상기 PR 프로파일의 불량으로 인해 야기되는 배선 저항 불량을 최소화시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 콘택홀의 측벽 상부 및 층간절연막 상부의 베리어막 상에 형성된 SiHx 씨드막을 선택적으로 처리하여 핵형성방지막을 형성함으로써, 금속 플러그가 콘택홀의 상부에 넘치도록 형성되는 것을 방지할 수 있으며, 따라서, 상기 금속 플러그를 평탄화시키기 위한 CMP 및 세정 공정을 수행할 필요가 없으므로 생산성을 향상시킬 수 있을 뿐 아니라, 세정 후에 잔류된 금속 잔류물들로 인한 소자 불량을 방지하여 반도체 소자의 신뢰성 및 제조 수율을 개선할 수 있다.
또한, 본 발명은 금속 밀착층 상에 금속 플러그가 형성되므로 웜홀의 형성으로 인한 누설전류 및 소자의 불량을 억제할 수 있으며, 또한, 상기 금속 플러그 주변의 갭-매립 불량을 개선하여 상기 금속 플러그 주변의 갭-매립 불량에 따른 상부 증착 배선 신뢰성의 저하문제를 개선할 수 있다.
게다가, 본 발명은 핵형성방지막 상에 PVD 방식을 통해 금속배선을 형성함으로써 면저항 감소 효과를 얻을 수 있으며, 포토(Photo) 공정시 난반사에 따른 PR(Photo Resist) 프로파일의 불량을 감소시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (13)

  1. 반도체 기판 상에 형성된 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 표면을 포함한 층간절연막 상에 베리어막을 형성하는 단계;
    상기 베리어막 상에 SiHx 씨드막을 형성하는 단계;
    상기 콘택홀의 측벽 상부 및 층간절연막 상부의 베리어막 상에 형성된 SiHx 씨드막 부분을 처리해서 핵형성방지막으로 변환시키는 단계;
    상기 핵형성방지막으로 변환되지 않은 나머지 SiHx 씨드막 부분 상에 금속 밀착층을 형성하는 단계;
    상기 금속 밀착층이 형성된 콘택홀 내에만 선택적으로 금속 플러그를 형성하는 단계; 및
    상기 금속 플러그를 포함한 핵형성방지막 상에 금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 SiHx 씨드막은 진공 중에서 상기 반도체 기판을 400∼500℃로 가열한 상태에서 실리콘화합물 가스와 1∼10 Torr의 저압 분위기에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 실리콘화합물 가스로는 SiH4 가스, 또는, Si2H6 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 SiHx 씨드막은 상기 실리콘화합물 가스를 가스 상태로 공급하는 방식, 또는, 상기 실리콘화합물 가스로 원격 플라즈마를 형성하여 이를 공급하는 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 핵형성방지막은 상기 씨드막을 산화시키는 방식, 또는, 질화시키는 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 씨드막을 형성하는 단계와 상기 핵형성방지막을 형성하는 단계는, 서로 다른 챔버 내에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 금속 밀착층은 CVD 방식을 통해 텅스텐막, 또는, 몰리브덴막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속 플러그와 상기 금속배선은 동일 재질의 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 금속 플러그는 CVD 방식을 통해 200∼300℃의 온도와 1mTorr∼1Torr의 압력 조건 하에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 금속배선은 PVD 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 금속 플러그를 형성하는 단계와 상기 금속배선을 형성하는 단계는, 대기 노출 없이 동일 챔버에서 연속으로 수행하는 방식, 또는, 대기 노출하여 서로 다른 챔버에서 수행하는 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 금속배선은 400∼600℃의 고온에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 금속배선을 형성하는 단계 후,
    상기 금속배선이 형성된 기판 결과물을 열처리하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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