CN1697156A - 使用低温形成的阻挡金属层制作金属互连线的方法 - Google Patents

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Abstract

本发明涉及一种利用在低温下形成的阻挡金属层来制作金属互连线的方法。该方法包括步骤：在衬底上形成内层绝缘层；蚀刻内层绝缘层的预定区域以形成多个接触开孔；在接触开孔和蚀刻的内层绝缘层上形成欧姆金属层；在欧姆金属层上形成籽晶层；反复多次在籽晶层上形成金属层并氮化该金属层以形成阻挡金属层；并通过埋入接触开孔在阻挡金属层上形成金属互连线。

Description

使用低温形成的阻挡金属层制作金属互连线的方法
技术领域
本发明涉及制作半导体装置的方法；更具体地，涉及一种用低温形成的阻挡金属层制作金属互连线的方法。
背景技术
半导体装置的大规模集成导致设计规则的不断减小，因而为了保证半导体装置的可靠性以及实现大规模生产，也要求发展用来填充具有高的高度和0.5微米以下尺寸的接触孔(contact hole)或通孔(via hole)的合适技术。这种用来填充接触孔或通孔的技术对多层金属互连线形成的整体工艺有着重大影响。
对于填充接触孔或通孔的技术，最常用的方法是用由覆盖沉积(blanketdeposition)法形成的钨层来填充接触孔，然后对钨层进行化学机械抛光(CMP)工艺。
图1A和1B是说明用覆盖沉积法将钨层填入接触开孔(contact openings)内的传统方法的截面图。
参考图1A，在衬底11上形成绝缘层12，然后蚀刻形成接触开孔13。为保证低的接触电阻和与氧化层的附着力，在绝缘层12上形成基于金属氮化物的附着层。此处，钛层14和氮化钛层15形成为附着层。在氮化钛层15上形成钨(W)层16使钨层16充分填入接触开孔13中。此时，采用具有良好的台阶覆盖特性的化学气相沉积法(CVD)。而且，所形成的钨层16的厚度要大于接触开孔13的半径。
参考图1B，通过进行干蚀刻工艺或CMP工艺去除钨层16、氮化钛层15和钛层14，直至仅在接触开孔13内保留钨层16。之后，进行湿法清洗工艺去除还留在上述所得的衬底结构表面上的残留金属微粒。
然而上面的传统方法要用不同的设备分多步进行。这种传统方法由于延长了工艺时间，所以形成覆盖钨层的总成本非常高而半导体装置的产率很低，因而是不利的。
由于这个原因，提出了另一种在接触开孔内形成选择性钨层的方法。与上述用来形成覆盖钨层的传统方法不同，选择性钨层形成方法是一种以不同的生长速率选择性地形成栓塞的方法，其取决于暴露在接触开孔内的底部互连线材料，例如纯金属、金属硅化物和N/P+硅。特别是，当形成至少多于两层通过通孔连接的互连线而不形成附着层时，选择性钨层形成方法利用了以下事实，即由连接互连线的通孔所暴露出的底部金属层、单晶/多晶硅和在通孔侧壁形成的绝缘层例如氧化硅层，具有不同的沉积特性。
图2是通过应用传统的选择性钨层形成方法形成栓塞(plug)的截面图。
如图所示，在底部互连线21上形成绝缘层22，然后蚀刻形成接触开孔23露出底部互连线21。填入接触开孔23内的钨栓塞24是利用在底部互连线21和成为接触开孔23侧壁的绝缘层22之间的选择性沉积特性的不同来形成的。
然而根据选择性钨层形成方法，钨栓塞24从接触开孔23的底表面向上生长，但是在接触开孔23内形成的钨层24的生长继续进行，使得钨层24溢出到旁边区域。在这种情况下，与覆盖钨层形成方法类似，使用CMP工艺以除去钨塞24的溢出部分，随后应用湿法清洗工艺。
而且，如果底部互连线21是硅衬底，则位于由接触开孔23露出的部分硅衬底21上的钨栓塞24向硅衬底21生长和扩散，从而形成虫洞(wormhole)造成漏电流和随后的有缺陷装置。结果，这种选择性钨层形成方法在填充形成在至少多于两个互连线结构上的接触开孔的情况时的应用就受到限制。
此外，因为形成接触开孔侧壁和底部互连线的材料间的选择性沉积特性不同，在选择性形成的钨栓塞和接触开孔的侧壁间形成了缝隙，因而造成不良的形态以及由于溢出的钨所导致的顶部互连线可靠性下降。
图3是应用化学气相沉积法填充到接触开孔中的传统的金属栓塞的截面图。
如图所示，在具有杂质层的硅基衬底31上形成绝缘层33，然后该层33被蚀刻形成接触开孔34。在上述得到的衬底结构上形成钛层35和氮化钛层36。
接着，在氮化钛层36上形成铜(Cu)层37，并且通过用物理气相沉积(PVD)法，即溅射法，在位于绝缘层33的未蚀刻部分的铜层37上形成基于材料如铝、钛和钽的金属层38。
之后，通过暴露于空气中或者通过使用氧等离子体使金属层38氧化，从而形成金属沉积阻挡层39。
在铜层37的暴露部分上选择性地形成金属线40。然后，通过应用金属-有机化学气相沉积(MOCVD)法形成填充由金属线40所围成区域的金属栓塞41。这里金属栓塞41是铝制的。
然而当接触开孔的直径突然减小时，如果接触开孔的高度增加，那么使用溅射法如离子金属等离子体(IMP)法、长程贯穿溅射(LTS)法或平行溅射法，来形成作为阻挡金属层的氮化钛层36的缺点就会很突出。即沉积材料的方向性增加，因而台阶覆盖能力在接触开孔34的底部增加而在接触开孔34的侧壁减小，结果，在接触开孔34的侧壁上就不会发生形成金属栓塞41所必需的成核。在这种情况下，金属栓塞41形成在接触开孔34的底表面上并向上生长，如果接触开孔34的高度较低，与选择性钨层形成方法类似，金属栓塞41就会溢出到旁边区域，或者如果接触开孔34的高度较高，那么形成金属栓塞41的周期就被延长。同样，由于通过预定的氧化工艺，金属沉积阻挡层39形成在部分阻挡金属层36的上方，因此金属栓塞41就不会在金属沉积阻挡层39上生长。
图4A是说明当通过应用IMP方法，该方法是能够通过提高方向性来改善在接触开孔的底表面的台阶覆盖特性的物理沉积法，将由氮化钛(TiN)制成的阻挡金属层沉积在高度较高，例如长径比约为7.5的接触开孔上时的台阶覆盖特性的图示。
与此同时，图4B是说明通过应用CVD法在阻挡金属层上形成金属层时的台阶覆盖特性的图示。在这种情况下，该阻挡金属层由钛制成，并通过应用IMP法将其沉积在高度较低，如长径比约为2.5的接触开孔上。
参考图4A，发现阻挡金属层约50％的厚度在接触开孔的底部。然而在接触开孔的侧壁，几乎看不到阻挡金属层。阻挡金属层在底部和侧壁的厚度差异加速了在将该阻挡金属层暴露于空气后，沉积钨层的过程中初始成核所用时间的差异。该结果的原因是因为当阻挡金属层暴露在空气中时，由于阻挡金属层的密度变化取决于这些厚度差异，因而通过天然氧化反应在薄的阻挡金属层上所获得的氧气量有大幅变化。
也就是说，如所测量的从接触开孔的入口到接触开孔的侧壁，阻挡金属层的厚度减小，并且这种厚度的减小在长径比增大时变得明显。这种阻挡金属层厚度减小的结果就是钨层的厚度减少，如同下降到接触开孔的底部一样。这个结果也在图4B中示出，其中钨层在具有低长径比的接触开孔上沉积的阻挡金属层上形成。由于在接触开孔的入口和表面沉积迅速进行，因此在入口处产生突起，从而在用于栓塞的钨层中产生缝隙。
为解决上述的缺陷，提出通过应用具有良好台阶覆盖特性的CVD法形成基于材料如氮化钛的阻挡金属层。
然而，由于氮化钛层的沉积在高温下进行并且使用无机化合物如四氯化钛(TiCl4)作为原始气，当氮化钛的沉积温度变高时，用来降低接触电阻的钛在接触开孔底部与硅衬底会过度反应。这种钛和硅衬底的过度反应导致漏电流增加，进而在装置中产生缺陷。
同样，如果腐蚀性元素如氯(Cl)留在阻挡金属层内，则金属栓塞和互连线会被腐蚀，从而产生断路，进一步造成缺陷装置。
当应用使用金属有机材料的CVD或MOCVD法时，可以在低温下进行沉积；然而由于含杂质的碳残留在沉积层内以及在接触开孔的侧壁和底部台阶覆盖特性劣化导致电阻上升。尤其是在用铜来形成金属互连线的情况下，与使用铝栓塞和CVD法的情况相比，形成厚度更大的用来防止铜扩散的阻挡金属层。在应用具有比铜更好的阻挡特性而比氮化钛的电阻率高的氮化钽作为阻挡金属材料的情况下，通过使用铜作为互连线材料所得到的改善互连线电阻的作用被严重削弱。例如，如果互连线的宽度是0.2μm，与填充接触开孔并同时形成互连线的双层镶嵌(dual damascene)工艺相比，使用单层镶嵌(single damascene)工艺形成铜互连线的方法使互连线的电阻下降了11％。尤其是与单层镶嵌工艺比较，因为长径比增加，为了防止铜的扩散，在应用双层镶嵌工艺时阻挡金属层就形成得很厚。如果阻挡金属层在硅基衬底上形成得很薄，那么由于高扩散性，即使在200℃的低温下铜也会扩散到硅基衬底的内侧，从而以铜硅化合物的形式形成进一步降低装置特性的深位阱(deep level trap)。
因此，更常应用单层镶嵌工艺通过使用传统的覆盖钨层形成方法或回蚀刻(etch-back)工艺用铝来填充接触开孔，并随后形成铜互连线。同样，当通过采用CVD法使用铝时，在通过应用PVD法得到的衬底上，或者在通过用有机化合物沉积的阻挡金属层上不能均匀成核。这种不均匀的成核造成了粗糙表面。即使为了解决上述问题而不暴露在空气中连续进行CVD法和PVD法，由于高度较高的接触开孔的侧壁处的不良台阶覆盖特性，导致可能仍然难以形成栓塞。因而，为了降低沉积温度，即CVD法中的问题，提出另一种应用原子层沉积法和等离子体的方法；然而由于要求使用新设备来实施所提出的方法，因而依然可能是不利的，并且这将不利地增加制造成本。
发明内容
因而，本发明的一个目的在于提供一种制造半导体装置中的金属互连线的方法，该方法能够保证阻挡金属层所要求的台阶覆盖特性的同时在低温下形成阻挡金属层。
根据本发明的一个方面，提供一种制造半导体装置中的金属互连线的方法，包括以下步骤：在衬底上形成一个内层绝缘层；蚀刻该内层绝缘层的预定区域形成多个接触开孔；在接触开孔和蚀刻的内层绝缘层上形成欧姆金属层；在该欧姆金属层上形成籽晶层；反复在籽晶层上形成金属层并氮化该金属层以形成阻挡金属层；然后通过埋入接触开孔在阻挡金属层上形成金属互连线。
附图说明
结合附图和对以下优选实施方案的描述，将更好地理解本发明的上述和其他目的和特征，其中：
图1A和1B是说明通过使用覆盖沉积方法形成钨层的传统方法的截面图；
图2是简要示出用传统的选择性钨层形成法形成钨栓塞的截面图；
图3是说明用化学气相沉积(CVD)法填充接触开孔的传统方法的截面图；
图4A是说明用离子金属等离子体(IMP)法在高度高接触开孔上形成的阻挡金属层的台阶覆盖特性图；
图4B是示出在阻挡金属层上通过用CVD法形成的金属层的台阶覆盖特性的图示，该阻挡金属层是用IMP法在低高度的接触开孔上形成的；
图5A-5G是说明根据本发明的第一实施方案制造金属互连线结构的方法的截面图；
图6是本发明的第二实施方案的金属互连线结构的截面图；
图7是本发明的第三实施方案的金属互连线结构的截面图；
图8A是说明根据本发明在低温下形成的阻挡金属层的台阶覆盖特性的图示；
图8B是说明根据本发明低温下沉积在阻挡金属层上的铝互连线的台阶覆盖特性的图示；
图9A和9B是说明根据本发明用双层镶嵌法形成金属互连线的方法的截面图。
具体实施方式
根据本发明的优选实施方案并参考附图，将详细描述利用在低温下形成的阻挡金属层制作金属互连线的方法。
图5A-5G是说明根据本发明的第一实施方案制造金属互连线的方法的截面图。
参考图5A，在具有半导体装置元件52如栅结构或位线的硅基衬底51上形成绝缘层53。然后应用光刻法工艺和干蚀刻法蚀刻绝缘层53，从而得到暴露出衬底51和半导体装置元件52的接触开孔54。这里，接触开孔54是用金属互连线接触半导体元件52和硅基衬底51的接触孔或通孔。随着半导体装置集成电路的规模增大，每个接触开孔54的高度变高，同时接触开孔54之间高度的差异变得显著。
在形成接触开孔54后，进行去除在每个接触开孔54底面上的原始氧化物层和残留杂质的湿蚀刻工艺。这时通过首先将上述的衬底结构浸入到硫酸(H2SO4)浴中约5分钟，然后浸入稀释的氢氟(HF)酸浴中约90秒来进行湿蚀刻工艺。这里氢氟酸相对于稀释化学品的稀释比例为约200比约1。
下一步，采用具有良好方向性的高密度等离子体的干蚀刻工艺去除可能留在接触开孔54的底面上的原始氧化物层，或者在之前所进行的形成接触开孔54的干蚀刻工艺后留在接触开孔54的底面上的含有材料例如氟化碳(CF)的高度聚合层。
如上所述，如果接触开孔54经过随后的两个蚀刻工艺处理，就可以保持接触开孔54表面清洁，而没有杂质和原始氧化物层。
参考图5B，通过应用在高度较高的接触开孔54的侧壁上具有不良台阶覆盖特性的物理气相沉积(PVD)法形成欧姆金属层55。用来形成欧姆金属层55的PVD法的例子有离子金属等离子体体法(IMP)、长程贯穿溅射法(LTS)和平行溅射法。这里该欧姆金属层55优选由材料如钛(Ti)或氮化钛(TiN)制成，该材料用作降低接触电阻的低电阻稳定材料。这时，考虑绝缘层53的最大厚度和接触开孔54的直径以确定欧姆金属层55的厚度。同样，评估电子特性如漏电流和接触电阻来确定欧姆接触层55的最佳厚度。
参考图5C，在欧姆金属层55上形成用来形成钨层的籽晶层56。这时，籽晶层56为硅层和含氢的无定形硅(SiHx)层的其中之一，其中表示氢原子数比的x的范围为约0≤x≤约4。
作为将无定形硅层形成为籽晶层56的例子，硅基衬底51被转移到腔室内，然后在真空状态下在约400℃到约500℃的温度范围内加热。同时，将Ar和SiH4气体注入炉内，同时保持在例如约1托到约10托的范围的低压状态。保持这种状态，在表面反应区域形成无定形硅层。由于无定形硅层是通过表面反应形成的，因此无定形层具有良好的台阶覆盖特性。同样，通过考虑随后形成的上述钨层的厚度来确定随时间和温度增加的籽晶层56的厚度。
参考图5D，在籽晶层56上尤其是通过硅的还原反应来形成上述钨层57。通过提供六氟化钨(WF6)气体到籽晶层56来引起形成钨层57的硅的还原反应。该硅的还原反应表达如下：
           式1
在硅的还原反应中，存在于籽晶层56底部的硅被消耗掉的量是钨层57厚度的约1.2到约1.3倍，并且在钨层57形成后保留预定厚度。特别地，该钨层的功能为粘结层。
同时，上述硅还原反应的产物如未反应的WF6、SiF4和SiHF3可以通过被吸收在钨层57的内侧和表面上而依然留存。因而为了除去这些吸收的产物，将钨层57暴露在Ar和H2的混合气中一段预定的时间。
在用铜作为金属互连线材料的情况下，为加强扩散阻挡性就有必要增大钨层57的厚度。
当被置于籽晶层56上时，钨层57具有自限性(self-limited)，虽然该特性依形成钨层57的工艺方案而不同。因而，重复形成钨层57和氮化该钨层57的步骤，从而得到氮化钨(WN)层。
参考图5E，将更详细地描述氮化钨层57A的形成。
如图所示，图5D中所示的钨层通过硅的还原反应形成，随后被氮化。重复这些连贯的步骤将钨层57转化成上述成为阻挡金属层的氮化钨层57A。此处，氮化钨层57A特别用作扩散阻挡金属层。这时，利用含氮气体如NH3、N2H4或N2通过应用远程等离子体体法来使钨层57氮化。
若钨层57在高于约300℃的温度下沉积，则钨层47的沉积速率迅速提高，从而导致钨层57的密度减小。例如，如果在沉积时总压力为约0.5托，并且使用约15sccm的WF6气体和约2slm的Ar气，沉积速率在约240℃温度下为约1.1nm/分钟，但在约290℃下就变成约165nm/分钟。
如上所述，若沉积速率增加，就很难精确控制成为连续层型的依赖接触开孔54直径的阻挡金属层的厚度。阻挡金属层的适宜厚度范围为约2nm到约30nm。
同时，如果沉积温度升到约450℃，形成钨层57的WF6原始气与籽晶层56反应形成硅化钨(WSix)，其中表示硅的原子比的x小于或等于约2。原始气和籽晶层56间的化学反应表示如下。
        式2
硅化钨层的形成引起电阻率急剧增大。例如，当钨布置在氮化钛/钨钛的粘结层上时，钨的电阻率为约5Ω-cm到约10Ω-cm。同样，当钨在从约236℃到约292℃的温度范围内被置于硅衬底上时，钨的电阻率在约31.7μΩ-cm到约114μΩ-cm的范围内。然而，当在约500℃的温度下被置于硅衬底上时，硅化钨具有约500μΩ-cm的高电阻率。
同样，在反应压力增大的情况下，钨层57的自限制(self-limited)厚度也增大。例如，如果反应压力以约0.5毫托、约1.0毫托和约2.0毫托的顺序依次增大，钨层57的自限制厚度就分别以约18nm、约32nm和约60nm的顺序依次变化。这时沉积温度为约345℃，并使用约20sccm的WF6气体和约2slm的Ar气。
由于钨层57的自限制厚度增大，有必要确定一个考虑到不同的参数的最佳工艺方案。在籽晶层6的形成期间的更详细的参数中，SiH4气体的供应参数为例如温度的变化范围为约400℃到约500℃，使用或不使用远等离子体法，不同的SiH4气体暴露时间，然后测量依赖于从约200℃到约300℃的沉积温度范围和从约1毫托到约1托的压力范围的钨层57沉积速率的变化。在使用远等离子体法的情况下，可以在低于约400℃的温度下形成籽晶层56。
在形成氮化钨层57即阻挡金属层的步骤中，可依次单独在反应室中分别加入反应原料，或者在供应每种反应原料的中间供应惰性气体一段预定的时间。通过这种反应原料的特殊供应，可以改善沉积层的台阶覆盖性质并除去沉积层内存在的杂质。
参考图5F，通过应用提供良好台阶覆盖性质的典型沉积方法，例如化学气相沉积(CVD)法或原子层沉积(ALD)法，将第一铝(Al)层58A填充到开孔54内。然后将第一铝层58A暴露于空气中。虽然未示出，但这时由于此种暴露，就在第一铝层58A的表面上形成了原始氧化物层。然后利用Ar等离子体通过物理蚀刻工艺除去该原始氧化物层。如果第一铝层58A不暴露在空气中，则可省略该物理蚀刻工艺。
下一步，通过应用物理气相沉积(PVD)法在第一铝层58A上形成第二铝层58B。之后，进行重熔(re-flow)法使第二铝层58B平坦化。这里通过在真空状态下对上述衬底结构进行热处理来进行重熔法。特别地，在惰性气体如Ar的气氛中，在约350℃到约500℃的温度范围内进行热处理，持续约几秒到几分钟，优选为约30秒到约180秒。
参考图5G，在重熔法和物理蚀刻工艺期间，为去除原始氧化物层而向所得的衬底结构所供的热导致第一铝层58A和第二铝层58B之间界面的消除，从而形成单层铝互连线58。即，当第一和第二铝层58A和58B的铝流动以填入开孔54时，就形成了铝互连线58，同时由于重熔法使铝互连线58的上表面平坦化。
如上所述，由于铝互连线58源于通过晶粒生长而形成的第一铝层58A，所以铝互连线58具有改善的结晶质量。
在形成铝互连线58后，通过应用PVD法在铝互连线58上形成抗反射涂层59。这时，该抗反射涂层59由材料如钛和氮化钛制成，并且可由该选定材料的单层或这些材料的堆叠层形成。
根据本发明的第一实施方案，使用铝来代替使用钨作为形成互连线，例如栓塞的材料，同时应用CVD法。当应用预定工艺来形成铝互连线并在高于界面反应初始温度的温度下进行该预定工艺时，钨层隔绝空气加热到约400℃≤T≤约500℃的温度(T)范围，然后利用预定气体例如NH3或N2进行远等离子体工艺，这样钨层就转化成氮化钨(WNx)，其中代表氮的原子比的x小于或等于约2。这时，氮化钨层作为阻挡金属层来防止随后形成的铝互连线的铝扩散和与位于铝互连线下的底层反应。
同时，为了应用CVD法将第一铝层埋入接触开孔，可以利用铝化合物，例如氢化二甲基铝(DMAH)或甲基吡咯烷铝烷(MPA)的只在导体材料上形成的选择性生长特性，仅在氮化钨层上形成第一铝层。因此，第一铝层就在约250℃到约400℃的温度范围和约1托到约10托的压力范围下形成。
当铝化合物扩散到衬底内时，在低温下使用具有上述选择性生长特性的铝化合物会干扰有机化合物。结果，就得到了通过控制导致装置产量下降的工艺方案来防止或最小化由于不稳定反应产生的粒子所导致的装置产量下降的作用。
因此，当在其上形成有阻挡金属层接触开孔内选择性形成金属栓塞，例如铝互连线时，由于反应气体在气相分解的特性，传统使用的不具有选择性生长特性的铝化合物例如三甲基铝(TMA)、三异丁基铝(TIBA)和二甲基乙胺铝烷(DMEAA)可导致在除了阻挡金属层外的绝缘层上成核。同样，当金属栓塞在衬底结构的整个表面上连续形成时，其通过在隔绝空气的情况下在接触开孔上形成阻挡金属层来制备，由于粒子生成与所使用的沉积方法无关，因此装置的产率仍然下降。
图6是根据本发明的第二实施方案示出金属互连线的截面图。这里对图中同样的结构元件使用与在第一实施方案中相同的附图标记，并且该结构元件的形成将不再详细描述。
特别地，除了如在第一实施方案中所述的采用铝层58作为栓塞来填充接触开孔54以外，第二实施方案举例说明将铝层58用作互连线。
如该图所示，通过应用CVD法，在阻挡金属层57A上形成铝层58。这里，阻挡金属层由氮化钨制成并在低温下形成同时具有良好的台阶覆盖性。同样，除了CVD法以外，铝层58可通过应用ALD法或交替供应反应气体的多序列步骤来形成。
下一步，通过应用上述相同的方法，在铝层58上形成铜层60。这时铜层60不暴露在空气中，并通过考虑计划注入铝层58的铜量来确定铜层60的厚度。然后将铜原子分散到铝层58内，并且，为了通过晶粒生长来提高可靠性，在保持真空状态的炉内和在惰性气体例如Ar的气氛中进行预定时间的热处理。在热处理进行的同时，平坦化铝层58。
之后在铜层60和平坦化的铝层58上形成抗反射层，从而得到具有良好可靠性的平坦化的金属互连结构。
如果需要掺入可改善由于对金属互连线施加应力而引起的金属互连线断路的允许限度的杂质，例如硅，那么在沉积氮化钨层57A和随后的铝层58时，顺序加入含硅化合物、氢气和惰性气体。在这种情况下，在后续的热处理过程中能包含在铝层58内的硅浓度较低，因而当大部分硅由于在氮化钨层57A内集聚在一起而留存时，仅痕量的硅被扩散。
图7示出根据本发明的第三实施方案的金属互连线结构的截面图。特别是在第三实施方案中，相对于互连线具有最低电阻的铜层在阻挡金属层，即低温下沉积的氮化钨层上形成。同样，出现在第一和第二实施方案中的相同附图标记被用于在第三实施方案中的相同的结构元件。
如图所示，与第二实施方案不同，其中铝层用于填充接触开孔，同时形成金属互连线，通过应用CVD法在成为阻挡金属层的氮化钨层57A上形成铜层61，然后在铜层61上形成抗反射涂层59。
由于铜的高扩散性，重复数次形成无定形硅层、形成钨层和对钨层进行氮化的步骤，以防止发生由在形成多层互连结构的后续过程期间施加到衬底51上的热能所引起的铜扩散。
这时，氮化钨层57A的厚度或上述连续步骤的重复次数可因取决于所应用的半导体装置的后续热处理工艺温度的不同而变化。因此，对每个所应用的半导体装置，有必要确定最佳厚度和形成氮化钨层57A的重复步骤的次数。
当形成作为阻挡金属层并具有通过PVD法形成在另一由Ti或TiN制成的阻挡金属层55上的具有良好的台阶覆盖特性的上述氮化钨层57A时，通过形成在上述两个阻挡金属层57A和55之间的不连续层和这两个阻挡金属层57A和55晶格的不同来改善对铜扩散的阻挡特性。因此，无需重复形成金属层和为强化阻挡层而氮化金属层的步骤。即可以一步形成具有预期厚度的金属层和氮化金属层。如上所述，氮化钨层57A对铜扩散具有良好的阻挡特性，因而当氮化钨层57A的厚度为约8nm时，就可以在约600℃的温度下阻止铜扩散约30分钟。在氮化钨层57A的厚度为约25nm的情况下，就可以在约790℃的温度下防止铜扩散约30分钟。
当提供选择性生长特性的气体，如Cu(hfac)TMVS与Ar气一起被供应到反应室中的热衬底51上时，由于通过进行CVD法用来形成金属互连线的铜被均匀沉积在在每个接触开孔54的底表面、侧壁和顶表面上，所以可以观察到覆盖沉积的特性。这里Cu(hfac)TMVS的hfac和TMVS分别是六氟乙酰丙酮化物和三甲基乙烯基硅烷的缩写。也就是说，由于较差的台阶覆盖性导致初始成核所用的时间不同，因而每个接触开孔的底表面、侧壁和顶表面显示出各自不同的台阶覆盖特性。这种不均一的台阶覆盖特性在图8A和8B中详细描述。
特别地，图8A是描述在低温下沉积的阻挡金属层的台阶覆盖特性的图示。
如图所示，在低温下，阻挡金属层形成在高度较高的接触开孔上，例如长径比约为7和临界尺寸约为0.3μm。这时当阻挡金属层的厚度约为5nm时，该阻挡金属层显示出具有良好的台阶覆盖特性。
例如，为测试通过选择性生长环境在低于约400℃的温度下在无定形硅层上形成的阻挡金属层的台阶覆盖特性，通过应用CVD法将钨层沉积在阻挡金属层上。如该图所示，用铝层填充接触开孔并且不生成缝隙。
图8B是描述在低温下沉积在阻挡金属层上所形成的铝互连线的台阶覆盖性的图示。
如图所示，将在阻挡金属层上的具有选择性生长特性的铝基有机化合物材料完全填充入高度较高，例如长径比约为20和临界尺寸约为0.3μm的接触开孔内。
上述具有良好台阶覆盖性的阻挡金属层可应用于单或双层镶嵌工艺中。
图9A和9B是说明利用镶嵌法形成金属互连线的方法的截面图。这里，用从第一实施方案到第三实施方案中相同的附图标记来描述相同的结构元件。
参考图9A，通过应用一种典型方法形成双层镶嵌结构。即，在具有预先形成的装置元件，例如栅结构或位线的衬底51上顺序形成第一绝缘层53，蚀刻阻挡层62和第二绝缘层63。然后，蚀刻第二绝缘层63以形成在其中形成有互连线的沟道，接着蚀刻第一绝缘层43以形成上述将在其上形成栓塞的接触开孔(图中未示出)。之后，依次在以上所得到的衬底结构上顺序形成籽晶层和阻挡金属层57A。
下一步，利用对于金属层64下的底层具有选择性沉积特性的化合物，通过应用CVD法形成具有低电阻值的金属层64。这里，用材料如铜或铝来形成金属层64。通过这种CVD法，可以在衬底51、接触开孔(图中未示出)和装置元件52上均一地形成金属层64而不生成粒子。
参考图9B，进行化学机械抛光(CMP)工艺和清洗工艺。这时，对金属层64进行平坦化直至其高度低于第二绝缘层63。
尽管没有示出，还是进行了使金属层64重结晶的热处理工艺，然后通过重复选择性形成另一金属层和氮化所述的另一金属层的步骤，可只在暴露的金属层64上形成另一金属阻挡层。
同样，本发明举例说明了将钨用作金属层；然而金属层可以由选自钼(Mo)和引起籽晶层还原反应的难熔金属的材料来制成。
根据上述本发明的实施方案，在低于约400℃的温度下，利用通过在连续步骤中提供反应气体所引起的表面反应和表现出依赖于形成在金属层下的底层的类型和状态的金属层的选择性沉积特性，能够作为阻挡金属层的金属层均一地形成在所制备的具有不同高度的衬底结构的整个表面上。结果，与铝层的覆盖沉积和随后的蚀刻工艺的情况相比较，可以减少设备安装成本，并且可以通过应用传统上所采用的PVD和CVD设备也能够减少相关的工厂设备投资的成本。
此外，形成栓塞和互连线的步骤数减少，从而提高了半导体装置的生产率和产量。
另外，在具有高长径比的多层互连线结构中，由于可以不顾金属互连线的位置而埋入接触开孔和形成互连线，因此可以通过应用不顾持续微型化趋势的产品制造技术来减少制造成本和半导体装置的产率。
本发明包括于2004年5月10日递交到韩国专利局的韩国专利申请No.KR2004-0032847的主题，在此通过引用并入该专利的全部内容。
虽然以特定的优选实施方案来描述本发明，但是很明显本领域的技术人员可以对其作不同修改和改变而不偏离下述权利要求所限定的精神和范围。

Claims (21)

1.一种制作半导体装置中的金属互连线的方法，其步骤包括：
在衬底上形成一个内层绝缘层；
蚀刻内层绝缘层的预定区域以形成多个接触开孔；
在接触开孔和蚀刻的内层绝缘层上形成欧姆金属层；
在欧姆金属层上形成籽晶层；
反复多次在籽晶层上形成金属层并氮化该金属层以形成阻挡金属层；和
通过埋入接触开孔在阻挡金属层上形成金属互连线。
2.权利要求1的方法，其中形成阻挡金属层的步骤包括：
通过由籽晶层的还原所引起的表面反应在籽晶层上沉积金属层；和
氮化所述的金属层以将金属层转化成阻挡金属层。
3.权利要求1的方法，其中氮化金属层的步骤通过用远等离子体法进行以将金属层转化成阻挡金属层。
4.权利要求3的方法，其中氮化金属层的步骤通过提供选自NH3、N2H4和N2中的含氮气体进行。
5.权利要求2的方法，其中金属层由钨制成。
6.权利要求1的方法，其中阻挡金属层由氮化钨制成。
7.权利要求2的方法，其中形成金属层的步骤在约200℃到约300℃的温度范围和约1毫托到约1托的压力范围进行。
8.权利要求2的方法，其中通过使用钼和引起籽晶层还原反应的难熔金属的其中之一来形成金属层。
9.权利要求1的方法，其中籽晶层是硅层。
10.权利要求1的方法，其中籽晶层是含有氢的无定形硅层。
11.权利要求9的方法，其中籽晶层通过将衬底加热至约400℃到500℃的温度范围，同时通过向加热的衬底提供含硅气体来形成。
12.权利要求10的方法，其中籽晶层通过将衬底加热至约400℃到500℃的温度范围，同时通过向加热的衬底提供含硅气体来形成。
13.权利要求1的方法，其中形成籽晶层和阻挡金属层的步骤通过在各个步骤中顺序提供反应原料来进行。
14.权利要求1的方法，其中形成籽晶层和阻挡金属层的步骤通过在各个步骤中的反应原料的供应间隔之间持续提供惰性气体一段预定时间而进行。
15.权利要求1的方法，其中形成金属互连线的步骤包括：
通过应用化学气相沉积法和原子层沉积法的其中之一来形成第一铝层；
通过应用物理气相沉积法形成第二铝层；和
对第一和第二铝层进行重熔法。
16.权利要求15的方法，其中在形成第一铝层的步骤中，反应原料为氢化二甲基铝(DMAH)和甲基吡咯烷铝烷(MPA)的其中之一。
17.权利要求1的方法，其中形成金属互连线的步骤包括：
通过使用化学气相沉积法形成铝层，直至该铝层填入接触开孔；
在铝层上形成铜层；和
将铜原子注入铝层。
18.权利要求1的方法，其中形成金属互连线的步骤包括通过使用化学气相沉积法在阻挡金属层上形成铜层。
19.权利要求17的方法，其中形成铜层的步骤通过使用反应原料[Cu(hfac)TMVS]进行。
20.权利要求18的方法，其中形成铜层的步骤通过使用反应原料[Cu(hfac)TMVS]进行。
21.权利要求1的方法，还包括形成抗反射层的步骤。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579090A (zh) * 2012-08-10 2014-02-12 上海华虹Nec电子有限公司 肖特基通孔的制作工艺方法
CN105097695A (zh) * 2014-05-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105336670A (zh) * 2014-07-14 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7544606B2 (en) * 2005-06-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method to implement stress free polishing
DE102006025405B4 (de) * 2006-05-31 2018-03-29 Globalfoundries Inc. Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen
KR100760920B1 (ko) * 2006-07-25 2007-09-21 동부일렉트로닉스 주식회사 반도체 집적회로 소자에서 구리 배선을 형성하는 방법
TWI343620B (en) * 2007-02-13 2011-06-11 Nanya Technology Corp Method of manufacturing a contact structure to avoid open issue
US7737026B2 (en) * 2007-03-29 2010-06-15 International Business Machines Corporation Structure and method for low resistance interconnections
JP2011082235A (ja) * 2009-10-05 2011-04-21 Toshiba Corp 半導体装置及びその製造方法
CN102437142A (zh) * 2011-08-17 2012-05-02 上海华力微电子有限公司 一种降低通孔电阻的金属互联结构及其形成方法
DE102011085084B4 (de) 2011-10-24 2022-01-13 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat sowie Substrat mit einer elektrischen Durchkontaktierung
CN103715171B (zh) * 2013-12-24 2017-01-25 京东方科技集团股份有限公司 导电金属互联线及其制备方法
US9418856B2 (en) 2014-11-06 2016-08-16 Samsung Electronics Co., Ltd. Methods of forming titanium-aluminum layers for gate electrodes and related semiconductor devices
US11776980B2 (en) * 2020-03-13 2023-10-03 Applied Materials, Inc. Methods for reflector film growth
US11257755B2 (en) * 2020-06-15 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal loss prevention in conductive structures
CN115312498A (zh) * 2022-08-05 2022-11-08 武汉新芯集成电路制造有限公司 半导体装置及其形成方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03255632A (ja) * 1990-03-05 1991-11-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2616554B2 (ja) * 1994-04-22 1997-06-04 日本電気株式会社 半導体装置の製造方法
US5552339A (en) * 1994-08-29 1996-09-03 Taiwan Semiconductor Manufacturing Company Furnace amorphous-SI cap layer to prevent tungsten volcano effect
JP3266492B2 (ja) * 1995-03-02 2002-03-18 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
JPH09129575A (ja) * 1995-11-01 1997-05-16 Hitachi Ltd 半導体基板の製造方法及びその装置
KR100266871B1 (ko) * 1996-06-28 2000-10-02 김영환 반도체 소자의 베리어 금속층 형성 방법
US5916365A (en) * 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
KR100269878B1 (ko) 1997-08-22 2000-12-01 윤종용 반도체소자의금속배선형성방법
KR100274603B1 (ko) * 1997-10-01 2001-01-15 윤종용 반도체장치의제조방법및그의제조장치
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
KR100272523B1 (ko) * 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
JPH11217672A (ja) * 1998-01-30 1999-08-10 Sony Corp 金属窒化物膜の化学的気相成長方法およびこれを用いた電子装置の製造方法
US6228757B1 (en) * 1998-03-05 2001-05-08 Philips Semiconductors, Inc. Process for forming metal interconnects with reduced or eliminated metal recess in vias
US6372633B1 (en) * 1998-07-08 2002-04-16 Applied Materials, Inc. Method and apparatus for forming metal interconnects
US6174799B1 (en) * 1999-01-05 2001-01-16 Advanced Micro Devices, Inc. Graded compound seed layers for semiconductors
US6551872B1 (en) * 1999-07-22 2003-04-22 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby
WO2001029893A1 (en) * 1999-10-15 2001-04-26 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
US6579788B1 (en) * 2000-09-18 2003-06-17 Advanced Micro Devices, Inc. Method of forming conductive interconnections on an integrated circuit device
US20020081845A1 (en) * 2000-12-27 2002-06-27 Novellus Systems, Inc. Method for the formation of diffusion barrier
US6849545B2 (en) * 2001-06-20 2005-02-01 Applied Materials, Inc. System and method to form a composite film stack utilizing sequential deposition techniques
KR20030001103A (ko) * 2001-06-28 2003-01-06 주식회사 하이닉스반도체 원자층 증착법을 이용한 구리 배선용 확산 방지막 형성 방법
US7067424B2 (en) * 2001-12-19 2006-06-27 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device
US6720027B2 (en) * 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US20040013803A1 (en) * 2002-07-16 2004-01-22 Applied Materials, Inc. Formation of titanium nitride films using a cyclical deposition process
KR100457843B1 (ko) * 2002-09-18 2004-11-18 삼성전자주식회사 반도체 장치에서 콘택 형성 방법
WO2004113585A2 (en) * 2003-06-18 2004-12-29 Applied Materials, Inc. Atomic layer deposition of barrier materials

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579090A (zh) * 2012-08-10 2014-02-12 上海华虹Nec电子有限公司 肖特基通孔的制作工艺方法
CN105097695A (zh) * 2014-05-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105097695B (zh) * 2014-05-22 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105336670A (zh) * 2014-07-14 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN105336670B (zh) * 2014-07-14 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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Publication number Publication date
KR100688055B1 (ko) 2007-02-28
KR20050107966A (ko) 2005-11-16
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DE102004062472B4 (de) 2010-08-05
DE102004062472A1 (de) 2005-12-08
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