JP2016025553A - 信号出力回路、電子機器及び移動体 - Google Patents

Abstract

【課題】簡易な構成でデューティー比を改善できる、信号出力回路、電子機器及び移動体を提供すること。【解決手段】信号出力回路１は、クロック信号が入力され、前記クロック信号を補正して出力する信号補正回路１０と、信号補正回路１０からの信号を整形する波形整形回路と、を含み、前記クロック信号は、時間軸上でパルス幅τを持つパルスが周期Ｔで周期的に配列されているとともに、パルス幅τと周期Ｔとがτ／Ｔ≠０．５の関係を満足し、信号補正回路１０は、周期Ｔに基づく第１周波数の信号よりも、パルス幅τ、及び、Ｔ−τのうち少なくとも一方の時間幅に基づく第２周波数の信号を減衰させる。【選択図】図１

Description

本発明は、信号出力回路、電子機器及び移動体に関する。

発振回路が出力する発振信号から生成されるクロック信号が、様々な製品に用いられている。また、用途によっては、クロック信号のデューティー比についても高い精度が要求される。

特許文献１には、クロック信号のデューティー比を改善するために、デューティー検出回路、デューティー調整信号生成回路及びデューティー調整回路を備えたデューティー補正回路が開示されている。

特許文献２には、出力端子側に、基本波の周波数成分を除去し、逓倍周波数を抽出して出力する帯域フィルターを備えた逓倍器が開示されている。

特開２０１０−１２７６３２号公報 特開平５−１０２７２８号公報

特許文献１のデューティー補正回路では、デューティー検出回路でデューティー比を検出し、デューティー調整信号生成回路で調整信号を生成してデューティー調整回路にフィードバックする構成が必要になるため、構成が複雑になるおそれがあった。また、特許文献２の逓倍器では、出力信号のデューティー比を改善することは難しかった。

本発明は、以上のような技術的課題に鑑みてなされたものである。本発明のいくつかの態様によれば、簡易な構成でデューティー比を改善できる、信号出力回路、電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することが可能である。

［適用例１］
本適用例に係る信号出力回路は、クロック信号が入力され、前記クロック信号を補正して出力する信号補正回路と、前記信号補正回路からの信号を整形する波形整形回路と、を含み、前記クロック信号は、時間軸上でパルス幅τを持つパルスが周期Ｔで周期的に配列されているとともに、前記パルス幅τと前記周期Ｔとがτ／Ｔ≠０．５を満足し、前記信号補正回路は、前記周期Ｔに基づく第１周波数の信号よりも、前記パルス幅τ、及び、Ｔ−τのうち少なくとも一方の時間幅に基づく第２周波数の信号を減衰させる、信号出力回路である。

周期Ｔに基づく第１周波数の信号は、１／Ｔを第１周波数とする信号である。パルス幅τの時間幅に基づく第２周波数の信号は、１／（２×τ）を第２周波数とする信号である。Ｔ−τの時間幅に基づく第２周波数の信号は、１／（２×（Ｔ−τ））を第２周波数と
する信号である。

本適用例によれば、不要な周波数成分である第２周波数の成分が減衰されるので、τ／Ｔ≠０．５であるデューティー比が理想的な値（０．５）からずれたクロック信号が入力された場合において、デューティー比が改善された第１周波数の出力信号（クロック信号）を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例２］
上述の適用例において、前記信号補正回路は、前記第１周波数の信号を通過させるとともに、前記第２周波数の信号を減衰させるフィルター回路を含んでもよい。

本適用例によれば、第１周波数の信号を通過させるとともに、第２周波数の信号を減衰させるフィルター回路を有しているので、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例３］
上述の適用例において、前記信号補正回路は、前記クロック信号が伝達される信号線と基準電位との間に接続された、インダクター及び第１静電容量回路が直列接続されている直列回路を含んでもよい。

本適用例によれば、例えば、直列回路の直列共振周波数を第２周波数とすることによって、第２周波数の信号を減衰させることができるので、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例４］
上述の適用例において、前記第１静電容量回路は、可変容量素子を含んでもよい。

本適用例によれば、減衰させることができる周波数を調整できるので、信号補正回路の周波数特性を、例えば、クロック信号のデューティー比のずれに応じて変更することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例５］
上述の適用例において、前記パルス幅τ及び周期Ｔの少なくとも一方に基づく第１制御信号を生成する第１補正信号生成回路をさらに含み、前記第１静電容量回路は、前記第１制御信号に基づいて容量値が制御されてもよい。

本適用例によれば、信号補正回路の周波数特性を、クロック信号のデューティー比のずれに応じて変更することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例６］
上述の適用例において、前記信号補正回路は、前記直列回路と並列に接続された第２静電容量回路をさらに含んでもよい。

本適用例によれば、例えば、直列回路のインダクターと第２静電容量回路との並列共振周波数を第１周波数とすることによって、第１周波数の信号を通過させることができるの
で、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例７］
上述の適用例において、前記第２静電容量回路は、可変容量素子を含んでもよい。

本適用例によれば、通過させることができる周波数を調整できるので、信号補正回路の周波数特性を、例えば、クロック信号の周波数に応じて変更することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例８］
上述の適用例において、前記パルス幅τに基づく第２制御信号を生成する第２補正信号生成回路をさらに含み、前記第２静電容量回路は、前記第２制御信号に基づいて容量値が制御されてもよい。

本適用例によれば、信号補正回路の周波数特性を、クロック信号の周波数に応じて変更することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路を実現できる。

［適用例９］
本適用例に係る電子機器は、上述のいずれかの信号出力回路を含む、電子機器である。

［適用例１０］
本適用例に係る移動体は、上述のいずれかの信号出力回路を含む、移動体である。

これらの電子機器及び移動体によれば、簡易な構成でデューティー比を改善できる信号出力回路を含んでいるので、簡易な構成でクロック信号の精度をよくできるため、精度の良いクロック信号を用いた信頼性の高い電子機器及び移動体、又は、精度よく動作できる電子機器及び移動体を実現できる。

第１実施形態に係る信号出力回路の回路図である。 クロック信号の例を模式的に示すグラフである。 信号補正回路の伝達特性を示すグラフである。 第１実施形態における波形例を示すグラフである。 第２実施形態に係る信号出力回路の回路図である。 第３実施形態に係る信号出力回路の回路図である。 本実施形態に係る電子機器の機能ブロック図である。 電子機器の一例であるスマートフォンの外観の一例を示す図である。 本実施形態に係る移動体の一例を示す図（上面図）である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．信号出力回路
１−１．第１実施形態
図１は、第１実施形態に係る信号出力回路１の回路図である。

本実施形態に係る信号出力回路１は、信号補正回路１０と、波形整形回路２０と、を含む。

信号補正回路１０は、クロック信号が入力され、クロック信号を補正して出力する。図１に示される例では、入力端子ＩＮから入力されるクロック信号が、容量素子Ｃｄｃ１を介して信号補正回路１０に入力される。信号補正回路１０は、補正された信号を、容量素子Ｃｄｃ２を介して波形整形回路２０に出力する。容量素子Ｃｄｃ１及び容量素子Ｃｄｃ２は、直流成分を除去するＤＣカット容量として機能する。

図１に示される例では、信号補正回路１０は、クロック信号が伝達される信号線と基準電位との間に接続された、インダクターＬ及び第１静電容量回路Ｃ１が直列接続されている直列回路１１を含んでいる。直列回路１１は、直列共振周波数を持つ直列共振回路である。また、直列回路１１は、第１静電容量回路Ｃ１と並列に接続された抵抗Ｒをさらに含んでいる。本実施形態における基準電位は、接地電位ＧＮＤである。なお、第１静電容量回路Ｃ１は、一定の静電容量値を持つ１つ以上の静電容量素子や、可変の静電容量を持つ１つ以上の可変容量素子で構成されていても、それらを組み合わせて構成されていてもよい。

図１に示される例では、信号補正回路１０は、直列回路１１と並列に接続された第２静電容量回路Ｃ２をさらに含んでいる。直列回路１１のインダクターＬと第２静電容量回路Ｃ２とは、並列共振周波数を持つ並列共振回路を構成する。なお、第２静電容量回路Ｃ２は、一定の静電容量値を持つ１つ以上の静電容量素子や、可変の静電容量を持つ１つ以上の可変容量素子で構成されていても、それらを組み合わせて構成されていてもよい。

波形整形回路２０は、信号補正回路１０からの信号を矩形波に整形する。図１に示される例では、波形整形回路２０は、直列に接続されたインバーターＩｎｖ１及びインバーターＩｎｖ２を含んでいる。波形整形回路２０には、信号補正回路１０の出力信号が容量素子Ｃｄｃ２を介して入力され、整形された信号を出力端子ＯＵＴに出力する。

図２は、クロック信号の例を模式的に示すグラフである。図２の横軸は時間、縦軸は電圧を表す。

クロック信号は、時間軸上でパルス幅τを持つパルスが周期Ｔで周期的に配列されている。図２に示される例では、例えば、信号の立ち上がりタイミングである時刻ｔ１から次の立ち上がりタイミングである時刻ｔ３までが１周期である。パルス幅τは、ハイレベルの電圧となる期間の長さである。図２に示される例では、例えば、信号の立ち上がりタイミングである時刻ｔ１から次の立ち下がりタイミングである時刻ｔ２までの時間がパルス幅τである。クロック信号のデューティー比Ｄ１は、１周期あたりのパルス幅τの割合であり、以下の式で表される。

Ｄ１＝τ／Ｔ

信号補正回路１０は、周期Ｔに基づく第１周波数の信号よりも、パルス幅τ、及び、Ｔ−τのうち少なくとも一方の時間幅に基づく第２周波数の信号を減衰させる。信号補正回路１０の周波数特性（伝達特性）は、帯域通過特性でも帯域除去特性でもよい。また、入力されているクロック信号のデューティー比Ｄ１は、Ｄ１≠０．５である。

周期Ｔに基づく第１周波数の信号は、１／Ｔを第１周波数とする信号である。パルス幅
τの時間幅に基づく第２周波数の信号は、１／（２×τ）を第２周波数とする信号である。Ｔ−τの時間幅に基づく第２周波数の信号は、１／（２×（Ｔ−τ））を第２周波数とする信号である。

図３は、信号補正回路１０の伝達特性を示すグラフである。図３の横軸は周波数、縦軸は電圧増幅率（Ｓ２１）を表す。図３に示される例では、信号補正回路１０の電圧増幅率は、周波数ｆ１で極大値をとり、周波数ｆ２で極小値をとる。周波数ｆ１は、直列回路１１のインダクターＬと第２静電容量回路Ｃ２とが並列に接続された並列共振回路の並列共振周波数に相当する周波数である。周波数ｆ２は、直列回路１１の直列共振周波数に相当する周波数である。

本実施形態においては、周波数ｆ１を１／Ｔに相当する第１周波数とし、周波数ｆ２を１／（２×（Ｔ−τ））に相当する第２周波数とする。すなわち、第１周波数ｆ１よりも第２周波数ｆ２が低くなる例である。

図４は、本実施形態における波形例を示すグラフである。図４の上から順に、入力端子ＩＮの波形、信号補正回路１０の出力ノードであるノードＡの波形、出力端子ＯＵＴの波形を表す。図４の各グラフにおいて、横軸は時間、縦軸は電圧を表す。

図４に示される例では、入力端子ＩＮには、デューティー比が０．５よりも小さいクロック信号が入力されている。すなわち、周期Ｔからパルス幅τを引いた値であるＴ−τは、Ｔ−τ＞０．５×Ｔとなるので、第１周波数１／Ｔよりも、第２周波数１／（２×（Ｔ−τ））の方が低くなっている。ノードＡには、第２周波数の成分が減衰されて、第１周波数の正弦波に近い信号が現れる。波形整形回路２０がノードＡの信号を整形することで、入力端子ＩＮの波形よりもデューティー比が０．５に近い波形が出力端子ＯＵＴに現れる。なお、上記の例では、第２周波数ｆ２が第１周波数ｆ１よりも低い周波数であるとしているが、これに限らず、第２周波数ｆ２が第１周波数ｆ１よりも高い周波数であるとしても、例えば、第２周波数を１／（２×τ）として第２周波数の成分を減衰させることで同様の効果を得ることができる。

本実施形態によれば、不要な周波数成分である第２周波数の成分が減衰されるので、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１を実現できる。なお、デューティー比が０．５よりも大きいクロック信号が入力された場合には、周波数ｆ２を１／（２×τ）に相当する第２周波数とすれば、同様の効果を得ることができる。

本実施形態によれば、例えば、直列回路１１の直列共振周波数を第２周波数とすることによって、第２周波数の信号を減衰させることができるので、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１を実現できる。

本実施形態によれば、例えば、直列回路１１のインダクターＬと第２静電容量回路Ｃ２との並列共振周波数を第１周波数とすることによって、第１周波数の信号を通過させることができるので、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１を実現できる。

１−２．第２実施形態
図５は、第２実施形態に係る信号出力回路１ａの回路図である。図１に示される構成と同様の構成には同一の符号を付し、詳細な説明を省略する。

本実施形態に係る信号出力回路１ａは、信号補正回路１０ａと、第１補正信号生成回路３０と、第２補正信号生成回路４０と、を含んでいる。信号補正回路１０ａは、直列回路１１ａを含んでいる。

本実施形態に係る信号出力回路１ａの第１静電容量回路Ｃ１は、容量値が可変な可変容量回路で構成されている。図５に示される例では、第１静電容量回路Ｃ１は、可変容量素子を含んで構成されている。第１静電容量回路Ｃ１は、容量値が可変な容量アレイ回路で構成されていてもよい。

本実施形態例によれば、減衰させることができる周波数（第２周波数）を調整できるので、信号補正回路１０ａの周波数特性（伝達特性）を、例えば、クロック信号のデューティー比のずれに応じて変更することができる。すなわち、入力されたクロック信号のデューティー比が変化した場合でも、減衰させることができる周波数を、例えば、周期Ｔおよびパルス幅τに基づく周波数（第２周波数）に容易に調整することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１ａを実現できる。

本実施形態に係る信号出力回路１ａの第２静電容量回路Ｃ２は、容量値が可変な可変容量回路で構成されている。図５に示される例では、第２静電容量回路Ｃ２は、可変容量素子を含んで構成されている。第２静電容量回路Ｃ２は、容量値が可変な容量アレイ回路で構成されていてもよい。

本実施形態によれば、通過させることができる周波数（第１周波数）を調整できるので、信号補正回路１０ａの周波数特性（伝達特性）を、例えば、クロック信号の周波数に応じて変更することができる。すなわち、入力されたクロック信号の周波数が変化した場合でも、通過させることができる周波数を、例えば、周期Ｔに基づく周波数（第１周波数）に容易に調整することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１ａを実現できる。

第１補正信号生成回路３０は、パルス幅τ及び周期Ｔの少なくとも一方に基づく第１制御信号Ｓ１を生成する。第１静電容量回路Ｃ１は、第１制御信号Ｓ１に基づいて容量値が制御される。

図５に示される例では、第１補正信号生成回路３０には、入力端子ＩＮからのクロック信号が入力され、直列回路１１の直列共振周波数がパルス幅τ、及び、Ｔ−τのうち少なくとも一方の時間幅に基づく周波数に近くなるように第１制御信号Ｓ１を第１静電容量回路Ｃ１の制御端子に出力する。

本実施形態によれば、信号補正回路１０ａの周波数特性（伝達特性）を、クロック信号のデューティー比のずれに応じて変更することができる。すなわち、入力されたクロック信号のデューティー比が変化した場合でも、減衰させることができる周波数を、例えば、周期Ｔおよびパルス幅τに基づく周波数（第２周波数）に容易に調整することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１ａを実現できる。

第２補正信号生成回路４０は、周期Ｔに基づく第２制御信号Ｓ２を生成する。第２静電容量回路Ｃ２は、第２制御信号Ｓ２に基づいて容量値が制御される。

図５に示される例では、第２補正信号生成回路４０には、入力端子ＩＮからのクロック信号が入力され、直列回路１１のインダクターＬと第２静電容量回路Ｃ２との並列共振回
路の並列共振周波数が周期Ｔの時間幅に基づく周波数に近くなるように第２制御信号Ｓ２を第２静電容量回路Ｃ２の制御端子に出力する。

本実施形態によれば、信号補正回路１０ａの周波数特性を、クロック信号の周波数に応じて変更することができる。すなわち、入力されたクロック信号の周波数が変化した場合でも、通過させることができる周波数を、例えば、周期Ｔに基づく周波数（第１周波数）に容易に調整することができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１ａを実現できる。

また、第２実施形態においても、第１実施形態と同様の理由により同様の効果を奏する。

１−３．第３実施形態
図６は、第３実施形態に係る信号出力回路１ｂの回路図である。図１に示される構成と同様の構成には同一の符号を付し、詳細な説明を省略する。

本実施形態に係る信号出力回路１ｂは、信号補正回路１０ｂを含んでいる。信号補正回路１０ｂは、第１周波数の信号を通過させるとともに、第２周波数の信号を減衰させるフィルター回路１２を含んでいる。フィルター回路１２の周波数特性（伝達特性）は、帯域通過特性でも帯域除去特性でもよい。なお、フィルター回路１２は、上述の構成に限定されず、例えば、ＳＡＷ共振子を用いたＳＡＷフィルター、トランスバーサル型のＳＡＷフィルター、水晶振動子を用いた水晶フィルター、セラミック振動子を用いたセラミックフィルターや、ＭＥＭＳ（Micro Electro Mechanical Systems）共振子を用いたＭＥＭＳフィルター等を用いてもよい。

図６に示される例では、フィルター回路１２は、クロック信号が伝達される信号経路内に接続された、インダクターＬａ及び第１静電容量回路Ｃ１ａの直列共振回路を含んでいる。インダクターＬａと第１静電容量回路Ｃ１ａとは、直列共振周波数を持つ直列共振回路を構成する。また、フィルター回路１２は、第１静電容量回路Ｃ１ａと並列に接続された抵抗Ｒａをさらに含んでいる。また、フィルター回路１２は、上述の直列共振回路と並列に接続された第２静電容量回路Ｃ２ａをさらに含んでいる。インダクターＬａと第２静電容量回路Ｃ２ａとは、並列共振周波数を持つ並列共振回路を構成する。第１静電容量回路Ｃ１ａ及び第２静電容量回路Ｃ２ａは、容量が可変な可変容量回路で構成されていてもよい。

本実施形態によれば、例えば、フィルター回路１２の並列共振周波数を第２周波数とすることによって、第２周波数の信号を減衰させることができるので、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１ｂを実現できる。

本実施形態によれば、例えば、フィルター回路１２の直列共振周波数を第１周波数とすることによって、第１周波数の信号を通過させることができるので、デューティー比が改善された第１周波数の出力信号を得ることができる。したがって、簡易な構成でデューティー比を改善できる、信号出力回路１ｂを実現できる。

また、第１実施形態においても、第１実施形態及び第２実施形態と同様の理由により同様の効果を奏する。

２．電子機器
図７は、本実施形態に係る電子機器３００の機能ブロック図である。なお、上述された
各実施形態と同様の構成には同一の符号を付し、詳細な説明を省略する。

本実施形態に係る電子機器３００は、信号出力回路１、信号出力回路１ａ又は信号出力回路１ｂを含む電子機器３００である。図６に示される例では、電子機器３００は、信号出力回路１、発振回路１００、振動子１１０、逓倍回路３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、本実施形態に係る電子機器３００は、図６に示される構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。

発振回路１００と振動子１１０とは、発振信号を生成する。発振回路１００は、発振信号を逓倍回路３１０に供給する。

逓倍回路３１０は、クロック信号を信号出力回路１に供給する。クロック信号は、例えば振動子１１０と接続された発振回路１００からの発振信号から所望の高調波信号を逓倍回路３１０で取り出した信号であってもよいし、発振回路１００からの発振信号を、ＰＬＬシンセサイザーを有する逓倍回路３１０で逓倍した信号であってもよい（図示は省略）し、振動子１１０と接続された発振回路１００から出力された発振信号（クロック信号）を、逓倍回路３１０を介さずに信号出力回路１に供給してもよい（図示は省略）。

信号出力回路１は、出力信号をＣＰＵ３２０だけでなく各部に供給する（図示は省略）。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、信号出力回路１の出力信号をクロックパルスとして用いて各種の計算処理や制御処理を行う。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）や電気泳動ディスプレイ等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。

そして、音出力部３８０は、スピーカー等の音を出力する装置である。

本実施形態に係る電子機器３００によれば、簡易な構成でデューティー比を改善できる信号出力回路１、信号出力回路１ａ又は信号出力回路１ｂを含んでいるので、簡易な構成
でクロック信号の精度をよくできるため、精度の良いクロック信号を用いた信頼性の高い電子機器３００、又は精度よく動作できる電子機器３００を実現できる。

電子機器３００としては種々の電子機器が考えられる。例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、ページャー、リアルタイムクロック装置、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ（point of sale）端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）、発振器等が挙げられる。

図８は、電子機器３００の一例であるスマートフォンの外観の一例を示す図である。電子機器３００であるスマートフォンは、操作部３３０としてボタンを、表示部３７０としてＬＣＤを備えている。そして、電子機器３００であるスマートフォンは、簡易な構成でデューティー比を改善できる信号出力回路１、信号出力回路１ａ又は信号出力回路１ｂを含んでいるので、簡易な構成でクロック信号の精度をよくできるため、精度の良いクロック信号を用いた信頼性の高い電子機器３００、又は精度よく動作できる電子機器３００を実現できる。

４．移動体
図９は、本実施形態に係る移動体４００の一例を示す図（上面図）である。なお、上述された各実施形態と同様の構成には同一の符号を付し、詳細な説明を省略する。

本実施形態に係る移動体４００は、信号出力回路１、信号出力回路１ａ又は信号出力回路１ｂを含む移動体４００である。図９には、発振回路１００が出力するクロック信号に基づいて、各構成に出力信号を出力する信号出力回路１を含んで構成されている移動体４００が示されている。また、図９に示される例では、移動体４００は、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０、コントローラー４３０、コントローラー４４０、バッテリー４５０及びバックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態に係る移動体４００は、図９に示される構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。

本実施形態に係る移動体４００によれば、簡易な構成でデューティー比を改善できる信号出力回路１、信号出力回路１ａ又は信号出力回路１ｂを含んでいるので、簡易な構成でクロック信号の精度をよくできるため、精度の良いクロック信号を用いた信頼性の高い移動体４００、又は精度よく動作できる移動体４００を実現できる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態ある
いは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。

本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。

１，１ａ，１ｂ…信号出力回路、１０，１０ａ，１０ｂ…信号補正回路、１１，１１ａ…直列回路、１２…フィルター回路、２０…波形整形回路、３０…第１補正信号生成回路、４０…第２補正信号生成回路、３００…電子機器、３１０…逓倍回路、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、３８０…音声出力部、４００…移動体、４２０…コントローラー、４３０…コントローラー、４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー、Ａ…ノード、Ｃｄｃ１，Ｃｄｃ２…容量素子、Ｃ１，Ｃ１ａ…第１静電容量回路、Ｃ２，Ｃ２ａ…第２静電容量回路、ＩＮ…入力端子、Ｉｎｖ１，Ｉｎｖ２…インバーター、Ｌ，Ｌａ…インダクター、ＯＵＴ…出力端子、Ｒ，Ｒａ…抵抗、Ｓ１…第１制御信号、Ｓ２…第２制御信号

Claims (10)

1. クロック信号が入力され、前記クロック信号を補正して出力する信号補正回路と、
   前記信号補正回路からの信号を整形する波形整形回路と、
   を含み、
   前記クロック信号は、時間軸上でパルス幅τを持つパルスが周期Ｔで周期的に配列されているとともに、前記パルス幅τと前記周期Ｔとがτ／Ｔ≠０．５の関係を満足し、
   前記信号補正回路は、前記周期Ｔに基づく第１周波数の信号よりも、前記パルス幅τ、及び、Ｔ−τのうち少なくとも一方の時間幅に基づく第２周波数の信号を減衰させる、信号出力回路。
2. 前記信号補正回路は、前記第１周波数の信号を通過させるとともに、前記第２周波数の信号を減衰させるフィルター回路を含む、請求項１に記載の信号出力回路。
3. 前記信号補正回路は、前記クロック信号が伝達される信号線と基準電位との間に接続された、インダクター及び第１静電容量回路が直列接続されている直列回路を含む、請求項１に記載の信号出力回路。
4. 前記第１静電容量回路は、可変容量素子を含む、請求項３に記載の信号出力回路。
5. 前記パルス幅τ及び周期Ｔの少なくとも一方に基づく第１制御信号を生成する第１補正信号生成回路をさらに含み、
   前記第１静電容量回路は、前記第１制御信号に基づいて容量値が制御される、請求項３又は４に記載の信号出力回路。
6. 前記信号補正回路は、前記直列回路と並列に接続された第２静電容量回路をさらに含む、請求項３ないし５のいずれか１項に記載の信号出力回路。
7. 前記第２静電容量回路は、可変容量素子を含む、請求項６に記載の信号出力回路。
8. 前記周期Ｔに基づく第２制御信号を生成する第２補正信号生成回路をさらに含み、
   前記第２静電容量回路は、前記第２制御信号に基づいて容量値が制御される、請求項６又は７に記載の信号出力回路。
9. 請求項１ないし８のいずれか１項に記載の信号出力回路を含む、電子機器。
10. 請求項１ないし８のいずれか１項に記載の信号出力回路を含む、移動体。

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