JP6533977B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の実施の形態1に係る半導体装置を示す回路図である。トランジスタQ1は、増幅作用を得るためのデプレッション型FETである。トランジスタQ1のソース端子は接地されている。入力端子INには回路を整合するための入力整合回路が接続されている。トランジスタQ1のゲート端子は、入力端子INに接続され、入力端子INを介して交流の入力信号と直流の負のゲートバイアスが印加される。出力端子OUTには回路を整合するための出力整合回路が接続されている。トランジスタQ1のドレイン端子は、出力端子OUTに接続され、出力端子OUTを介して正のドレインバイアスが印加され、トランジスタQ1により増幅された信号が出力される。
図8は、本発明の実施の形態2に係る半導体装置を示す図である。本実施の形態では、安定化回路1は、トランジスタQ2のベース端子とコレクタ端子との間において、抵抗Rcbに並列に接続されたキャパシタCcbを更に有する。トランジスタQ2とキャパシタCcbは同一基板上に配置されている。
図10は、本発明の実施の形態3に係る半導体装置を示す図である。レーダ等に用いる高周波用増幅器では、信号増幅を行わない時間は、増幅用FETのゲートバイアスをドレイン電流が流れないゲート電圧であるピンチオフ電圧以下として、増幅用FETに流れるドレイン電流を制限し低消費電力化を行う場合がある。
トランジスタQ1のゲート漏れ電流が安定化回路1に流れる電流に対し無視できる程度に少なければ実施の形態1〜3は効果的に機能を果たすが、ゲート漏れ電流が多い場合には問題になる。図12は、一般的なデプレッション型FETのゲート電流のRF入力電力に対する振る舞いを示す図である。入力電力が低い場合にはゲート電流は、極わずかにゲートから電源に向かって流れ、負の値である。入力電力が増えると、負の方向に電流が増える。さらに高入力電力の状態では、ゲート電流は正の方向に向かって大きく増える。
図14は、本発明の実施の形態5に係る半導体装置を示す図である。本実施の形態は、実施の形態4の回路に電圧発生回路22を追加したものである。また、トランジスタQ3,Q4のエミッタ端子と入力端子INとの間にインダクタLfeedが接続されている。インダクタLfeedは、入力信号の周波数におけるインピーダンスが安定化回路1に流れる電流の電圧微分値の逆数より大きい二端子回路である。入力信号の周波数においてインダクタLfeedのインピーダンスが高くなるため、入力端子INに入力された入力信号が定電流回路20に流入するのを防ぐことができる。
Claims (15)
- ゲート端子と、ドレイン端子と、ソース端子とを有するデプレッション型の電界効果トランジスタと、
ベース端子と、前記ゲート端子と電気的に接続されたエミッタ端子と、前記ソース端子と同電位に接続されるコレクタ端子とを有するIII−V族ヘテロ接合のバイポーラトランジスタと、
前記ベース端子と前記エミッタ端子との間に接続された第1の抵抗と、
前記ベース端子と前記コレクタ端子との間に接続された第2の抵抗と、
前記第2の抵抗に並列に接続された可変抵抗とを備えることを特徴とする半導体装置。 - ゲート端子と、ドレイン端子と、ソース端子とを有するデプレッション型の電界効果トランジスタと、
ベース端子と、前記ゲート端子と電気的に接続されたエミッタ端子と、前記ソース端子と同電位に接続されるコレクタ端子とを有するIII−V族ヘテロ接合のバイポーラトランジスタと、
前記ベース端子と前記エミッタ端子との間に接続された第1の抵抗と、
前記ベース端子と前記コレクタ端子との間に接続された第2の抵抗と、
前記バイポーラトランジスタの前記エミッタ端子に定電流端子が接続された定電流回路とを備えることを特徴とする半導体装置。 - 前記ゲート端子と前記エミッタ端子との間に接続されたインダクタを更に備えることを特徴とする請求項1又は2に記載の半導体装置。
- 前記ベース端子と前記コレクタ端子との間に前記第2の抵抗と並列に接続された第1のキャパシタを更に備えることを特徴とする請求項1−3の何れか1項に記載の半導体装置。
- 前記バイポーラトランジスタと前記第1のキャパシタは同一基板上に配置されていることを特徴とする請求項4に記載の半導体装置。
- 前記電界効果トランジスタと前記バイポーラトランジスタが一つのパッケージに収められていることを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
- 前記電界効果トランジスタが複数設けられ、
1つ又は2つの前記電界効果トランジスタに対して1つの前記バイポーラトランジスタが接続されていることを特徴とする請求項1〜6の何れか1項に記載の半導体装置。 - 前記可変抵抗は、抵抗値が異なる複数の抵抗を有し、前記複数の抵抗のワイヤ接続の有無によって抵抗値を選択することを特徴とする請求項1に記載の半導体装置。
- 前記バイポーラトランジスタのベース端子にパルス電圧を印加するパルス信号源を更に備えることを特徴とする請求項1〜8の何れか1項に記載の半導体装置。
- 前記定電流回路の流す電流は、前記電界効果トランジスタが流しうる最大のゲート電流より大きいことを特徴とする請求項2に記載の半導体装置。
- 前記定電流回路は、NPN型の第1及び第2のバイポーラトランジスタと、第3の抵抗とを有し、
前記第1のバイポーラトランジスタのエミッタ面積は前記第2のバイポーラトランジスタのエミッタ面積より小さく、
前記第1のバイポーラトランジスタのベース端子は、前記第1のバイポーラトランジスタのコレクタ端子及び前記第2のバイポーラトランジスタのベース端子に接続され、
前記第1及び第2のバイポーラトランジスタのエミッタ端子が連結されて負電圧が供給され、
前記第3の抵抗は前記第1のバイポーラトランジスタの前記コレクタ端子に接続され、
前記第2のバイポーラトランジスタのコレクタ端子は前記定電流回路の前記定電流端子として前記バイポーラトランジスタの前記エミッタ端子に接続されていることを特徴とする請求項2又は10に記載の半導体装置。 - 入力端子と、
前記第1及び第2のバイポーラトランジスタの前記エミッタ端子と前記入力端子との間に接続され、前記入力端子から入力される入力信号の周波数におけるインピーダンスが前記バイポーラトランジスタに流れる電流の電圧微分値の逆数より大きい二端子回路と、
前記入力端子と前記ゲート端子との間に接続され、直流に対して電位差を発生させ、かつ前記入力信号を通過させる電圧発生回路とを更に備えることを特徴とする請求項11に記載の半導体装置。 - 前記電圧発生回路は、互いに並列に接続された第4の抵抗と第2のキャパシタを有し、
前記入力信号の周波数における前記第2のキャパシタのインピーダンスは前記第4の抵抗の抵抗値より小さいことを特徴とする請求項12に記載の半導体装置。 - 前記バイポーラトランジスタは化合物半導体からなることを特徴とする請求項1〜13の何れか1項に記載の半導体装置。
- 前記第1の抵抗は、前記バイポーラトランジスタと同じ半導体基板上に配置されていることを特徴とする請求項14に記載の半導体装置。
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