JP2001156242A - 多段増幅装置 - Google Patents
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】
【課題】 従来の多段増幅装置では、複数の増幅回路１
０，１０の間でグランドプレーンを介した帰還が生じる
結果、動作が不安定になってしまう場合があるなどの課
題があった。 【解決手段】 増幅回路１０，１０毎にグランドプレー
ン、例えばチップ積載パターン１９，１９などを分離し
たものである。
０，１０の間でグランドプレーンを介した帰還が生じる
結果、動作が不安定になってしまう場合があるなどの課
題があった。 【解決手段】 増幅回路１０，１０毎にグランドプレー
ン、例えばチップ積載パターン１９，１９などを分離し
たものである。
Description
【０００１】
【発明の属する技術分野】この発明は複数の増幅回路を
備えてこれらの増幅回路で信号などを増幅する多段増幅
装置にかかり、特に、移動体通信機器などにおいて高周
波信号を増幅するための高周波高出力増幅器モジュール
などとして好適に利用することができる多段増幅装置に
関するものである。
備えてこれらの増幅回路で信号などを増幅する多段増幅
装置にかかり、特に、移動体通信機器などにおいて高周
波信号を増幅するための高周波高出力増幅器モジュール
などとして好適に利用することができる多段増幅装置に
関するものである。
【０００２】
【従来の技術】図１３（ａ）は「Ｍｉｃｒｏｗａｖｅ
ａｎｄ Ｍｉｌｌｉｍｅｔｅｒ−Ｗａｖｅ Ｍｏｎｏｌ
ｉｔｈｉｃ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ
Ｄｉｇｅｓｔ」（ＩＥＥＥ １９９６年）の第１３頁か
ら第１６頁までに開示されて従来の多段増幅装置の一例
である従来の増幅回路モジュールの構成を示す斜視図で
ある。図１３（ｂ）は図１３（ａ）のＡ−Ｂ断面図であ
る。図１３（ｃ）は図１３（ａ）のＣ−Ｄ断面図であ
る。図において、６４は２つの増幅回路が形成された半
導体増幅チップ、６５はこの半導体増幅チップ６４が積
載されるモジュール多層基板、６６は入力ピン端子、６
７は入力整合回路、６８は段間整合回路、６９は出力整
合回路、７０は出力ピン端子である。
ａｎｄ Ｍｉｌｌｉｍｅｔｅｒ−Ｗａｖｅ Ｍｏｎｏｌ
ｉｔｈｉｃ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ
Ｄｉｇｅｓｔ」（ＩＥＥＥ １９９６年）の第１３頁か
ら第１６頁までに開示されて従来の多段増幅装置の一例
である従来の増幅回路モジュールの構成を示す斜視図で
ある。図１３（ｂ）は図１３（ａ）のＡ−Ｂ断面図であ
る。図１３（ｃ）は図１３（ａ）のＣ−Ｄ断面図であ
る。図において、６４は２つの増幅回路が形成された半
導体増幅チップ、６５はこの半導体増幅チップ６４が積
載されるモジュール多層基板、６６は入力ピン端子、６
７は入力整合回路、６８は段間整合回路、６９は出力整
合回路、７０は出力ピン端子である。
【０００３】モジュール多層基板６５において、７１は
外部に直接接続される第一グランド層、７２は第二グラ
ンド層、７３は第二グランド層７２を第一グランド層７
１に接続する第一バイアホール、７４はチップの積載位
置に形成されたチップ積載パターン、７５はチップ積載
パターン７４を第二グランド層７２および第一グランド
層７１に接続する第二バイアホールである。
外部に直接接続される第一グランド層、７２は第二グラ
ンド層、７３は第二グランド層７２を第一グランド層７
１に接続する第一バイアホール、７４はチップの積載位
置に形成されたチップ積載パターン、７５はチップ積載
パターン７４を第二グランド層７２および第一グランド
層７１に接続する第二バイアホールである。
【０００４】次に動作について説明する。外部から入力
ピン端子６６へ入力された高周波信号は、入力整合回路
６７において整合された後、最初の増幅回路にて増幅さ
れ、段間整合回路６８を介して次の増幅回路にて更に増
幅され、出力整合回路６９を介して出力ピン端子７０か
ら外部に出力される。
ピン端子６６へ入力された高周波信号は、入力整合回路
６７において整合された後、最初の増幅回路にて増幅さ
れ、段間整合回路６８を介して次の増幅回路にて更に増
幅され、出力整合回路６９を介して出力ピン端子７０か
ら外部に出力される。
【０００５】
【発明が解決しようとする課題】従来の多段増幅装置は
以上のように構成されているので、複数の増幅回路の間
でグランドプレーンを介した帰還が生じてしまう場合が
あり、そのような帰還がかかってしまうとグランドが浮
いてしまってこれらの増幅回路において発振が生じてし
まい、動作が不安定になってしまうなどの課題があっ
た。
以上のように構成されているので、複数の増幅回路の間
でグランドプレーンを介した帰還が生じてしまう場合が
あり、そのような帰還がかかってしまうとグランドが浮
いてしまってこれらの増幅回路において発振が生じてし
まい、動作が不安定になってしまうなどの課題があっ
た。
【０００６】具体的に説明する。図１４は図１３に示す
多段増幅装置の等価回路を示す回路図である。図におい
て、７６は入力ピン端子６６の等価入力端子、７７は入
力整合回路６７の等価入力整合回路、７８は最初の増幅
回路の等価前段増幅回路、７９は段間整合回路６８の等
価段間整合回路、８０は後段の増幅回路の等価後段増幅
回路、８１は出力整合回路６９の等価出力整合回路、８
２は出力ピン端子７０の等価出力端子である。また、８
３は外部に直接接続される第一グランド層７１の等価第
一グランド層、８４はチップ積載パターン７４の等価グ
ランドパターン、８５は第一グランド層７１とチップ積
載パターン７４との間のグランド経路の等価リアクタン
スである。
多段増幅装置の等価回路を示す回路図である。図におい
て、７６は入力ピン端子６６の等価入力端子、７７は入
力整合回路６７の等価入力整合回路、７８は最初の増幅
回路の等価前段増幅回路、７９は段間整合回路６８の等
価段間整合回路、８０は後段の増幅回路の等価後段増幅
回路、８１は出力整合回路６９の等価出力整合回路、８
２は出力ピン端子７０の等価出力端子である。また、８
３は外部に直接接続される第一グランド層７１の等価第
一グランド層、８４はチップ積載パターン７４の等価グ
ランドパターン、８５は第一グランド層７１とチップ積
載パターン７４との間のグランド経路の等価リアクタン
スである。
【０００７】そして、このように従来の多段増幅回路で
はその複数の増幅回路において共通にチップ積載パター
ン７４が形成されているので、このチップ積載パターン
７４から外部に接続された第一グランド層７１までの間
の全てのリアクタンス成分が当該複数の増幅回路におい
て共通に作用するので、一方の増幅回路の電流によりグ
ランドが変動しその結果他方の増幅回路の増幅動作が変
動してしまう。その結果、複数の増幅回路の間で帰還が
かかってしまうこととなり、これらの増幅回路において
発振が生じてしまい、動作が不安定になってしまう。
はその複数の増幅回路において共通にチップ積載パター
ン７４が形成されているので、このチップ積載パターン
７４から外部に接続された第一グランド層７１までの間
の全てのリアクタンス成分が当該複数の増幅回路におい
て共通に作用するので、一方の増幅回路の電流によりグ
ランドが変動しその結果他方の増幅回路の増幅動作が変
動してしまう。その結果、複数の増幅回路の間で帰還が
かかってしまうこととなり、これらの増幅回路において
発振が生じてしまい、動作が不安定になってしまう。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、複数の増幅回路の間でのグランド
プレーンを介した帰還の発生を抑制し、これにより高周
波高出力信号を安定して増幅することができる多段増幅
装置を得ることを目的とする。
めになされたもので、複数の増幅回路の間でのグランド
プレーンを介した帰還の発生を抑制し、これにより高周
波高出力信号を安定して増幅することができる多段増幅
装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る多段増幅
装置は、複数のグランド層を備えるとともに各種の半導
体素子の積載位置に当該グランド層に接続されたチップ
積載パターンが形成されるモジュール多層基板と、半導
体基板上に増幅回路が形成されるとともに、増幅回路の
グランドが上記チップ積載パターンに電気的に接続され
た状態で上記モジュール多層基板上に積載される半導体
増幅素子とを備える多段増幅装置において、上記半導体
増幅素子を各増幅回路毎に設けるとともに、上記半導体
増幅素子毎に上記チップ積載パターンを分離したもので
ある。
装置は、複数のグランド層を備えるとともに各種の半導
体素子の積載位置に当該グランド層に接続されたチップ
積載パターンが形成されるモジュール多層基板と、半導
体基板上に増幅回路が形成されるとともに、増幅回路の
グランドが上記チップ積載パターンに電気的に接続され
た状態で上記モジュール多層基板上に積載される半導体
増幅素子とを備える多段増幅装置において、上記半導体
増幅素子を各増幅回路毎に設けるとともに、上記半導体
増幅素子毎に上記チップ積載パターンを分離したもので
ある。
【００１０】この発明に係る多段増幅装置は、上記複数
の半導体増幅素子の替わりに、半導体基板上に複数の増
幅回路がそれぞれのグランドが分離して形成された半導
体増幅素子を備えるとともに、各増幅回路が別々のチッ
プ積載パターンに接続されるものである。
の半導体増幅素子の替わりに、半導体基板上に複数の増
幅回路がそれぞれのグランドが分離して形成された半導
体増幅素子を備えるとともに、各増幅回路が別々のチッ
プ積載パターンに接続されるものである。
【００１１】この発明に係る多段増幅装置は、半導体増
幅素子が、半導体基板の増幅回路形成面の裏面に各増幅
回路毎に分離して形成されたグランドプレーンを備え、
当該グランドプレーンを直接チップ積載パターンに当接
させた状態で積載されるものである。
幅素子が、半導体基板の増幅回路形成面の裏面に各増幅
回路毎に分離して形成されたグランドプレーンを備え、
当該グランドプレーンを直接チップ積載パターンに当接
させた状態で積載されるものである。
【００１２】この発明に係る多段増幅装置は、半導体増
幅素子が、半導体基板の増幅回路形成面と同じ面に各増
幅回路毎に分離して形成されたグランドプレーンを備
え、当該グランドプレーンと各チップ積載パターンとを
ワイヤーボンディングにて接続した状態で積載されるも
のである。
幅素子が、半導体基板の増幅回路形成面と同じ面に各増
幅回路毎に分離して形成されたグランドプレーンを備
え、当該グランドプレーンと各チップ積載パターンとを
ワイヤーボンディングにて接続した状態で積載されるも
のである。
【００１３】この発明に係る多段増幅装置は、半導体増
幅素子が、半導体基板の増幅回路形成面と同じ面に各増
幅回路毎に分離して形成されたグランドプレーンを備
え、当該グランドプレーンと各チップ積載パターンとを
半田バンプにて接続した状態で積載されるものである。
幅素子が、半導体基板の増幅回路形成面と同じ面に各増
幅回路毎に分離して形成されたグランドプレーンを備
え、当該グランドプレーンと各チップ積載パターンとを
半田バンプにて接続した状態で積載されるものである。
【００１４】この発明に係る多段増幅装置は、各チップ
積載パターンが、装置外部に直接接続されているグラン
ド層のみにバイアホールを用いて接続されているもので
ある。
積載パターンが、装置外部に直接接続されているグラン
ド層のみにバイアホールを用いて接続されているもので
ある。
【００１５】この発明に係る多段増幅装置は、各半導体
増幅素子の入力あるいは出力に接続され、これら半導体
素子同士あるいはこれら半導体素子とその他の周辺回路
とを接続するための整合回路を備えるとともに、当該整
合回路のグランドも、装置外部に直接接続されているグ
ランド層のみにバイアホールを用いて接続されているも
のである。
増幅素子の入力あるいは出力に接続され、これら半導体
素子同士あるいはこれら半導体素子とその他の周辺回路
とを接続するための整合回路を備えるとともに、当該整
合回路のグランドも、装置外部に直接接続されているグ
ランド層のみにバイアホールを用いて接続されているも
のである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１（ａ）はこの発明の実施の形態１に
よる増幅回路モジュール（多段増幅装置）の構成を示す
斜視図である。図１（ｂ）は図１（ａ）のＡ−Ｂ断面図
である。図において、１はモジュール多層基板、２はモ
ジュール多層基板１上に形成されて外部からの高周波信
号が入力される入力ピン端子、３は当該高周波信号を最
初に増幅する前段半導体増幅チップ（半導体増幅素
子）、４は次に増幅する後段半導体増幅チップ（半導体
増幅素子）、５は後段半導体増幅チップ４から出力され
る増幅された高周波信号を外部に出力する出力ピン端子
である。また、６は入力ピン端子２と前段半導体増幅チ
ップ３との間となる信号経路に配設されてインピーダン
ス変換を行う入力整合回路（整合回路）、７は前段半導
体増幅チップ３と後段半導体増幅チップ４との間となる
信号経路に配設されてインピーダンス変換を行う段間整
合回路（整合回路）、８は後段半導体増幅チップ４と出
力ピン端子５との間となる信号経路に配設されてインピ
ーダンス変換を行う出力整合回路（整合回路）である。
説明する。 実施の形態１．図１（ａ）はこの発明の実施の形態１に
よる増幅回路モジュール（多段増幅装置）の構成を示す
斜視図である。図１（ｂ）は図１（ａ）のＡ−Ｂ断面図
である。図において、１はモジュール多層基板、２はモ
ジュール多層基板１上に形成されて外部からの高周波信
号が入力される入力ピン端子、３は当該高周波信号を最
初に増幅する前段半導体増幅チップ（半導体増幅素
子）、４は次に増幅する後段半導体増幅チップ（半導体
増幅素子）、５は後段半導体増幅チップ４から出力され
る増幅された高周波信号を外部に出力する出力ピン端子
である。また、６は入力ピン端子２と前段半導体増幅チ
ップ３との間となる信号経路に配設されてインピーダン
ス変換を行う入力整合回路（整合回路）、７は前段半導
体増幅チップ３と後段半導体増幅チップ４との間となる
信号経路に配設されてインピーダンス変換を行う段間整
合回路（整合回路）、８は後段半導体増幅チップ４と出
力ピン端子５との間となる信号経路に配設されてインピ
ーダンス変換を行う出力整合回路（整合回路）である。
【００１７】前段半導体増幅チップ３および後段半導体
増幅チップ４において、９はＧａＡｓで形成した半導体
基板、１０はＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｅｒ）などを用いて半導体基板９のチップ
積載方向上面に形成された増幅回路、１１は半導体基板
９のチップ積載方向上面に形成された当該増幅回路１０
への入力パッド、１２は半導体基板９のチップ積載方向
上面に形成された当該増幅回路１０からの出力パッドで
ある。
増幅チップ４において、９はＧａＡｓで形成した半導体
基板、１０はＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｅｒ）などを用いて半導体基板９のチップ
積載方向上面に形成された増幅回路、１１は半導体基板
９のチップ積載方向上面に形成された当該増幅回路１０
への入力パッド、１２は半導体基板９のチップ積載方向
上面に形成された当該増幅回路１０からの出力パッドで
ある。
【００１８】入力整合回路６、段間整合回路７および出
力整合回路８において、１３はそれぞれモジュール多層
基板１のチップ積載面に形成された入出力パッド、１４
は各整合回路におけるグランドプレーンである。なお、
これら入出力パッド１３は半導体増幅チップの入出力パ
ッド１１，１２に信号経路に従ってワイヤーボンディン
グにて接続される。
力整合回路８において、１３はそれぞれモジュール多層
基板１のチップ積載面に形成された入出力パッド、１４
は各整合回路におけるグランドプレーンである。なお、
これら入出力パッド１３は半導体増幅チップの入出力パ
ッド１１，１２に信号経路に従ってワイヤーボンディン
グにて接続される。
【００１９】モジュール多層基板１において、１５はモ
ジュール多層基板１のチップ搭載面裏側に形成され、外
部のグランドに直接接続される第一グランド層（グラン
ド層）、１６はモジュール多層基板１の中間層として形
成された第二グランド層（グランド層）、１７は第一グ
ランド層１５と第二グランド層１６とを電気的に接続す
る第一バイアホール（バイアホール）、１８は第一グラ
ンド層１５と第二グランド層１６との間の中間層として
形成された配線層、１９はチップ搭載面において上記各
半導体増幅チップ３，４毎に形成されたチップ積載パタ
ーン、２０はチップ積載パターン１９を第一グランド層
１５および第二グランド層１６に接続する第二バイアホ
ール（バイアホール）である。
ジュール多層基板１のチップ搭載面裏側に形成され、外
部のグランドに直接接続される第一グランド層（グラン
ド層）、１６はモジュール多層基板１の中間層として形
成された第二グランド層（グランド層）、１７は第一グ
ランド層１５と第二グランド層１６とを電気的に接続す
る第一バイアホール（バイアホール）、１８は第一グラ
ンド層１５と第二グランド層１６との間の中間層として
形成された配線層、１９はチップ搭載面において上記各
半導体増幅チップ３，４毎に形成されたチップ積載パタ
ーン、２０はチップ積載パターン１９を第一グランド層
１５および第二グランド層１６に接続する第二バイアホ
ール（バイアホール）である。
【００２０】なお、この実施の形態１のように半導体基
板９の積載方向裏面をチップ積載パターン１９に直接接
続させることで、増幅回路１０などのグランドはチップ
積載パターン１９に電気的に接続された状態となる。
板９の積載方向裏面をチップ積載パターン１９に直接接
続させることで、増幅回路１０などのグランドはチップ
積載パターン１９に電気的に接続された状態となる。
【００２１】次に動作について説明する。外部から入力
ピン端子２へ入力された高周波信号は、入力整合回路６
において整合された後、前段半導体増幅チップ３の入力
パッド１１に入力され、増幅回路１０にて増幅され、出
力パッド１２から出力される。この出力パッド１２から
出力された信号は段間整合回路７において整合された
後、後段半導体増幅チップ４の入力パッド１１に入力さ
れ、増幅回路１０にて増幅され、出力パッド１２から出
力される。最後に、この出力パッド１２から出力された
信号は出力整合回路８において整合された後、出力ピン
端子５から外部に出力される。
ピン端子２へ入力された高周波信号は、入力整合回路６
において整合された後、前段半導体増幅チップ３の入力
パッド１１に入力され、増幅回路１０にて増幅され、出
力パッド１２から出力される。この出力パッド１２から
出力された信号は段間整合回路７において整合された
後、後段半導体増幅チップ４の入力パッド１１に入力さ
れ、増幅回路１０にて増幅され、出力パッド１２から出
力される。最後に、この出力パッド１２から出力された
信号は出力整合回路８において整合された後、出力ピン
端子５から外部に出力される。
【００２２】図２はこの発明の実施の形態１による増幅
回路モジュールの等価回路を示す回路図である。図にお
いて、２１は入力ピン端子２の等価入力端子、２２は入
力整合回路６の等価入力整合回路、２３は前段半導体増
幅チップ３の等価前段増幅回路、２４は段間整合回路７
の等価段間整合回路、２５は後段半導体増幅チップ４の
等価後段増幅回路、２６は出力整合回路８の等価出力整
合回路、２７は出力ピン端子５の等価出力端子である。
また、２８は外部に直接接続される第一グランド層１５
の等価第一グランド層、２９は第二グランド層１６の等
価第二グランド層、３０は第一グランド層１５と第二グ
ランド層１６とを接続する第一バイアホール１７および
第二バイアホール２０の等価第一リアクタンス、３１は
前段半導体増幅チップ３の増幅回路１０から第二グラン
ド層１６までのグランド経路の等価前段リアクタンス、
３２は後段半導体増幅チップ４の増幅回路１０から第二
グランド層１６までのグランド経路の等価後段リアクタ
ンスである。
回路モジュールの等価回路を示す回路図である。図にお
いて、２１は入力ピン端子２の等価入力端子、２２は入
力整合回路６の等価入力整合回路、２３は前段半導体増
幅チップ３の等価前段増幅回路、２４は段間整合回路７
の等価段間整合回路、２５は後段半導体増幅チップ４の
等価後段増幅回路、２６は出力整合回路８の等価出力整
合回路、２７は出力ピン端子５の等価出力端子である。
また、２８は外部に直接接続される第一グランド層１５
の等価第一グランド層、２９は第二グランド層１６の等
価第二グランド層、３０は第一グランド層１５と第二グ
ランド層１６とを接続する第一バイアホール１７および
第二バイアホール２０の等価第一リアクタンス、３１は
前段半導体増幅チップ３の増幅回路１０から第二グラン
ド層１６までのグランド経路の等価前段リアクタンス、
３２は後段半導体増幅チップ４の増幅回路１０から第二
グランド層１６までのグランド経路の等価後段リアクタ
ンスである。
【００２３】そして、同図の等価回路に示すように、こ
の実施の形態１による増幅回路モジュールでは、前段半
導体増幅チップ３と後段半導体増幅チップ４に共通に利
用される等価第一リアクタンス３０は、第一グランド層
１５と第二グランド層１６との間の３層分のリアクタン
ス成分の値となる。従って、従来のように前段半導体増
幅チップ３用のチップ積載パターン１９と後段半導体増
幅チップ４のチップ積載パターン１９とが共通に設けら
れているような場合に比べてこの共通なリアクタンス成
分が４層分から３層分に削減されるので、一方の増幅回
路１０からの電流により他方の増幅回路１０のグランド
が変動し難くなる。
の実施の形態１による増幅回路モジュールでは、前段半
導体増幅チップ３と後段半導体増幅チップ４に共通に利
用される等価第一リアクタンス３０は、第一グランド層
１５と第二グランド層１６との間の３層分のリアクタン
ス成分の値となる。従って、従来のように前段半導体増
幅チップ３用のチップ積載パターン１９と後段半導体増
幅チップ４のチップ積載パターン１９とが共通に設けら
れているような場合に比べてこの共通なリアクタンス成
分が４層分から３層分に削減されるので、一方の増幅回
路１０からの電流により他方の増幅回路１０のグランド
が変動し難くなる。
【００２４】以上のように、この実施の形態１によれ
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各半導体チップ３，４毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、半導体基板９上に増幅回路１０が形成される
とともに、増幅回路１０のグランドが上記チップ積載パ
ターン１９に電気的に接続された状態で上記モジュール
多層基板１上に積載される前段半導体増幅チップ３と、
半導体基板９上に増幅回路１０が形成されるとともに、
増幅回路１０のグランドが上記チップ積載パターン１９
に電気的に接続された状態で上記モジュール多層基板１
上に積載される後段半導体増幅チップ４とを備えるの
で、当該２つの半導体増幅チップ３，４のグランドはモ
ジュール多層基板１の第二グランド層１６において初め
て電気的に接続されるようになる。
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各半導体チップ３，４毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、半導体基板９上に増幅回路１０が形成される
とともに、増幅回路１０のグランドが上記チップ積載パ
ターン１９に電気的に接続された状態で上記モジュール
多層基板１上に積載される前段半導体増幅チップ３と、
半導体基板９上に増幅回路１０が形成されるとともに、
増幅回路１０のグランドが上記チップ積載パターン１９
に電気的に接続された状態で上記モジュール多層基板１
上に積載される後段半導体増幅チップ４とを備えるの
で、当該２つの半導体増幅チップ３，４のグランドはモ
ジュール多層基板１の第二グランド層１６において初め
て電気的に接続されるようになる。
【００２５】従って、複数の増幅回路１０，１０の間で
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
【００２６】実施の形態２．図３（ａ）はこの発明の実
施の形態２による増幅回路モジュールの構成を示す斜視
図である。図３（ｂ）は図３（ａ）のＡ−Ｂ断面図であ
る。図において、３３は２つの増幅回路１０，１０に共
通に設けられた半導体基板、３４はこの半導体基板３３
のチップ積載方向上面一端に形成された前段増幅回路
（増幅回路）、３５はこの半導体基板３３のチップ積載
方向上面他端に形成された後段増幅回路（増幅回路）、
３６は半導体基板３３のチップ積載方向裏面の両端に形
成されたグランドプレーン、３７は各グランドプレーン
３６，３６と各増幅回路３４，３５とを電気的に接続す
るバイアホールである。これ以外の構成および動作は実
施の形態１と同様であり説明を省略する。
施の形態２による増幅回路モジュールの構成を示す斜視
図である。図３（ｂ）は図３（ａ）のＡ−Ｂ断面図であ
る。図において、３３は２つの増幅回路１０，１０に共
通に設けられた半導体基板、３４はこの半導体基板３３
のチップ積載方向上面一端に形成された前段増幅回路
（増幅回路）、３５はこの半導体基板３３のチップ積載
方向上面他端に形成された後段増幅回路（増幅回路）、
３６は半導体基板３３のチップ積載方向裏面の両端に形
成されたグランドプレーン、３７は各グランドプレーン
３６，３６と各増幅回路３４，３５とを電気的に接続す
るバイアホールである。これ以外の構成および動作は実
施の形態１と同様であり説明を省略する。
【００２７】図４はこの発明の実施の形態２による増幅
回路モジュールの等価回路を示す回路図である。図にお
いて、３８は前段増幅回路３４から第二グランド層１６
までのグランド経路の等価前段リアクタンス、３９は後
段増幅回路３５から第二グランド層１６までのグランド
経路の等価後段リアクタンスである。これ以外の等価回
路は実施の形態１と同様で説明を省略する。
回路モジュールの等価回路を示す回路図である。図にお
いて、３８は前段増幅回路３４から第二グランド層１６
までのグランド経路の等価前段リアクタンス、３９は後
段増幅回路３５から第二グランド層１６までのグランド
経路の等価後段リアクタンスである。これ以外の等価回
路は実施の形態１と同様で説明を省略する。
【００２８】そして、同図の等価回路に示すように、こ
の実施の形態２による増幅回路モジュールでは、前段増
幅回路３４および後段増幅回路３５が共通に形成された
半導体基板３３を用いつつも、それぞれにグランドプレ
ーン３６，３６を設け、各グランドプレーン３６，３６
を各チップ積載パターン１９，１９に当接するようにし
たので、前段増幅回路３４と後段増幅回路３５に共通に
利用される等価第一リアクタンス３０は、第一グランド
層１５と第二グランド層１６との間のリアクタンス成分
の値となる。従って、従来のように２つのチップ積載パ
ターン１９，１９が共通に設けられているような場合に
比べてこの共通なリアクタンス成分が削減されるので、
一方の増幅回路３４からの電流により他方の増幅回路３
５のグランドが変動し難くなる。
の実施の形態２による増幅回路モジュールでは、前段増
幅回路３４および後段増幅回路３５が共通に形成された
半導体基板３３を用いつつも、それぞれにグランドプレ
ーン３６，３６を設け、各グランドプレーン３６，３６
を各チップ積載パターン１９，１９に当接するようにし
たので、前段増幅回路３４と後段増幅回路３５に共通に
利用される等価第一リアクタンス３０は、第一グランド
層１５と第二グランド層１６との間のリアクタンス成分
の値となる。従って、従来のように２つのチップ積載パ
ターン１９，１９が共通に設けられているような場合に
比べてこの共通なリアクタンス成分が削減されるので、
一方の増幅回路３４からの電流により他方の増幅回路３
５のグランドが変動し難くなる。
【００２９】以上のように、この実施の形態２によれ
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各増幅回路３４，３５毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、２つの増幅回路３４，３５を備えるとともに
各増幅回路３４，３５毎にグランドプレーン３６，３６
が形成された半導体増幅チップとを備えるとともに、各
グランドプレーン３６，３６を各チップ積載パターン１
９，１９に電気的に接続しているので、当該２つの増幅
回路３４，３５のグランドはモジュール多層基板１の第
二グランド層１６において初めて電気的に接続されるよ
うになる。
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各増幅回路３４，３５毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、２つの増幅回路３４，３５を備えるとともに
各増幅回路３４，３５毎にグランドプレーン３６，３６
が形成された半導体増幅チップとを備えるとともに、各
グランドプレーン３６，３６を各チップ積載パターン１
９，１９に電気的に接続しているので、当該２つの増幅
回路３４，３５のグランドはモジュール多層基板１の第
二グランド層１６において初めて電気的に接続されるよ
うになる。
【００３０】従って、複数の増幅回路３４，３５の間で
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
【００３１】実施の形態３．図５（ａ）はこの発明の実
施の形態３による増幅回路モジュールの構成を示す斜視
図である。図５（ｂ）は図５（ａ）のＡ−Ｂ断面図であ
る。図において、４０はそれぞれ半導体基板３３の増幅
回路形成面と同じ面に各増幅回路３４，３５毎に分離し
て形成されたグランドパッド、４１はそれぞれ各グラン
ドパッド４０と各チップ積載パターン１９とを接続する
ボンディングワイヤーである。これ以外の構成および動
作は実施の形態２と同様であり説明を省略する。
施の形態３による増幅回路モジュールの構成を示す斜視
図である。図５（ｂ）は図５（ａ）のＡ−Ｂ断面図であ
る。図において、４０はそれぞれ半導体基板３３の増幅
回路形成面と同じ面に各増幅回路３４，３５毎に分離し
て形成されたグランドパッド、４１はそれぞれ各グラン
ドパッド４０と各チップ積載パターン１９とを接続する
ボンディングワイヤーである。これ以外の構成および動
作は実施の形態２と同様であり説明を省略する。
【００３２】図６はこの発明の実施の形態３による増幅
回路モジュールの等価回路を示す回路図である。図にお
いて、４２は前段増幅回路３４から第二グランド層１６
までのグランド経路の等価前段リアクタンス、４３は後
段増幅回路３５から第二グランド層１６までのグランド
経路の等価後段リアクタンスである。これ以外の等価回
路は実施の形態２と同様で説明を省略する。
回路モジュールの等価回路を示す回路図である。図にお
いて、４２は前段増幅回路３４から第二グランド層１６
までのグランド経路の等価前段リアクタンス、４３は後
段増幅回路３５から第二グランド層１６までのグランド
経路の等価後段リアクタンスである。これ以外の等価回
路は実施の形態２と同様で説明を省略する。
【００３３】そして、同図の等価回路に示すように、こ
の実施の形態３による増幅回路モジュールでは、前段増
幅回路３４および後段増幅回路３５が共通に形成された
半導体増幅チップを用いつつも、それぞれにグランドパ
ッド４０，４０を設け、各グランドパッド４０を各チッ
プ積載パターン１９にボンディングワイヤー４１にて当
接するようにしたので、前段増幅回路３４と後段増幅回
路３５に共通に利用される等価第一リアクタンス３０
は、第一グランド層１５と第二グランド層１６との間の
リアクタンス成分の値となる。従って、従来のように前
段増幅回路３４のチップ積載パターン１９と後段増幅回
路３５のチップ積載パターン１９とが共通に設けられて
いるような場合に比べてこの共通なリアクタンス成分が
削減されるので、一方の増幅回路３４からの電流により
他方の増幅回路３５のグランドが変動し難くなる。
の実施の形態３による増幅回路モジュールでは、前段増
幅回路３４および後段増幅回路３５が共通に形成された
半導体増幅チップを用いつつも、それぞれにグランドパ
ッド４０，４０を設け、各グランドパッド４０を各チッ
プ積載パターン１９にボンディングワイヤー４１にて当
接するようにしたので、前段増幅回路３４と後段増幅回
路３５に共通に利用される等価第一リアクタンス３０
は、第一グランド層１５と第二グランド層１６との間の
リアクタンス成分の値となる。従って、従来のように前
段増幅回路３４のチップ積載パターン１９と後段増幅回
路３５のチップ積載パターン１９とが共通に設けられて
いるような場合に比べてこの共通なリアクタンス成分が
削減されるので、一方の増幅回路３４からの電流により
他方の増幅回路３５のグランドが変動し難くなる。
【００３４】以上のように、この実施の形態３によれ
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各増幅回路３４，３５毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、２つの増幅回路３４，３５を備えるとともに
各増幅回路３４，３５毎にグランドパッド４０，４０が
形成された半導体増幅チップとを備えるとともに、各グ
ランドパッド４０を各チップ積載パターン１９にボンデ
ィングワイヤー４１で電気的に接続しているので、当該
２つの増幅回路３４，３５のグランドはモジュール多層
基板１の第二グランド層１６において初めて電気的に接
続されるようになる。
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各増幅回路３４，３５毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、２つの増幅回路３４，３５を備えるとともに
各増幅回路３４，３５毎にグランドパッド４０，４０が
形成された半導体増幅チップとを備えるとともに、各グ
ランドパッド４０を各チップ積載パターン１９にボンデ
ィングワイヤー４１で電気的に接続しているので、当該
２つの増幅回路３４，３５のグランドはモジュール多層
基板１の第二グランド層１６において初めて電気的に接
続されるようになる。
【００３５】従って、複数の増幅回路３４，３５の間で
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
【００３６】実施の形態４．図７（ａ）はこの発明の実
施の形態４による増幅回路モジュールの構成を示す斜視
図である。図７（ｂ）は図７（ａ）のＡ−Ｂ断面図であ
る。図において、４４はそれぞれ半導体基板３３の増幅
回路形成面と同じ面に各増幅回路３４，３５毎に分離し
て形成されたグランドパッド、４５はそれぞれ各グラン
ドパッド４４と各チップ積載パターン１９とを電気的に
接続する半田バンプである。そして、この実施の形態４
は以前の実施の形態と異なり半導体増幅チップが裏返し
に積載されている。これ以外の構成および動作は実施の
形態２と同様であり説明を省略する。なお、各種の整合
回路６，７，８の各入出力パッド１３と半導体増幅チッ
プの各入出力パッド１１，１２とは以上の実施の形態と
同様にワイヤーボンディングにて接続してもよいが、整
合回路６，７，８の各入出力パッド１３を延長して半田
バンプにて接続するようにしてもよい。
施の形態４による増幅回路モジュールの構成を示す斜視
図である。図７（ｂ）は図７（ａ）のＡ−Ｂ断面図であ
る。図において、４４はそれぞれ半導体基板３３の増幅
回路形成面と同じ面に各増幅回路３４，３５毎に分離し
て形成されたグランドパッド、４５はそれぞれ各グラン
ドパッド４４と各チップ積載パターン１９とを電気的に
接続する半田バンプである。そして、この実施の形態４
は以前の実施の形態と異なり半導体増幅チップが裏返し
に積載されている。これ以外の構成および動作は実施の
形態２と同様であり説明を省略する。なお、各種の整合
回路６，７，８の各入出力パッド１３と半導体増幅チッ
プの各入出力パッド１１，１２とは以上の実施の形態と
同様にワイヤーボンディングにて接続してもよいが、整
合回路６，７，８の各入出力パッド１３を延長して半田
バンプにて接続するようにしてもよい。
【００３７】図８はこの発明の実施の形態４による増幅
回路モジュールの等価回路を示す回路図である。図にお
いて、４６は前段増幅回路３４から第二グランド層１６
までのグランド経路の等価前段リアクタンス、４７は後
段増幅回路３５から第二グランド層１６までのグランド
経路の等価後段リアクタンスである。これ以外の等価回
路は実施の形態２と同様で説明を省略する。
回路モジュールの等価回路を示す回路図である。図にお
いて、４６は前段増幅回路３４から第二グランド層１６
までのグランド経路の等価前段リアクタンス、４７は後
段増幅回路３５から第二グランド層１６までのグランド
経路の等価後段リアクタンスである。これ以外の等価回
路は実施の形態２と同様で説明を省略する。
【００３８】そして、同図の等価回路に示すように、こ
の実施の形態４による増幅回路モジュールでは、前段増
幅回路３４および後段増幅回路３５が共通に形成された
半導体増幅チップを用いつつも、それぞれにグランドパ
ッド４４，４４を設け、各グランドパッド４４を各チッ
プ積載パターン１９に半田バンプ４５で当接するように
したので、前段増幅回路３４と後段増幅回路３５に共通
に利用される等価第一リアクタンス３０は、第一グラン
ド層１５と第二グランド層１６との間のリアクタンス成
分の値となる。従って、従来のように前段増幅回路３４
用のチップ積載パターン１９と後段増幅回路３５のチッ
プ積載パターン１９とが共通に設けられているような場
合に比べてこの共通なリアクタンス成分が削減されるの
で、一方の増幅回路３４からの電流により他方の増幅回
路３５のグランドが変動し難くなる。
の実施の形態４による増幅回路モジュールでは、前段増
幅回路３４および後段増幅回路３５が共通に形成された
半導体増幅チップを用いつつも、それぞれにグランドパ
ッド４４，４４を設け、各グランドパッド４４を各チッ
プ積載パターン１９に半田バンプ４５で当接するように
したので、前段増幅回路３４と後段増幅回路３５に共通
に利用される等価第一リアクタンス３０は、第一グラン
ド層１５と第二グランド層１６との間のリアクタンス成
分の値となる。従って、従来のように前段増幅回路３４
用のチップ積載パターン１９と後段増幅回路３５のチッ
プ積載パターン１９とが共通に設けられているような場
合に比べてこの共通なリアクタンス成分が削減されるの
で、一方の増幅回路３４からの電流により他方の増幅回
路３５のグランドが変動し難くなる。
【００３９】以上のように、この実施の形態４によれ
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各増幅回路３４，３５毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、２つの増幅回路３４，３５を備えるとともに
各増幅回路３４，３５毎にグランドパッド４４，４４が
形成された前段半導体増幅チップとを備えるとともに、
各グランドパッド４４，４４を各チップ積載パターン１
９，１９に半田バンプ４５，４５にて電気的に接続して
いるので、当該２つの増幅回路３４，３５のグランドは
モジュール多層基板１の第二グランド層１６において初
めて電気的に接続されるようになる。
ば、第一グランド層１５および第二グランド層１６を備
えるとともに各増幅回路３４，３５毎に分離されたチッ
プ積載パターン１９，１９が形成されるモジュール多層
基板１と、２つの増幅回路３４，３５を備えるとともに
各増幅回路３４，３５毎にグランドパッド４４，４４が
形成された前段半導体増幅チップとを備えるとともに、
各グランドパッド４４，４４を各チップ積載パターン１
９，１９に半田バンプ４５，４５にて電気的に接続して
いるので、当該２つの増幅回路３４，３５のグランドは
モジュール多層基板１の第二グランド層１６において初
めて電気的に接続されるようになる。
【００４０】従って、複数の増幅回路３４，３５の間で
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
帰還が生じるとしても第二グランド層１６において帰還
が生じることとなるので、従来のようにチップ積載パタ
ーン１９，１９において帰還が生じている場合に比べて
低い等価第一リアクタンス３０にて外部のグランドに接
続されている第二グランド層１６において帰還が生じる
こととなり、ひいては高周波高出力信号を入力したとし
ても発振することなく安定して増幅することができる効
果がある。
【００４１】なお、この実施の形態２から４のものでは
１つの半導体基板３３上に２つの増幅回路３４，３５を
設けた構成となっているため実施の形態１よりもチップ
や装置の小型化や低コスト化を図ることができ、また、
半田付けなども１回の工程で処理することができる。更
に、半導体基板上に形成した２つの増幅回路を互いに逆
向きとなるように形成しているので、段間整合回路の小
型化も実現している。
１つの半導体基板３３上に２つの増幅回路３４，３５を
設けた構成となっているため実施の形態１よりもチップ
や装置の小型化や低コスト化を図ることができ、また、
半田付けなども１回の工程で処理することができる。更
に、半導体基板上に形成した２つの増幅回路を互いに逆
向きとなるように形成しているので、段間整合回路の小
型化も実現している。
【００４２】更に、この実施の形態２から実施の形態４
までを相互に比較するに、実施の形態２や実施の形態４
の積載方式であれば、実施の形態３の積載方式に比べて
半導体基板３３自体のサイズの小型化を図りつつ且つ当
該半導体基板３３の積載位置のみにチップ積載パターン
１９を形成すればよいので装置として小型化を図ること
ができる。また、実施の形態３や実施の形態４の積載方
式であれば、複数の増幅回路３４，３５を１つの半導体
基板３３上にまとめて形成した場合であっても実施の形
態２のようにグランドプレーン３６と増幅回路３４，３
５とを接続するバイアホール３７を設ける必要が無いの
で半導体増幅チップの構造を簡略化させることができ
る。
までを相互に比較するに、実施の形態２や実施の形態４
の積載方式であれば、実施の形態３の積載方式に比べて
半導体基板３３自体のサイズの小型化を図りつつ且つ当
該半導体基板３３の積載位置のみにチップ積載パターン
１９を形成すればよいので装置として小型化を図ること
ができる。また、実施の形態３や実施の形態４の積載方
式であれば、複数の増幅回路３４，３５を１つの半導体
基板３３上にまとめて形成した場合であっても実施の形
態２のようにグランドプレーン３６と増幅回路３４，３
５とを接続するバイアホール３７を設ける必要が無いの
で半導体増幅チップの構造を簡略化させることができ
る。
【００４３】実施の形態５．図９（ａ）はこの発明の実
施の形態５による増幅回路モジュールの構成を示す斜視
図である。図９（ｂ）は図９（ａ）のＡ−Ｂ断面図であ
る。図において、４８は前段半導体増幅チップ３および
後段半導体増幅チップ４に係る第二バイアホール２０の
周囲に電気的に離間するように貫通穴が開設された第二
グランド層である。これ以外の構成および動作は実施の
形態１と同様であり説明を省略する。
施の形態５による増幅回路モジュールの構成を示す斜視
図である。図９（ｂ）は図９（ａ）のＡ−Ｂ断面図であ
る。図において、４８は前段半導体増幅チップ３および
後段半導体増幅チップ４に係る第二バイアホール２０の
周囲に電気的に離間するように貫通穴が開設された第二
グランド層である。これ以外の構成および動作は実施の
形態１と同様であり説明を省略する。
【００４４】図１０はこの発明の実施の形態５による増
幅回路モジュールの等価回路を示す回路図である。図に
おいて、４９は前段半導体増幅チップ３の増幅回路１０
から第一グランド層１５までのグランド経路の等価前段
リアクタンス、５０は後段半導体増幅チップ４の増幅回
路１０から第一グランド層１５までのグランド経路の等
価後段リアクタンスである。これ以外の等価回路は実施
の形態１と同様で説明を省略する。
幅回路モジュールの等価回路を示す回路図である。図に
おいて、４９は前段半導体増幅チップ３の増幅回路１０
から第一グランド層１５までのグランド経路の等価前段
リアクタンス、５０は後段半導体増幅チップ４の増幅回
路１０から第一グランド層１５までのグランド経路の等
価後段リアクタンスである。これ以外の等価回路は実施
の形態１と同様で説明を省略する。
【００４５】そして、同図の等価回路に示すように、こ
の実施の形態５による増幅回路モジュールでは、前段半
導体増幅チップ３および後段半導体増幅チップ４それぞ
れを別々のチップ積載パターン１９，１９に当接し、更
に、第二グランド層１６と第二バイアホール２０とを離
間させるようにしたので、前段半導体増幅チップ３と後
段半導体増幅チップ４に共通に利用されるリアクタンス
成分は生じない。従って、従来のように前段半導体増幅
チップ３用のチップ積載パターン１９と後段半導体増幅
チップ４のチップ積載パターン１９とが共通に設けられ
ているような場合に比べてこの共通なリアクタンス成分
が格段に削減されるので、一方の増幅回路１０からの電
流により他方の増幅回路１０のグランドが変動しなくな
る。
の実施の形態５による増幅回路モジュールでは、前段半
導体増幅チップ３および後段半導体増幅チップ４それぞ
れを別々のチップ積載パターン１９，１９に当接し、更
に、第二グランド層１６と第二バイアホール２０とを離
間させるようにしたので、前段半導体増幅チップ３と後
段半導体増幅チップ４に共通に利用されるリアクタンス
成分は生じない。従って、従来のように前段半導体増幅
チップ３用のチップ積載パターン１９と後段半導体増幅
チップ４のチップ積載パターン１９とが共通に設けられ
ているような場合に比べてこの共通なリアクタンス成分
が格段に削減されるので、一方の増幅回路１０からの電
流により他方の増幅回路１０のグランドが変動しなくな
る。
【００４６】以上のように、この実施の形態５によれ
ば、第二バイアホール２０を用いてチップ積載パターン
１９を外部に直接接続される第一グランド層１５に接続
するとともに、この第二バイアホール２０と第二グラン
ド層１６とを離間しているので、つまりチップ積載パタ
ーン１９が装置外部に直接接続されている第一グランド
層１５のみに第二バイアホール２０を用いて接続されて
いるので、２つの半導体増幅チップ３，４のグランドは
モジュール多層基板１の第一グランド層１５において初
めて電気的に接続されるようになる。
ば、第二バイアホール２０を用いてチップ積載パターン
１９を外部に直接接続される第一グランド層１５に接続
するとともに、この第二バイアホール２０と第二グラン
ド層１６とを離間しているので、つまりチップ積載パタ
ーン１９が装置外部に直接接続されている第一グランド
層１５のみに第二バイアホール２０を用いて接続されて
いるので、２つの半導体増幅チップ３，４のグランドは
モジュール多層基板１の第一グランド層１５において初
めて電気的に接続されるようになる。
【００４７】従って、複数の増幅回路１０，１０の間で
帰還が生じるとしても第一グランド層１５において帰還
が生じることとなるので、共通のリアクタンス成分が無
くなり、高周波高出力信号を入力したとしても発振する
ことなく安定して増幅することができる効果がある。
帰還が生じるとしても第一グランド層１５において帰還
が生じることとなるので、共通のリアクタンス成分が無
くなり、高周波高出力信号を入力したとしても発振する
ことなく安定して増幅することができる効果がある。
【００４８】実施の形態６．図１１（ａ）はこの発明の
実施の形態６による増幅回路モジュールの構成を示す斜
視図である。図１１（ｂ）は図１１（ａ）のＣ−Ｄ断面
図である。図において、５１は全ての第二バイアホール
２０の周囲に電気的に離間するように貫通穴が開設され
た第二グランド層である。これ以外の構成および動作は
実施の形態５と同様であり説明を省略する。
実施の形態６による増幅回路モジュールの構成を示す斜
視図である。図１１（ｂ）は図１１（ａ）のＣ−Ｄ断面
図である。図において、５１は全ての第二バイアホール
２０の周囲に電気的に離間するように貫通穴が開設され
た第二グランド層である。これ以外の構成および動作は
実施の形態５と同様であり説明を省略する。
【００４９】図１２はこの発明の実施の形態６による増
幅回路モジュールの等価回路を示す回路図である。図に
おいて、５２は入力ピン端子２から入力整合回路６の入
出力パッド１３までの入力信号線の等価回路、５３はこ
の入力信号線とグランドプレーン１４との間に接続され
た入力容量チップの等価回路、５４は上記入力信号線と
グランドプレーン１４との間に接続された入力抵抗チッ
プの等価回路、５５は前段半導体増幅チップ３の出力パ
ッド１２から後段半導体増幅チップ４の入力パッド１１
までの段間信号線の等価回路、５６はこの段間信号線と
グランドプレーン１４との間に接続された段間第一容量
チップの等価回路、５７は上記段間信号線とグランドプ
レーン１４との間に接続された段間第二容量チップの等
価回路、５８は後段半導体増幅チップ４の出力パッド１
２から出力ピン端子５までの出力信号線の等価回路、５
９はこの出力信号線とグランドプレーン１４との間に接
続された出力抵抗チップの等価回路、６０は上記出力信
号線とグランドプレーン１４との間に接続された出力容
量チップの等価回路である。また、６１は入力整合回路
６のグランドプレーン１４から第一グランド層１５まで
のグランド経路の等価入力整合リアクタンス、６２は段
間整合回路７のグランドプレーン１４から第一グランド
層１５までのグランド経路の等価段間整合リアクタン
ス、６３は出力整合回路８のグランドプレーン１４から
第一グランド層１５までのグランド経路の等価出力整合
リアクタンスである。これ以外の等価回路は実施の形態
５と同様で説明を省略する。
幅回路モジュールの等価回路を示す回路図である。図に
おいて、５２は入力ピン端子２から入力整合回路６の入
出力パッド１３までの入力信号線の等価回路、５３はこ
の入力信号線とグランドプレーン１４との間に接続され
た入力容量チップの等価回路、５４は上記入力信号線と
グランドプレーン１４との間に接続された入力抵抗チッ
プの等価回路、５５は前段半導体増幅チップ３の出力パ
ッド１２から後段半導体増幅チップ４の入力パッド１１
までの段間信号線の等価回路、５６はこの段間信号線と
グランドプレーン１４との間に接続された段間第一容量
チップの等価回路、５７は上記段間信号線とグランドプ
レーン１４との間に接続された段間第二容量チップの等
価回路、５８は後段半導体増幅チップ４の出力パッド１
２から出力ピン端子５までの出力信号線の等価回路、５
９はこの出力信号線とグランドプレーン１４との間に接
続された出力抵抗チップの等価回路、６０は上記出力信
号線とグランドプレーン１４との間に接続された出力容
量チップの等価回路である。また、６１は入力整合回路
６のグランドプレーン１４から第一グランド層１５まで
のグランド経路の等価入力整合リアクタンス、６２は段
間整合回路７のグランドプレーン１４から第一グランド
層１５までのグランド経路の等価段間整合リアクタン
ス、６３は出力整合回路８のグランドプレーン１４から
第一グランド層１５までのグランド経路の等価出力整合
リアクタンスである。これ以外の等価回路は実施の形態
５と同様で説明を省略する。
【００５０】そして、同図の等価回路に示すように、こ
の実施の形態６による増幅回路モジュールでは、前段半
導体増幅チップ３と後段半導体増幅チップ４との間にお
ける直接的な帰還を防止することができるとともに、各
整合回路６，７，８においてグランドプレーン１４を第
一グランド層１５のみに直接接続しているので、各整合
回路６，７，８において信号線路に対して並列に抵抗チ
ップや容量チップを挿入することで整合を図ったとして
も、この並列に挿入されたチップを介して上記前段半導
体増幅チップ３と後段半導体増幅チップ４との間に間接
的に帰還がかかってしまうこともなくなる。
の実施の形態６による増幅回路モジュールでは、前段半
導体増幅チップ３と後段半導体増幅チップ４との間にお
ける直接的な帰還を防止することができるとともに、各
整合回路６，７，８においてグランドプレーン１４を第
一グランド層１５のみに直接接続しているので、各整合
回路６，７，８において信号線路に対して並列に抵抗チ
ップや容量チップを挿入することで整合を図ったとして
も、この並列に挿入されたチップを介して上記前段半導
体増幅チップ３と後段半導体増幅チップ４との間に間接
的に帰還がかかってしまうこともなくなる。
【００５１】従って、これら整合回路６，７，８を介し
て間接的に複数の半導体増幅チップ３，４の間で帰還が
かかってしまう事を抑制することができ、高周波高出力
信号を入力したとしても発振することなく更に安定して
増幅することができる効果がある。
て間接的に複数の半導体増幅チップ３，４の間で帰還が
かかってしまう事を抑制することができ、高周波高出力
信号を入力したとしても発振することなく更に安定して
増幅することができる効果がある。
【００５２】なお、以上の実施の形態では増幅回路が２
段である場合を例に説明したが、３段以上のものであっ
ても同様である。
段である場合を例に説明したが、３段以上のものであっ
ても同様である。
【００５３】
【発明の効果】以上のように、この発明によれば、複数
のグランド層を備えるとともに各種の半導体素子の積載
位置に当該グランド層に接続されたチップ積載パターン
が形成されるモジュール多層基板と、半導体基板上に増
幅回路が形成されるとともに、増幅回路のグランドが上
記チップ積載パターンに電気的に接続された状態で上記
モジュール多層基板上に積載される半導体増幅素子とを
備える多段増幅装置において、上記半導体増幅素子を各
増幅回路毎に設けるとともに、上記半導体増幅素子毎に
上記チップ積載パターンを分離したので、複数の半導体
増幅素子のグランドはモジュール多層基板のグランド層
において初めて電気的に接続されるようになる。
のグランド層を備えるとともに各種の半導体素子の積載
位置に当該グランド層に接続されたチップ積載パターン
が形成されるモジュール多層基板と、半導体基板上に増
幅回路が形成されるとともに、増幅回路のグランドが上
記チップ積載パターンに電気的に接続された状態で上記
モジュール多層基板上に積載される半導体増幅素子とを
備える多段増幅装置において、上記半導体増幅素子を各
増幅回路毎に設けるとともに、上記半導体増幅素子毎に
上記チップ積載パターンを分離したので、複数の半導体
増幅素子のグランドはモジュール多層基板のグランド層
において初めて電気的に接続されるようになる。
【００５４】従って、複数の増幅回路の間で帰還が生じ
るとしてもグランド層において帰還が生じることとなる
ので、従来のようにチップ積載パターンにおいて帰還が
生じている場合に比べて低いリアクタンスにて外部のグ
ランドに接続されているグランド層において帰還が生じ
ることとなり、ひいては高周波高出力信号を入力したと
しても発振することなく安定して増幅することができる
効果がある。
るとしてもグランド層において帰還が生じることとなる
ので、従来のようにチップ積載パターンにおいて帰還が
生じている場合に比べて低いリアクタンスにて外部のグ
ランドに接続されているグランド層において帰還が生じ
ることとなり、ひいては高周波高出力信号を入力したと
しても発振することなく安定して増幅することができる
効果がある。
【００５５】また、上記複数の半導体増幅素子の替わり
に、半導体基板上に複数の増幅回路がそれぞれのグラン
ドが分離して形成された半導体増幅素子を備えるととも
に、各増幅回路が別々のチップ積載パターンに接続され
ることでも同様の効果を得ることができる。
に、半導体基板上に複数の増幅回路がそれぞれのグラン
ドが分離して形成された半導体増幅素子を備えるととも
に、各増幅回路が別々のチップ積載パターンに接続され
ることでも同様の効果を得ることができる。
【００５６】なお、これらの半導体増幅素子は、例え
ば、半導体基板の増幅回路形成面の裏面に各増幅回路毎
に分離して形成されたグランドプレーンを備え、当該グ
ランドプレーンを直接チップ積載パターンに当接させた
状態で積載されても、半導体基板の増幅回路形成面と同
じ面に各増幅回路毎に分離して形成されたグランドプレ
ーンを備え、当該グランドプレーンと各チップ積載パタ
ーンとをボンディングワイヤーにて接続した状態で積載
されても、あるいは、半導体基板の増幅回路形成面と同
じ面に各増幅回路毎に分離して形成されたグランドプレ
ーンを備え、当該グランドプレーンと各チップ積載パタ
ーンとを半田バンプにて接続した状態で積載されてもよ
い。そして、１番目や３番目の積載方式であれば、２番
目の積載方式に比べて半導体基板自体のサイズの小型化
を図りつつ且つ当該半導体基板の積載位置のみにチップ
積載パターンを形成すればよいので装置として小型化を
図ることができる。また、２番目や３番目の積載方式で
あれば、複数の増幅回路を１つの半導体基板上にまとめ
て形成した場合であっても１番目のもののようにグラン
ドプレーンと増幅回路とを接続するバイアホールを設け
る必要が無いので半導体増幅素子の構造を簡略化させる
ことができる。
ば、半導体基板の増幅回路形成面の裏面に各増幅回路毎
に分離して形成されたグランドプレーンを備え、当該グ
ランドプレーンを直接チップ積載パターンに当接させた
状態で積載されても、半導体基板の増幅回路形成面と同
じ面に各増幅回路毎に分離して形成されたグランドプレ
ーンを備え、当該グランドプレーンと各チップ積載パタ
ーンとをボンディングワイヤーにて接続した状態で積載
されても、あるいは、半導体基板の増幅回路形成面と同
じ面に各増幅回路毎に分離して形成されたグランドプレ
ーンを備え、当該グランドプレーンと各チップ積載パタ
ーンとを半田バンプにて接続した状態で積載されてもよ
い。そして、１番目や３番目の積載方式であれば、２番
目の積載方式に比べて半導体基板自体のサイズの小型化
を図りつつ且つ当該半導体基板の積載位置のみにチップ
積載パターンを形成すればよいので装置として小型化を
図ることができる。また、２番目や３番目の積載方式で
あれば、複数の増幅回路を１つの半導体基板上にまとめ
て形成した場合であっても１番目のもののようにグラン
ドプレーンと増幅回路とを接続するバイアホールを設け
る必要が無いので半導体増幅素子の構造を簡略化させる
ことができる。
【００５７】この発明によれば、各チップ積載パターン
が、装置外部に直接接続されているグランド層のみにバ
イアホールを用いて接続されているので、例えば当該グ
ランド層以外のグランド層に当該バイアホールが接続さ
れている場合に比べてより低いリアクタンスにて外部の
グランドに接続されたグランド層において半導体増幅素
子同士のグランドプレーンが接続されることとなり、高
周波高出力信号を入力したとしても発振することなく更
に安定して増幅することができる効果がある。
が、装置外部に直接接続されているグランド層のみにバ
イアホールを用いて接続されているので、例えば当該グ
ランド層以外のグランド層に当該バイアホールが接続さ
れている場合に比べてより低いリアクタンスにて外部の
グランドに接続されたグランド層において半導体増幅素
子同士のグランドプレーンが接続されることとなり、高
周波高出力信号を入力したとしても発振することなく更
に安定して増幅することができる効果がある。
【００５８】この発明によれば、各半導体増幅素子の入
力あるいは出力に接続され、これら半導体素子同士ある
いはこれら半導体素子とその他の周辺回路とを接続する
ための整合回路を備えるとともに、当該整合回路のグラ
ンドも、装置外部に直接接続されているグランド層のみ
にバイアホールを用いて接続されているので、これら整
合回路を介して間接的に複数の半導体増幅素子の間で帰
還がかかってしまう事を抑制することができ、高周波高
出力信号を入力したとしても発振することなく更に安定
して増幅することができる効果がある。
力あるいは出力に接続され、これら半導体素子同士ある
いはこれら半導体素子とその他の周辺回路とを接続する
ための整合回路を備えるとともに、当該整合回路のグラ
ンドも、装置外部に直接接続されているグランド層のみ
にバイアホールを用いて接続されているので、これら整
合回路を介して間接的に複数の半導体増幅素子の間で帰
還がかかってしまう事を抑制することができ、高周波高
出力信号を入力したとしても発振することなく更に安定
して増幅することができる効果がある。
【図１】 この発明の実施の形態１による増幅回路モジ
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
【図２】 この発明の実施の形態１による増幅回路モジ
ュールの等価回路を示す回路図である。
ュールの等価回路を示す回路図である。
【図３】 この発明の実施の形態２による増幅回路モジ
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
【図４】 この発明の実施の形態２による増幅回路モジ
ュールの等価回路を示す回路図である。
ュールの等価回路を示す回路図である。
【図５】 この発明の実施の形態３による増幅回路モジ
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
【図６】 この発明の実施の形態３による増幅回路モジ
ュールの等価回路を示す回路図である。
ュールの等価回路を示す回路図である。
【図７】 この発明の実施の形態４による増幅回路モジ
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
【図８】 この発明の実施の形態４による増幅回路モジ
ュールの等価回路を示す回路図である。
ュールの等価回路を示す回路図である。
【図９】 この発明の実施の形態５による増幅回路モジ
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
ュール（多段増幅装置）の構成を示す斜視図（ａ）およ
びＡ−Ｂ断面図（ｂ）である。
【図１０】 この発明の実施の形態５による増幅回路モ
ジュールの等価回路を示す回路図である。
ジュールの等価回路を示す回路図である。
【図１１】 この発明の実施の形態６による増幅回路モ
ジュール（多段増幅装置）の構成を示す斜視図（ａ）お
よびＣ−Ｄ断面図（ｂ）である。
ジュール（多段増幅装置）の構成を示す斜視図（ａ）お
よびＣ−Ｄ断面図（ｂ）である。
【図１２】 この発明の実施の形態６による増幅回路モ
ジュールの等価回路を示す回路図である。
ジュールの等価回路を示す回路図である。
【図１３】 従来の多段増幅装置の一例である従来の増
幅回路モジュールの構成を示す斜視図（ａ）、Ａ−Ｂ断
面図（ｂ）およびＣ−Ｄ断面図（ｃ）である。
幅回路モジュールの構成を示す斜視図（ａ）、Ａ−Ｂ断
面図（ｂ）およびＣ−Ｄ断面図（ｃ）である。
【図１４】 図１３に示す多段増幅装置の等価回路を示
す回路図である。
す回路図である。
１ モジュール多層基板、２ 入力ピン端子、３ 前段
半導体増幅チップ（半導体増幅素子）、４ 後段半導体
増幅チップ（半導体増幅素子）、５ 出力ピン端子、６
入力整合回路（整合回路）、７ 段間整合回路（整合
回路）、８ 出力整合回路（整合回路）、９ 半導体基
板、１０ 増幅回路、１１ 入力パッド、１２ 出力パ
ッド、１３ 入出力パッド、１４ グランドプレーン、
１５ 第一グランド層（グランド層）、１６ 第二グラ
ンド層（グランド層）、１７ 第一バイアホール（バイ
アホール）、１８ 配線層、１９ チップ積載パター
ン、２０ 第二バイアホール（バイアホール）、２１
等価入力端子、２２ 等価入力整合回路、２３ 等価前
段増幅回路、２４ 等価段間整合回路、２５ 等価後段
増幅回路、２６ 等価出力整合回路、２７ 等価出力端
子、２８ 等価第一グランド層、２９ 等価第二グラン
ド層、３０ 等価第一リアクタンス、３１ 等価前段リ
アクタンス、３２ 等価後段リアクタンス、３３ 半導
体基板、３４前段増幅回路（増幅回路）、３５ 後段増
幅回路（増幅回路）、３６ グランドプレーン、３７
バイアホール、３８ 等価前段リアクタンス、３９ 等
価後段リアクタンス、４０ グランドパッド、４１ ボ
ンディングワイヤー、４２ 等価前段リアクタンス、４
３ 等価後段リアクタンス、４４ グランドパッド、４
５ 半田バンプ、４６ 等価前段リアクタンス、４７
等価後段リアクタンス、４８ 第二グランド層、４９
等価前段リアクタンス、５０ 等価後段リアクタンス、
５１ 第二グランド層、５２ 入力信号線の等価回路、
５３ 入力容量チップの等価回路、５４ 入力抵抗チッ
プの等価回路、５５ 段間信号線の等価回路、５６ 段
間第一容量チップの等価回路、５７ 段間第二容量チッ
プの等価回路、５８ 出力信号線の等価回路、５９ 出
力抵抗チップの等価回路、６０ 出力容量チップの等価
回路、６１ 等価入力整合リアクタンス、６２ 等価段
間整合リアクタンス、６３ 等価出力整合リアクタン
ス。
半導体増幅チップ（半導体増幅素子）、４ 後段半導体
増幅チップ（半導体増幅素子）、５ 出力ピン端子、６
入力整合回路（整合回路）、７ 段間整合回路（整合
回路）、８ 出力整合回路（整合回路）、９ 半導体基
板、１０ 増幅回路、１１ 入力パッド、１２ 出力パ
ッド、１３ 入出力パッド、１４ グランドプレーン、
１５ 第一グランド層（グランド層）、１６ 第二グラ
ンド層（グランド層）、１７ 第一バイアホール（バイ
アホール）、１８ 配線層、１９ チップ積載パター
ン、２０ 第二バイアホール（バイアホール）、２１
等価入力端子、２２ 等価入力整合回路、２３ 等価前
段増幅回路、２４ 等価段間整合回路、２５ 等価後段
増幅回路、２６ 等価出力整合回路、２７ 等価出力端
子、２８ 等価第一グランド層、２９ 等価第二グラン
ド層、３０ 等価第一リアクタンス、３１ 等価前段リ
アクタンス、３２ 等価後段リアクタンス、３３ 半導
体基板、３４前段増幅回路（増幅回路）、３５ 後段増
幅回路（増幅回路）、３６ グランドプレーン、３７
バイアホール、３８ 等価前段リアクタンス、３９ 等
価後段リアクタンス、４０ グランドパッド、４１ ボ
ンディングワイヤー、４２ 等価前段リアクタンス、４
３ 等価後段リアクタンス、４４ グランドパッド、４
５ 半田バンプ、４６ 等価前段リアクタンス、４７
等価後段リアクタンス、４８ 第二グランド層、４９
等価前段リアクタンス、５０ 等価後段リアクタンス、
５１ 第二グランド層、５２ 入力信号線の等価回路、
５３ 入力容量チップの等価回路、５４ 入力抵抗チッ
プの等価回路、５５ 段間信号線の等価回路、５６ 段
間第一容量チップの等価回路、５７ 段間第二容量チッ
プの等価回路、５８ 出力信号線の等価回路、５９ 出
力抵抗チップの等価回路、６０ 出力容量チップの等価
回路、６１ 等価入力整合リアクタンス、６２ 等価段
間整合リアクタンス、６３ 等価出力整合リアクタン
ス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中山 正敏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 池田 幸夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J067 AA01 AA04 AA41 CA54 CA92 FA16 HA09 HA25 HA29 HA33 KA29 KA66 KA68 KS11 LS01 MA08 MA11 QA04 SA13
Claims (7)
- 【請求項１】 複数のグランド層を備えるとともに各種
の半導体素子の積載位置に当該グランド層に接続された
チップ積載パターンが形成されるモジュール多層基板
と、 半導体基板上に増幅回路が形成されるとともに、増幅回
路のグランドが上記チップ積載パターンに電気的に接続
された状態で上記モジュール多層基板上に積載される半
導体増幅素子とを備える多段増幅装置において、 上記半導体増幅素子を各増幅回路毎に設けるとともに、
上記半導体増幅素子毎に上記チップ積載パターンを分離
した多段増幅装置。 - 【請求項２】 請求項１記載の複数の半導体増幅素子の
替わりに、半導体基板上に複数の増幅回路がそれぞれの
グランドが分離して形成された半導体増幅素子を備える
とともに、各増幅回路が別々のチップ積載パターンに接
続されることを特徴とする請求項１記載の多段増幅装
置。 - 【請求項３】 半導体増幅素子は、半導体基板の増幅回
路形成面の裏面に各増幅回路毎に分離して形成されたグ
ランドプレーンを備え、当該グランドプレーンを直接チ
ップ積載パターンに当接させた状態で積載されることを
特徴とする請求項１または請求項２記載の多段増幅装
置。 - 【請求項４】 半導体増幅素子は、半導体基板の増幅回
路形成面と同じ面に各増幅回路毎に分離して形成された
グランドプレーンを備え、当該グランドプレーンと各チ
ップ積載パターンとをワイヤーボンディングにて接続し
た状態で積載されることを特徴とする請求項１または請
求項２記載の多段増幅装置。 - 【請求項５】 半導体増幅素子は、半導体基板の増幅回
路形成面と同じ面に各増幅回路毎に分離して形成された
グランドプレーンを備え、当該グランドプレーンと各チ
ップ積載パターンとを半田バンプにて接続した状態で積
載されることを特徴とする請求項１または請求項２記載
の多段増幅装置。 - 【請求項６】 各チップ積載パターンは、装置外部に直
接接続されているグランド層のみにバイアホールを用い
て接続されていることを特徴とする請求項１または請求
項２記載の多段増幅装置。 - 【請求項７】 各半導体増幅素子の入力あるいは出力に
接続され、これら半導体素子同士あるいはこれら半導体
素子とその他の周辺回路とを接続するための整合回路を
備えるとともに、 当該整合回路のグランドも、装置外部に直接接続されて
いるグランド層のみにバイアホールを用いて接続されて
いることを特徴とする請求項６記載の多段増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33444599A JP2001156242A (ja) | 1999-11-25 | 1999-11-25 | 多段増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33444599A JP2001156242A (ja) | 1999-11-25 | 1999-11-25 | 多段増幅装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156242A true JP2001156242A (ja) | 2001-06-08 |
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ID=18277475
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|---|---|---|---|
| JP33444599A Pending JP2001156242A (ja) | 1999-11-25 | 1999-11-25 | 多段増幅装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2001156242A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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