JP2012094919A - 複数の接地面を備えた半導体素子 - Google Patents
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Abstract
【解決手段】MAMの各集積回路(IC)チップは、MCMの基板上にそれぞれ専用の接地面を有している。このMCM構造は、他のチップに影響を及ぼすこと無く、且つ他のチップによる影響を受けること無く、各ICの個別テストを円滑に行えるようにする。このMCM構造は、更に、2つ又はそれ以上のチップの間の相互接続部/接続部のテストも実施し易くする。
【選択図】図1
Description
〔請求項1〕
マルチチップ・モジュール(MCM)において、
基板上の第1集積回路(IC)と、
前記第1ICチップに連結された第1接地面と、
前記基板上の第2ICチップと、
前記第2ICチップに連結された第2接地面と、を備えていることを特徴とするMCM。
〔請求項2〕
前記第1及び第2接地面は、それぞれ前記MCMの少なくとも1つの外部リード線に連結されていることを特徴とする請求項1に記載のMCM。
〔請求項3〕
前記第1及び第2接地面は、それぞれ前記基板上のそれぞれのトレースとして形成されていることを特徴とする請求項1に記載のMCM。
〔請求項4〕
前記第1及び第2接地面は、それぞれ実質的に剛体であることを特徴とする請求項1に記載のMCM。
〔請求項5〕
前記第1及び第2接地面は、それぞれ実質的に可撓性を有していることを特徴とする請求項1に記載のMCM。
〔請求項6〕
前記第1及び第2接地面は、それぞれ導電材料のストリップを備えていることを特徴とする請求項1に記載のMCM。
〔請求項7〕
前記第1及び第2接地面は、それぞれ導電材料の層を備えていることを特徴とする請求項1に記載のMCM。
〔請求項8〕
前記第1及び第2接地面は、それぞれ導電材料の実質的に固体の層を備えていることを特徴とする請求項1に記載のMCM。
〔請求項9〕
前記第1及び第2接地面は、それぞれ導電材料のグリッドを備えていることを特徴とする請求項1に記載のMCM。
〔請求項10〕
前記第1チップは、前記第1接地面にボンディングされ、前記第2チップは、前記第2接地面にボンディングされていることを特徴とする請求項1に記載のMCM。
〔請求項11〕
前記第1チップは、前記第1接地面に取り付けられ、前記第2チップは、前記第2接地面に取り付けられていることを特徴とする請求項1に記載のMCM。
〔請求項12〕
前記第1及び第2チップの少なくとも一方は、ダイナミックランダムアクセスメモリ(DRAM)チップを備えていることを特徴とする請求項1に記載のMCM。
〔請求項13〕
前記第1及び第2チップは、フリップチップ技法により、前記第1及び第2接地面に取り付けられていることを特徴とする請求項12に記載のMCM。
〔請求項14〕
前記第1及び第2チップの少なくとも一方は、メモリチップを備えていることを特徴とする請求項1に記載のMCM。
〔請求項15〕
前記第1及び第2チップの少なくとも一方は、用途特定集積回路(ASIC)を備えていることを特徴とする請求項1に記載のMCM。
〔請求項16〕
前記第1及び第2チップの一方は、前記MCMの複数の入力/出力コネクタに連結され、前記第1及び第2チップの他方は、前記MCMの何れの入力/出力コネクタにも連結されていないことを特徴とする請求項1に記載のMCM。
〔請求項17〕
前記第1チップは、少なくとも1つのトレースを介して前記第2チップに連結されていることを特徴とする請求項1に記載のMCM。
〔請求項18〕
前記第1及び第2チップの少なくとも一方は、前記MCM内の前記第1及び第2チップの他方の動作に影響を及ぼすこと無くテストできることを特徴とする請求項1に記載のMCM。
〔請求項19〕
前記第1及び第2チップの少なくとも一方は、前記MCM内の1つ又はそれ以上の他のチップの動作による影響を受けること無くテストできることを特徴とする請求項1に記載のMCM。
〔請求項20〕
前記第1ICチップに連結された第1パワー面と、
前記第2ICチップに連結された第2パワー面と、を更に備えていることを特徴とする請求項1に記載のMCM。
〔請求項21〕
マルチチップ・モジュールの基板上の、第1接地面を備えた第1集積回路(IC)チップと第2接地面を備えた第2集積回路(IC)チップをテストする方法において、
前記第2ICチップの動作に影響を及ぼすこと無く前記第1ICチップをテストする段階と、
前記第1ICチップの動作に影響を及ぼすこと無く前記第2ICチップをテストする段階と、から成ることを特徴とする方法。
〔請求項22〕
マルチチップ・モジュールの基板上の、第1接地面を備えた第1集積回路(IC)チップと第2接地面を備えた第2集積回路(IC)チップをテストする方法において、
前記第2ICチップの動作による影響を受けること無く前記第1ICチップをテストする段階と、
前記第1ICチップの動作による影響を受けること無く前記第2ICチップをテストする段階と、から成ることを特徴とする方法。
〔請求項23〕
マルチチップ・モジュールの基板上の、第1接地面を備えた第1集積回路(IC)チップと第2接地面を備えた第2集積回路(IC)チップの2つの集積回路(IC)チップの間の少なくとも1つの相互接続部をテストする方法において、
前記第1ICチップに信号を送る段階と、
前記第1ICチップに送られた信号に応じて、前記相互接続部の電流の変化を判定する段階と、から成ることを特徴とする方法。
〔請求項24〕
マルチチップ・モジュール(MCM)を製作する方法において、
基板を設ける段階と、
前記基板上に第1接地面と第2接地面を設ける段階と、
前記第1接地面に対して第1集積回路(IC)チップを、前記第2接地面に対して第2ICチップを設ける段階と、から成ることを特徴とする方法。
〔請求項25〕
前記第1チップに対して第1パワー面を、前記第2チップに対して第2パワー面を設ける段階を含んでいることを特徴とする請求項24に記載の方法。
〔請求項26〕
前記第1及び第2接地面を前記基板に取り付ける段階を含んでいることを特徴とする請求項24に記載の方法。
〔請求項27〕
前記第1ICチップをテストする段階は、前記第2ICチップにパワーを供給すること無く、前記第1ICチップにパワーを供給する段階を含んでいることを特徴とする請求項26に記載の方法。
〔請求項28〕
前記第1及び第2チップを前記基板に取り付ける段階を含んでいることを特徴とする請求項26に記載の方法。
〔請求項29〕
前記第1ICチップをテストする段階は、前記第2ICチップにパワーを供給すること無く、前記第1ICチップにパワーを供給する段階を含んでいることを特徴とする請求項24に記載の方法。
〔請求項30〕
前記第1パワー面は第1電圧レベルを支持し、前記第2パワー面は第2パワーレベルを支持することを特徴とする請求項29に記載のMCM。
〔請求項31〕
前記第1及び第2ICチップの両方に連結された第3パワー面を更に備えていることを特徴とする請求項29に記載のMCM。
101A−N、118A−C ボンディングパッド又は端子
102A−N I/Oコネクタ
103A−N リード線
104,412 基板
106A−C、114A−C、202、204、206、301、302、304A−B、306A−B、402A−B、404、406A−B 導電面、接地面又はパワー面
108A−C、208、308、401A−B 集積回路(IC)チップ
110A−C、112A−C、410A−B コネクタ/トレース/リード線
120A−120C ボンディングワイヤ
310 相互接続部
Claims (11)
- マルチチップ・モジュールの基板上の、第1接地面を備えた第1集積回路(IC)チップと第2接地面を備えた第2集積回路(IC)チップをテストする方法において、
前記第2ICチップの動作に影響を及ぼすこと無く前記第1ICチップをテストする段階と、
前記第1ICチップの動作に影響を及ぼすこと無く前記第2ICチップをテストする段階と、から成ることを特徴とする方法。 - マルチチップ・モジュールの基板上の、第1接地面を備えた第1集積回路(IC)チップと第2接地面を備えた第2集積回路(IC)チップをテストする方法において、
前記第2ICチップの動作による影響を受けること無く前記第1ICチップをテストする段階と、
前記第1ICチップの動作による影響を受けること無く前記第2ICチップをテストする段階と、から成ることを特徴とする方法。 - マルチチップ・モジュールの基板上の、第1接地面を備えた第1集積回路(IC)チップと第2接地面を備えた第2集積回路(IC)チップの2つの集積回路(IC)チップの間の少なくとも1つの相互接続部をテストする方法において、
前記第1ICチップに信号を送る段階と、
前記第1ICチップに送られた信号に応じて、前記相互接続部の電流の変化を判定する段階と、から成ることを特徴とする方法。 - マルチチップ・モジュール(MCM)を製作する方法において、
基板を設ける段階と、
前記基板上に第1接地面と第2接地面を設ける段階と、
前記第1接地面に対して第1集積回路(IC)チップを、前記第2接地面に対して第2ICチップを設ける段階と、から成ることを特徴とする方法。 - 前記第1チップに対して第1パワー面を、前記第2チップに対して第2パワー面を設ける段階を含んでいることを特徴とする請求項4に記載の方法。
- 前記第1及び第2接地面を前記基板に取り付ける段階を含んでいることを特徴とする請求項4に記載の方法。
- 前記第1ICチップをテストする段階は、前記第2ICチップにパワーを供給すること無く、前記第1ICチップにパワーを供給する段階を含んでいることを特徴とする請求項1又は2に記載の方法。
- 前記第1及び第2チップを前記基板に取り付ける段階を含んでいることを特徴とする請求項6に記載の方法。
- 前記第1ICチップをテストする段階は、前記第2ICチップにパワーを供給すること無く、前記第1ICチップにパワーを供給する段階を含んでいることを特徴とする請求項1又は2に記載の方法。
- 前記第1パワー面は第1電圧レベルを支持し、前記第2パワー面は第2パワーレベルを支持することを特徴とする請求項5に記載の方法。
- 前記第1及び第2ICチップの両方に連結された第3パワー面を更に備えていることを特徴とする請求項5に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/810,510 US20050224942A1 (en) | 2004-03-26 | 2004-03-26 | Semiconductor device with a plurality of ground planes |
US10/810510 | 2004-03-26 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005125649A Division JP2005286345A (ja) | 2004-03-26 | 2005-03-28 | 複数の接地面を備えた半導体素子 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014161289A Division JP2014207488A (ja) | 2004-03-26 | 2014-08-07 | マルチチップ・モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012094919A true JP2012094919A (ja) | 2012-05-17 |
Family
ID=34862111
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005125649A Pending JP2005286345A (ja) | 2004-03-26 | 2005-03-28 | 複数の接地面を備えた半導体素子 |
JP2012027997A Pending JP2012094919A (ja) | 2004-03-26 | 2012-02-13 | 複数の接地面を備えた半導体素子 |
JP2014161289A Pending JP2014207488A (ja) | 2004-03-26 | 2014-08-07 | マルチチップ・モジュール |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005125649A Pending JP2005286345A (ja) | 2004-03-26 | 2005-03-28 | 複数の接地面を備えた半導体素子 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014161289A Pending JP2014207488A (ja) | 2004-03-26 | 2014-08-07 | マルチチップ・モジュール |
Country Status (6)
Country | Link |
---|---|
US (2) | US20050224942A1 (ja) |
EP (1) | EP1580810A2 (ja) |
JP (3) | JP2005286345A (ja) |
KR (1) | KR101120211B1 (ja) |
CN (1) | CN1702861A (ja) |
TW (1) | TWI367550B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7459772B2 (en) * | 2004-09-29 | 2008-12-02 | Actel Corporation | Face-to-face bonded I/O circuit die and functional logic circuit die system |
US7224042B1 (en) | 2005-06-29 | 2007-05-29 | Actel Corporation | Integrated circuit wafer with inter-die metal interconnect lines traversing scribe-line boundaries |
EP1964104A4 (en) * | 2005-12-21 | 2012-01-11 | Cree Inc | SHIELD AND LIGHTING PROCEDURE |
JP5539895B2 (ja) * | 2007-12-02 | 2014-07-02 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | 電気的に絶縁されるプリントヘッドダイ接地ネットワークをフレキシブル回路で電気的に接続する方法 |
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US8977788B2 (en) | 2008-08-13 | 2015-03-10 | Intel Corporation | Observing an internal link via an existing port for system on chip devices |
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WO2013048628A1 (en) | 2011-09-29 | 2013-04-04 | Rambus Inc. | Structure for delivering power |
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US9570783B1 (en) | 2015-08-28 | 2017-02-14 | General Electric Company | Radio frequency micro-electromechanical systems having inverted microstrip transmission lines and method of making the same |
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- 2005-03-28 JP JP2005125649A patent/JP2005286345A/ja active Pending
- 2005-03-29 EP EP05006797A patent/EP1580810A2/en not_active Withdrawn
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- 2008-12-30 US US12/346,437 patent/US7808092B2/en not_active Expired - Fee Related
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- 2012-02-13 JP JP2012027997A patent/JP2012094919A/ja active Pending
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- 2014-08-07 JP JP2014161289A patent/JP2014207488A/ja active Pending
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TWI367550B (en) | 2012-07-01 |
US20090108393A1 (en) | 2009-04-30 |
JP2014207488A (ja) | 2014-10-30 |
KR20060045459A (ko) | 2006-05-17 |
EP1580810A2 (en) | 2005-09-28 |
CN1702861A (zh) | 2005-11-30 |
US7808092B2 (en) | 2010-10-05 |
KR101120211B1 (ko) | 2012-03-19 |
US20050224942A1 (en) | 2005-10-13 |
JP2005286345A (ja) | 2005-10-13 |
TW200605296A (en) | 2006-02-01 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130805 |
|
A601 | Written request for extension of time |
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|
A02 | Decision of refusal |
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|
A711 | Notification of change in applicant |
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|
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|
A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
A521 | Request for written amendment filed |
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