CN110719076B - 半导体放大器 - Google Patents
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Abstract
一种半导体放大器。所述半导体放大器(1)包括晶体管(21a)和(21b)，其被并排装载在封装体(6)中的空间中的底板(2)上；匹配电路(22a)，其被装载在底板(2)上的晶体管(21a、21b)之间；匹配电路(22b)，其被装载在晶体管(21b)的与底板(2)上的晶体管(21a)相对的一侧上；输入端子(TIN)，其被安装在布线衬底(3)的一侧上；输出端子(TOUT)，其被安装在布线衬底(3)的另一侧上；以及栅极偏置端子(T1G)和(T2G)和漏极偏置端子(T1D)和(T2D)，在该位置处安装有布线衬底(3)的输入端子(TIN)和输出端子(TOUT)，并且晶体管(21a)、匹配电路(22a)、晶体管(21b)和匹配电路(22b)被线性地放置在输入端子(TIN)和输出端子(TOUT)之间。
Description
技术领域
本发明涉及半导体放大器。
背景技术
作为放大高频信号的装置，其中在绝缘衬底上形成多个金属化表面、一个晶体管芯片放置在一个金属化表面上、并且输入匹配电路放置在绝缘衬底上的另一个接地金属化表面上的装置是已知的(日本未审专利公开No.H5-243871)。在此装置中，输入端子安装在绝缘衬底的一侧上，并且输出端子安装在绝缘衬底的另一侧上。
此外，作为其中两个晶体管以多级连接的高频放大器的配置，已知一种其中两个晶体管和匹配电路放置在封装体中的电路板上的配置(日本未审专利公开No.2016-19068)。在此放大器中，用于经由匹配电路向第一级晶体管的栅极输入输入信号的端子、用于经由匹配电路向第一级晶体管的栅极供应偏置的端子、以及用于经由通过匹配电路将偏置供应到第二级晶体管的栅极的端子按照此顺序被安装在电路板的第一侧上，并且用于经由匹配电路将偏置供应到第一级晶体管的漏极的端子、用于经由匹配电路将偏置供应到第二级晶体管的漏极的端子、以及用于经由匹配电路从第二级晶体管的漏极输出输出信号的端子按照此顺序被安装在与电路板的第一侧相对的第二侧上。
在日本未审专利公开No.2016-19068中公开的高频放大器中，发生偏置干扰，因为用于向两个晶体管供应偏置的端子彼此相邻。因此，存在其中无法稳定地生成输出信号的情况。因此，需要一种半导体放大器，其通过防止多级晶体管中的偏置干扰来生成稳定的输出信号。
发明内容
根据本发明的一个方面的半导体放大器包括：封装体，该封装体包括金属底板；绝缘电路板，该绝缘电路板放置在底板上并包括第一开口；绝缘侧壁部，该绝缘侧壁部放置在电路板上的外围部上并且包括第二开口，该第二开口大于第一开口并围绕第一开口，以及盖部，该盖部放置在侧壁部上并密封由第一开口和第二开口形成的空间，第一和第二晶体管，该第一和第二晶体管被并排装载在该空间中的底板上；第一匹配电路，该第一匹配电路被装载在该空间中的底板上的第一晶体管和第二晶体管之间，该第一匹配电路被连接在第一晶体管的漏极和第二晶体管的栅极之间；第二匹配电路，该第二匹配电路被装载在底板上的该空间中的第二晶体管附近，该第二匹配电路位于第二晶体管与第一晶体管的相对侧，该第二匹配电路连接到第二晶体管的漏极；输入端子，该输入端子被安装在电路板一侧的中心处并连接到第一晶体管的栅极；输出端子，该输出端子被安装在与电路板的一侧相对的另一侧的中心处并且经由第二匹配电路连接到第二晶体管的漏极；第一和第二栅极偏置端子，该第一和第二栅极偏置端子安装于在该两者之间夹有电路板的输入端子或输出端子之中的一方的位置处，该第一和第二栅极偏置端子分别连接到第一晶体管的栅极和第二晶体管的栅极；以及第一和第二漏极偏置端子，该第一和第二漏极偏置端子安装于在该两者之间夹有电路板的输入端子和输出端子之中的另一方的位置处，该第一和第二漏极偏置端子分别连接到第一晶体管的漏极和第二晶体管的漏极，并且第一晶体管、第一匹配电路、第二晶体管以及第二匹配电路线性地放置在输入端子和输出端子之间。
附图说明
图1是根据实施例的半导体放大器的透视图。
图2是构成图1的半导体放大器的封装体的底板和电路板的后视图。
图3是构成图1的半导体放大器的封装体的底板和电路板的平面图。
图4是构成图1的半导体放大器的封装体的侧壁部的平面图。
图5是图示从图1的半导体放大器移除盖部的状态的平面图。
图6是图示图1的半导体放大器中的电路元件的装载状态的平面图。
图7是图示图1的半导体放大器的电路配置的电路图。
具体实施方式
在下文中，将参考附图描述本发明的实施例。注意，在附图的描述中，相同的元件由相同的附图标记表示，并且将省略多余的描述。
[半导体放大器的配置]
图1是根据实施例的半导体放大器的透视图，图2是构成半导体放大器的封装体的底板和电路板的后视图，图3是构成封装体的底板和电路板的平面图，图4是构成封装体的侧壁部的平面图，并且图5是图示从半导体放大器移除盖部的状态的平面图。根据实施例的半导体放大器1是用于诸如8.5至10.1GHz的X波段的频带的放大器，并且被合并在诸如雷达的装置中。
如图1中所图示，半导体放大器1被构造成使得电路元件容纳在具有由金属(例如，铜)制成的底板2、布线衬底3、侧壁部4、和盖部5的四层结构的封装体6中。如图2和3中所图示，布线衬底3是由诸如氧化铝的绝缘材料制成的矩形平板构件，并且其中心部包括基本上矩形的开口7。布线衬底3在其中开口7被底板2覆盖的状态下与底板2结合。侧壁部4由矩形环形绝缘材料(例如氧化铝)制成并包括大于图4中所图示的开口7的开口8，其被结合在与开口8中的要包围整个开口7的底板2布线衬底3的相对的侧上的表面10的外围部(图5)。由金属制成的密封环安装在该侧壁部4的与布线衬底3相对的一侧上。盖部5是由绝缘材料(例如氧化铝)制成的矩形平板构件并被固定到密封环同时覆盖开口8。利用这种结构，即，其中布线衬底3、侧壁部4和盖部5按此顺序放置在底板2上的结构，由开口7和开口8形成的底板2上的空间被密封。
封装体6的尺寸不限于特定尺寸，并且例如，其水平尺寸为8.7mm×8.3mm，底板2的厚度为约0.5mm，并且其中布线衬底3并且侧壁部4组合的厚度约为0.8mm。
此外，在封装体6的底表面上，即，在布线衬底3的背表面11上，垂直于第一侧3a延伸的导电输入端子TIN安装在侧3a的中心处。此外，两个栅极偏置端子T1G和T2G通过被夹在其间的输入端子TIN安装在背表面11的第一侧3a的两个端部中。而且，在背表面11上，垂直延伸到第二侧3b的导电输出端子TOUT安装在与第一侧3a相对的侧3b的中心处。此外，两个漏极偏置端子T1D和T2D通过被夹在其间的输出端子TOUT安装在背表面11的第二侧3b的两个端部中。输入端子TIN是用于从外部接收输入信号的端子，输出端子TOUT是用于将放大信号输出到外部的端子，两个栅极偏置端子T1G和T2G是用于向封装体6中的两个晶体管供应栅极偏置的端子，并且两个漏极偏置端子T1D和T2D是用于向这些晶体管供应漏极偏置的端子。
此外，在底板2中，垂直于侧3c和3d延伸的接地端子TGND形成在连接布线衬底3的两侧3a和3b的第三侧3c和第四侧3d中的每一个的中心部中。此外，在底板2中，在侧3a上垂直突出的两个突出部9形成在第一侧3a上的输入端子TIN和两个栅极偏置端子T1G和T2G中的每一个之间。此外，在底板2中，从侧3b垂直地突出的两个突出部9也形成在第二侧3b上的输出端子TOUT和两个漏极偏置端子T1D和T2D中的每一个之间。接地端子TGND是用于将底板2连接到接地的端子，并且突出部9是用于将底板2与布线衬底3上的布线部电连接的连接构件。
这里，将更详细地描述布线衬底3的配置。
形成在布线衬底3中的开口7包括朝向第三侧3c的中心部突出的凸形切口部7a和朝向第四侧3d的中心部突出的凸形切口部7b。此外，在布线衬底3的与底板2相对的一侧的表面10中，在切口部7a和第一侧3a之间形成导电布线部L2G，并且在切口部7a和第二侧3b之间形成导电布线部L2D。类似地，在表面10中，导电布线部L1G形成在切口部7b和第一侧3a之间，并且导电布线部L1D形成在切口部7b和第二侧3b之间。布线部L2G、L2D、L1G和L1D分别经由嵌入在被形成在布线衬底3的侧表面上的中空部12中的金属与栅极偏置端子T2G、漏极偏置端子T2D、栅极偏置端子T1G和漏极偏置端子T1D电连接。例如，当将电路元件焊接到布线衬底3时，在中空部12中形成焊料填角，并且每个布线部L2G、L2D、L1G和L1D被连接到栅极偏置端子T2G、漏极偏置端子T2D、栅极偏置端子T1G和漏极偏置端子T1D。
此外，在表面10中，在开口7和第一侧3a的中心部之间形成从开口7的附近到侧3a的前面垂直于侧3a延伸的线性导电布线部LIN。此外，在表面10中，在开口7和第二侧3b的中心部之间形成从开口7的附近到侧3b的前面垂直于侧3b延伸的线性导电布线部LOUT。这些布线部LIN和LOUT分别经由穿过布线衬底3的通路孔13电连接到输入端子TIN和输出端子TOUT。
此外，在表面10中，在开口7与第一侧3a之间，从开口7到侧3a形成两个布线部LGND。而且，在表面10中，在开口7和第二侧3b之间，从开口7到侧3b形成两个布线部LGND。四个布线部LGND形成在布线部L2G和布线部LIN之间、布线部L1G和布线部LIN之间、布线部L2D和布线部LOUT之间、以及布线部L1D和布线部LOUT之间。布线部LGND经由嵌入在布线衬底3的侧表面和突出部9上形成的中空部14中的金属电连接到底板2，并且通过嵌入在被形成在布线衬底3的开口7的内壁上的中空部15中的金属电连接到底板2。因此，布线部LGND接地。例如，当电路元件焊接到布线衬底3时，在中空部14和15中形成焊料填角，并且连接布线部LGND和底板2。
如上所述，密封环放置在侧壁部4的上表面上。密封环经由穿过被形成在侧壁部4的外侧表面上的中空部16和布线衬底3和突出部9的中空部14嵌入的金属被电连接到底板2(图5)。同时，密封环经由嵌入在侧壁部4的内侧表面和布线部LGND上形成的中空部17中的金属电连接到底板2(图5)。因此，侧壁部4的密封环接地。例如，当电路元件焊接到布线衬底3时，在中空部16和17中形成焊料填角，并且连接密封环和底板2。
在上述结构的封装体6中，每个电路元件装载在由开口7和开口8形成的空间中。将在下面参考图6和7描述半导体放大器1中的电路元件的装载形式和电路配置。图6是图示半导体放大器1中的电路元件的装载状态的平面图，并且图7是图示半导体放大器1的电路结构的电路图。在半导体放大器1的封装体6中，三个偏置电阻元件R11、R12和R2；九个电容器C1、C3、C21、C22、C41、C42、C61、C71和C72；两级晶体管21a和21b；以及两个匹配电路22a和22b被装载。在这些当中，前级中的晶体管21a、匹配电路22a、后级中的晶体管21b和匹配电路22b被放置以在封装体6中的底板2上的输入端子TIN和输出端子TOUT之间按照此顺序线性地排列。
晶体管21a和21b的两级是例如场效应晶体管，诸如主要由GaN基材料构成的高电子迁移率晶体管(HEMT)，并且在开口7内部的底板2上并排排列。晶体管21b的尺寸大于晶体管21a的尺寸，并且晶体管21a和晶体管21b的尺寸比例如是1：5。前级中的晶体管21a放置在开口7的边缘处的布线衬底3上的布线部LIN的附近，并且其栅极23a通过键合线电连接到布线部LIN。后级中的晶体管21b朝向布线部LOUT侧与晶体管21a分离放置，在开口7的中心部中，在晶体管21b和晶体管21a之间夹有匹配电路22a。
电容器C1、C3、C21、C41、C61和C71是装载在背表面与布线衬底3上的布线部LGND直接接触的状态下的管芯电容器。电容器C22、C42和C72是装载在背表面与开口7中的底板2直接接触的状态下的管芯电容器。
电阻元件R11和R12在布线衬底3的侧3d侧上与晶体管21a相邻放置在底板2上，并且串联连接在电阻器芯片上。电阻元件R11和R12串联连接在表面上具有多个电极的电阻器芯片上以构成串联电路。电阻元件R11侧的串联电路的端子通过键合线经由放置在底板2上的电容器C22的表面连接到布线部L1G。两个电阻元件R11和R12之间的串联电路的端子通过键合线连接到晶体管21a的栅极23a。此外，电阻元件R12侧的串联电路的端子连接到布线衬底3上的电容器C3的表面。此外，布线部L1G通过键合线被连接到布线衬底3上的电容器C21的表面。布线部LIN通过键合线连接到布线衬底3上的电容器C1的表面。此外，耦合电容器连接到封装体6外部的输入端子TIN。
利用这样的配置，晶体管21a的栅极23a可以经由电阻元件R11从栅极偏置端子T1G被供应有栅极偏置，并且还经由耦合电容器从输入端子TIN被供应有输入信号。而且，此栅极23a经由电阻元件R12和电容器C3接地。此外，栅极偏置端子T1G在高频处被电容器C21和电容器C22旁路。
在后级的晶体管21b中，栅极23b经由电容器C42的表面通过电阻元件R2通过键合线连接到布线部L2G。此外，布线部L2G通过键合线连接到布线衬底3上的电容器C41的表面。利用这种连接，栅极偏置能够经由电阻元件R2从栅极偏置端子T2G被供应给栅极23b。而且，栅极偏置端子T2G在高频处被电容器C41和C42旁路。
在前级的晶体管21a中，源极经由通路孔(未被图示)连接到底板2。晶体管21a的漏极24a通过键合线经由底板2上的匹配电路22a的表面电极和电容器C72的表面连接到布线部L1D。而且，布线部L1D通过键合线连接到布线衬底3上的电容器C71的表面。利用这种连接，可以从漏极偏置端子T1D向漏极24a供应漏极偏置。而且，漏极偏置端子T1D在高频处被电容器C71和电容器C72旁路。
匹配电路22a装载在底板2上的两级晶体管21a和21b之间，并且作为管芯电容器的电容器C5装载在作为管芯电容器的匹配电路25a上，使得电容器C5的背表面与匹配电路25a的表面接触。匹配电路22a具有与虚拟线L0对称的一对电路元件，该虚拟线L0连接对应于晶体管21b的尺寸的输入端子TIN和输出端子TOUT，并且匹配电路25a和电容器C5被包括在每个电路元件中。利用这种分叉结构，前级中的晶体管21a的输出电气地等效地输出到广泛地放置在垂直于虚拟线L0的方向上的后级中的晶体管21b的每个指状电极。两个电容器C5的表面通过键合线直接连接到前级中的晶体管21a的漏极24a。后级中的晶体管21b的栅极23b通过多条键合线连接到两个匹配电路25a的表面。
在匹配电路22a的这种配置中，T型LCL电路由包括在前级中的晶体管21a的漏极24a与电容器C5之间的键合线中的电感分量、匹配电路25a、以及包括在匹配电路25a和后级的晶体管21b的栅极23b之间的键合线中地电感分量构成。因此，能够通过阻抗转换使从漏极24a看到的阻抗更接近输出阻抗，并且能够执行有效的信号放大。此外，电容器C71和C72直接连接到在前级中的晶体管21a的漏极24a，但是漏极24a和连接到漏极偏置端子T1D的电源通过连接电容器C72和电容器C5的键合线的电感分量在高频处被隔离。
在后级中的晶体管21b中，源极经由通路孔(未被图示)连接到底板2。此外，晶体管21b的漏极24b通过键合线经由底板2上的匹配电路22b的表面电极连接到布线部L2D。另外，布线部L2D通过键合线连接到布线衬底3上的电容器C61的表面。此外，晶体管21b的漏极24b还经由匹配电路22b的表面电极通过键合线连接到布线部LOUT。此外，耦合电容器连接到封装体6外部的输出端子TOUT。通过这种连接，能够从漏极偏置端子T2D向漏极24b供应漏极偏置。而且，漏极偏置端子T2D在高频处被电容器C61旁路。此外，由晶体管21b产生的输出信号经由匹配电路22b从漏极24b输出到输出端子TOUT。
匹配电路22b是匹配电路，其是被装载在输出端子TOUT侧上与底板2上的后级晶体管21b相邻的管芯电容器。匹配电路22a包括一对电路元件26x和26y，其与连接对应于晶体管21b的尺寸的输入端子TIN和输出端子TOUT的虚拟线L0对称。一对电路元件26x和26y分别通过沿虚拟线L0的多条键合线(诸如四条键合线)连接到后级的晶体管21b的漏极24b，并且这些键合线的长度被设置为随着它们远离虚拟线L0而增加。此外，两个电路元件26x和26y通过在电路元件26x和26y的表面电极上的虚拟线L0附近具有连接点的多个键合线(诸如两个键合线)连接到布线部L2D，并且键合线的长度被设置为具有相同的长度。利用这种分叉配置，能够减小在垂直于虚拟线L0的方向上广泛放置的后级中的晶体管21b的每个指状电极到输出端子TOUT的距离差。
在匹配电路22b的这种配置中，T型LCL电路由包括在后级晶体管21b的漏极24b和匹配电路22b之间的布线中的电感分量、匹配电路22b以及包括在匹配电路22b和布线部LOUT之间的键合线中的电感分量构成。因此，能够通过阻抗转换使从漏极24b看到的阻抗更接近输出阻抗，并且能够执行有效的信号输出。此外，电容器C61被直接连接到后级中的晶体管21b的漏极24b，但是漏极24b和连接到漏极偏置端子T2D的电源通过连接布线部L2D和匹配电路22b的键合线在高频处被隔离。
在本实施例的半导体放大器1中，晶体管21a、匹配电路22a、晶体管21b和匹配电路22b按此顺序装载，以在安装在封装体6的空间中的底板2上的侧3a的中心部中的输入端子TIN与侧3b的中心部中的输出端子TOUT之间线性排列。另外，用于向晶体管21a和21b的两级的栅极23a和23b供应偏置的两个栅极偏置端子T1G和T2G安装在封装体6的端部处，在该位置处夹着有输入端子TIN，并且用于向晶体管21a和21b的两级的漏极24a和24b供应偏置的两个漏极偏置端子T1D和T2D被安装在封装体6的端部处，在该位置处夹着有输出端子TOUT。在这样的配置中，从输入端子TIN输入的输入信号被两级晶体管21a和21b放大以产生输出信号，并且输出信号从输出端子TOUT输出。在这种情况下，两级晶体管21a和21b与两个匹配电路22a和22b一起在输入端子TIN和输出端子TOUT之间线性排列，并且从在其间夹着输入端子TIN或输出端子TOUT的两个端子向两级晶体管21a和21b供应偏置，并且从而防止晶体管21a和21b的两级之间的偏置干扰。结果，能够产生稳定水平的输出信号，同时防止多级晶体管中的偏置干扰。
此外，在半导体放大器1中，经由穿过布线衬底3的通路孔，输入端子TIN和输出端子TOUT分别与分别连接到前级中的晶体管21a的栅极23a和匹配电路22b的布线衬底3上的布线部LIN和布线部LOUT连接。在这种配置中，输入端子TIN和输出端子TOUT能够通过短距离布线被连接到封装体6中的底板2上的晶体管21a和匹配电路22b。结果，能够防止输出信号的劣化。
此外，栅极偏置端子T1G、栅极偏置端子T2G、漏极偏置端子T1D和漏极偏置端子T2D经由嵌入在布线衬底3的侧表面的中空部中的金属被与形成在衬底3上的布线部L1G、L2G、L1D和L2D连接。在这种情况下，两个栅极偏置端子T1G和T2G、两个漏极偏置端子T1D和T2D，能够通过短距离布线连接到两个晶体管21a和21b。结果，能够进一步稳定输出信号的电平。
此外，布线部LGND被连接到布线衬底3的侧表面和形成开口7的内壁处的底板2，被形成在布线衬底3上，并且布线部LGND连接到在输入端子TIN或输出端子TOUT与栅极偏置端子T1G、栅极偏置端子T2G、漏极偏置端子T1D和漏极偏置端子T2D中的每一个之间的底板2。在这种情况下，能够确保布线衬底3上的布线部LGND与底板2之间的电连接，并且能够进一步防止输出信号的劣化。
此外，在本实施例中，连接到用于供应偏置的栅极偏置端子T1G、栅极偏置端子T2G、漏极偏置端子T1D和漏极偏置端子T2D的旁路电容器C21、C41、C71和C61装载在封装体6中的布线衬底3上，并且偏置端子经由导线连接到旁路电容器C21、C41、C71和C61。此连接配置对于每个偏置端子是共同的。换句话说，电容器C21、C41、C71和C61不被装载在直接连接到接地的底板2上，而是被装载在布线衬底3的布线部LGND上。因为布线部LGND经由布线衬底3的侧表面连接到底板2，所以从电容器C21、C41、C71和C61到底板2的装载位置存在微小的电感分量。因此，即使电感分量不可避免地发生，该分量在每个偏置端子处相等，并且因此能够共性化由半导体放大器1的工作频带之外的这种电感分量引起的谐振频率的条件。如果为某个偏置端子找到避免高频信号影响的条件，则该条件能够被应用于其他偏置端子，并且简化半导体芯片和无源元件的实现方式设计。
此外，附加电容器C22、C42和C72与旁路电容器C21、C41和C71并联连接到除了漏极偏置端子T2D之外的偏置端子T1G、T2G和T1D。电容器C22、C42和C72直接装载在底板2上，使得减小键合线的影响。此外，因为电容器C22、C42和C72装载在开口7的切口部7a内，所以底板2上的装载可能性扩大。而且，切口部7a的存在增强偏置端子T1G和偏置端子T1D之间以及偏置端子T2G和偏置端子T2D之间的隔离效果。因为晶体管21a和21b装载在封装体6的中心处，所以来自每个偏置端子的布线延伸到封装体6的中心。结果，因为布线部之间的距离在封装体6的中心部变窄，所以在偏置端子之间形成切口，并且将直接装载在底板2上的电容器放置在那里，并且因此偏置布线能够被电分离。结果，能够防止晶体管21a和21b之间的偏置干扰，并且能够产生稳定水平的输出信号。
此外，在匹配电路22b中，一对电路元件26x和26y经由多个相同长度的键合线连接到布线部L2D。因此，能够稳定具有大芯片尺寸和大栅极宽度的晶体管21b的输出特性，并且也能够稳定供应给晶体管21b的漏极24b的偏置。结果，能够生成稳定的输出信号。
此外，晶体管21b的漏极24b和一对电路元件26x和26y经由多条键合线连接，并且多条键合线的长度设置为随着它们远离虚拟线L0而增加。利用这样的配置，能够在连接晶体管21b和输出端子TOUT的多条键合线中均衡有效互感分量，并且能够生成稳定的输出信号。
尽管在上面的示例性实施例中说明和描述本发明的原理，但是本领域的技术人员将理解，在不脱离这些原理的情况下，能够在布置和细节上修改本发明。本发明不限于本实施例中公开的具体配置。因此，主张所有来自权利要求和精神范围的修改和变化的权利。
例如，在上述实施例的半导体放大器1中，栅极偏置端子T1G和T2G可以安装在其间被夹着有输出端子TOUT的位置处，或者漏极偏置端子T1D和T2D可以安装在其间被夹着有输入端子TIN的位置处。
Claims (10)
1.一种半导体放大器，包括：
封装体，所述封装体包括：
金属底板；
绝缘电路板，其被放置在所述底板上并且包括第一开口；
绝缘侧壁部，其被放置在所述电路板上的外围部上并且包括第二开口，所述第二开口大于所述第一开口并且围绕所述第一开口，以及
盖部，其被放置在所述侧壁部上并且密封由所述第一开口和所述第二开口形成的空间，
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管被并排装载在所述空间中的所述底板上；
第一匹配电路，所述第一匹配电路被装载在所述空间中的所述底板上的所述第一晶体管和所述第二晶体管之间，所述第一匹配电路被连接在所述第一晶体管的漏极和所述第二晶体管的栅极之间；
第二匹配电路，所述第二匹配电路被装载在所述底板上的所述空间中的所述第二晶体管附近，所述第二匹配电路相对于所述第一晶体管而位于所述第二晶体管的相对侧上，所述第二匹配电路被连接到所述第二晶体管的漏极；
输入端子，所述输入端子被安装在所述电路板的一侧的中心处并且被连接到所述第一晶体管的栅极；
输出端子，所述输出端子被安装在与所述电路板的所述一侧相对的另一侧的中心处，并且经由所述第二匹配电路被连接到所述第二晶体管的漏极；
第一栅极偏置端子和第二栅极偏置端子，以在所述第一栅极偏置端子和所述第二栅极偏置端子之间夹着所述电路板的所述输入端子或所述输出端子这两者之中的一个端子的方式来设置所述第一栅极偏置端子和所述第二栅极偏置端子的位置，所述第一栅极偏置端子和所述第二栅极偏置端子被分别连接到所述第一晶体管的栅极和所述第二晶体管的栅极；以及
第一漏极偏置端子和第二漏极偏置端子，以在所述第一漏极偏置端子和所述第二漏极偏置端子之间夹着所述电路板的所述输入端子和所述输出端子这两者之中的另一个端子的方式来设置所述第一漏极偏置端子和所述第二漏极偏置端子的位置，所述第一漏极偏置端子和所述第二漏极偏置端子被分别连接到所述第一晶体管的漏极和所述第二晶体管的漏极，
其中，
所述第一晶体管、所述第一匹配电路、所述第二晶体管以及所述第二匹配电路被线性地放置在所述输入端子和所述输出端子之间。
2.根据权利要求1所述的半导体放大器，其中，
经由穿过所述电路板的通路孔将所述输入端子和所述输出端子连接到所述电路板上的输入布线和输出布线，所述输入布线和所述输出布线被连接到所述第一晶体管的栅极和所述第二匹配电路。
3.根据权利要求1或2所述的半导体放大器，其中，
经由被嵌入在所述电路板的侧表面上的金属，将所述第一栅极偏置端子、所述第二栅极偏置端子、所述第一漏极偏置端子和所述第二漏极偏置端子连接于被形成在所述电路板上的布线部。
4.根据权利要求1至3中的任一项所述的半导体放大器，其中，
在所述电路板上形成接地布线，在所述电路板的侧表面以及形成所述第一开口的所述电路板的内壁上，所述接地布线被连接到所述底板，以及
在所述输入端子或所述输出端子与所述第一栅极偏置端子、所述第二栅极偏置端子、所述第一漏极偏置端子以及所述第二漏极偏置端子之间，所述接地布线被连接到所述底板。
5.根据权利要求1至4中的任一项所述的半导体放大器，其中，
所述电路板包括切口部，所述切口部在连接所述一侧和所述另一侧的两侧上形成所述第一开口。
6.根据权利要求4所述的半导体放大器，其中，
在所述电路板上形成：
两个栅极布线，所述两个栅极布线夹着被连接到所述输入端子的输入布线和被连接到所述输出端子的输出布线这两者之中的一个布线，所述两个栅极布线被连接到所述第一栅极偏置端子和所述第二栅极偏置端子，以及
两个漏极布线，所述两个漏极布线夹着被连接到所述输入端子的所述输入布线和被连接到所述输出端子的所述输出布线这两者之中的另一个布线，所述两个漏极布线被连接到所述第一漏极偏置端子和所述第二漏极偏置端子，
在所述空间中，通过所述两个栅极布线或所述两个漏极布线来夹着所述接地布线，以及
在所述接地布线上装载：
旁通被连接到所述第一栅极偏置端子和所述第二栅极偏置端子的所述两个栅极布线的两个电容器，以及
旁通被连接到所述第一漏极偏置端子和所述第二漏极偏置端子的所述两个漏极布线的两个电容器。
7.根据权利要求3所述的半导体放大器，其中，
所述第二匹配电路包括一对电路元件，所述一对电路元件被连接到所述第二晶体管的漏极并且与连接所述输入端子和所述输出端子的虚拟线对称地排列，并且
将被连接到所述第二漏极偏置端子的所述布线部经由具有相同长度的导线连接到所述一对电路元件中的每一个电路元件的所述虚拟线侧。
8.根据权利要求7所述的半导体放大器，其中，
经由多条导线来连接所述第二晶体管的漏极和所述一对电路元件，并且所述多条导线的长度被设置为随着所述导线远离于所述虚拟线而增加。
9.根据权利要求1至8中的任一项所述的半导体放大器，其中，
所述第二匹配电路在所述第二晶体管的漏极和所述输出端子之间构成LCL电路。
10.根据权利要求1至9中的任一项所述的半导体放大器，其中，
所述第一匹配电路在所述第一晶体管的漏极和所述第二晶体管的栅极之间构成LCL电路。
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