JP2002329365A - 差動リニアアンプ回路 - Google Patents
差動リニアアンプ回路Info
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Abstract
(57)【要約】
【課題】 差動リニアアンプ回路の入力段の直流成分が
変化しても、次段に影響を与えないようにして、且つ、
ＮＰＮまたはＰＮＰ型バイポーラトランジスタだけを使
用した回路構成とすることで、必要な特性を維持し、Ｌ
ＳＩのコストダウンが可能な差動リニアアンプ回路を提
供する。 【解決手段】 ＭＯＳトランジスタ４２、４３の入力端
子に微分回路５、６を付加する。その微分回路５、６の
構成は、ＭＯＳトランジスタ４２、４３のゲートに直列
に接続される容量１、２と、波形等価回路１９外で生成
され、一定レファレンス電圧ＶＲＥＦを介してＭＯＳト
ランジスタ４２、４３のゲートに接続される抵抗３、４
とで構成される。容量１と抵抗３および容量２と抵抗４
はそれぞれ微分回路５、６を構成する。
変化しても、次段に影響を与えないようにして、且つ、
ＮＰＮまたはＰＮＰ型バイポーラトランジスタだけを使
用した回路構成とすることで、必要な特性を維持し、Ｌ
ＳＩのコストダウンが可能な差動リニアアンプ回路を提
供する。 【解決手段】 ＭＯＳトランジスタ４２、４３の入力端
子に微分回路５、６を付加する。その微分回路５、６の
構成は、ＭＯＳトランジスタ４２、４３のゲートに直列
に接続される容量１、２と、波形等価回路１９外で生成
され、一定レファレンス電圧ＶＲＥＦを介してＭＯＳト
ランジスタ４２、４３のゲートに接続される抵抗３、４
とで構成される。容量１と抵抗３および容量２と抵抗４
はそれぞれ微分回路５、６を構成する。
Description
【０００１】
【発明の属する技術分野】本発明はハードディスク装
置、光ディスク再生装置等の記録再生装置において、デ
ィスク状記録媒体から再生されたアナログ再生信号を波
形等価すための、波形等価回路に用いられる差動リニア
アンプ回路に関するものである。
置、光ディスク再生装置等の記録再生装置において、デ
ィスク状記録媒体から再生されたアナログ再生信号を波
形等価すための、波形等価回路に用いられる差動リニア
アンプ回路に関するものである。
【０００２】
【従来の技術】近年、コンピュータの発展に伴って、そ
の記憶装置としてハードディスク装置、光ディスク再生
装置等の位置付けががますます重要になってきた。その
ことは、今後、これらの記憶容量及び処理スピードに対
する要求がますます厳しくなることを意味している。そ
して、記憶装置のメカ的な技術要素と、記憶媒体として
の要素技術に対する要求と併せて、電気的な回路技術に
対する要求も厳しくなってくると予想される。図９は、
従来の差動リニアアンプ回路の一例を示す構成図であ
る。この構成はＰ型ＭＯＳトランジスタ４８、４９のド
レイン側が共通に電源ＶＣＣに接続され、そのソース側
が接続されて抵抗４６、４７を介してＰＮＰ型バイポー
ラトランジスタ４４、４５のエミッタに接続され、その
ベースは共通にＢＡＩＡＳ２に接続されている。また、
それぞれのコレクタは、Ｎ型ＭＯＳトランジスタ４２、
４３のドレインとＰ型ＭＯＳトランジスタ４８、４９の
ベースに接続され、Ｎ型ＭＯＳトランジスタ４２、４３
のベースは、それぞれ、ＩＮＰ、ＩＮＭに接続されてい
る。また、そのソースは、共通にＮＰＮ型バイポーラト
ランジスタ４１のコレクタに接続され、そのベースは、
ＢＩＡＳ１に、エミッタは、ＧＮＤに接続されている。
の記憶装置としてハードディスク装置、光ディスク再生
装置等の位置付けががますます重要になってきた。その
ことは、今後、これらの記憶容量及び処理スピードに対
する要求がますます厳しくなることを意味している。そ
して、記憶装置のメカ的な技術要素と、記憶媒体として
の要素技術に対する要求と併せて、電気的な回路技術に
対する要求も厳しくなってくると予想される。図９は、
従来の差動リニアアンプ回路の一例を示す構成図であ
る。この構成はＰ型ＭＯＳトランジスタ４８、４９のド
レイン側が共通に電源ＶＣＣに接続され、そのソース側
が接続されて抵抗４６、４７を介してＰＮＰ型バイポー
ラトランジスタ４４、４５のエミッタに接続され、その
ベースは共通にＢＡＩＡＳ２に接続されている。また、
それぞれのコレクタは、Ｎ型ＭＯＳトランジスタ４２、
４３のドレインとＰ型ＭＯＳトランジスタ４８、４９の
ベースに接続され、Ｎ型ＭＯＳトランジスタ４２、４３
のベースは、それぞれ、ＩＮＰ、ＩＮＭに接続されてい
る。また、そのソースは、共通にＮＰＮ型バイポーラト
ランジスタ４１のコレクタに接続され、そのベースは、
ＢＩＡＳ１に、エミッタは、ＧＮＤに接続されている。
【０００３】次に、この構成による差動リニアアンプ回
路の動作について説明する。抵抗４０とＮＰＮ型バイポ
ーラトランジスタ４１は、バイアス電圧ＢＩＡＳ１によ
り定電流源として動作する。またＮ型ＭＯＳトランジス
タ４２、４３は差動入力素子として動作し、ＰＮＰ型バ
イポーラトランジスタ４４と抵抗４６は、Ｎ型ＭＯＳト
ランジスタ４２の負荷素子として動作し、また、ＰＮＰ
型バイポーラトランジスタ４５と抵抗４７は、Ｎ型ＭＯ
Ｓトランジスタ４３の負荷素子として動作する。また、
ＰＮＰ型バイポーラトランジスタ４４と４５は、バイア
ス電圧ＢＩＡＳ２の電圧を調整することで、それぞれ出
力ＯＵＴＰ、ＯＵＴＭの直流電圧成分が、定電流値Ｉ０
を変えた時でも一定となるようにする働きをする。図９
において入力信号ＩＮＰ、ＩＮＭの交流成分の電圧振幅
が小さい場合、差動リニアアンプ回路のトランスコンダ
クタンスgmは、定電流源の大きさをＩ０として、（式
１）で近似される。 gm＝(Ｉ０×μ・Cox・W／Ｌ)0.5・・・（式１） ただし、μ、Cox、W、ＬはＮ型ＭＯＳトランジスタ４２
および４３のそれぞれキャリア移動度、単位面積当たり
のゲート酸化膜容量、チャンネル幅、チャンネル長を表
わす。（式１）から、トランスコンダクタンスgmは交流
入力電圧の大きさによらず一定であるので、交流出力電
流と交流入力電圧はリニアな関係にあることが分かる。
このため差動リニアアンプ回路と呼ばれる。また、（式
１）と後述する（式３）から定電流値Ｉ０の値により、
カットオフ周波数が決まることが分かる。したがって外
部よりディジタル値を設定すると、図示しないバイアス
回路により図９のバイアスＢＩＡＳ１の電圧値が設定さ
れ、これにより定電流値Ｉ０が決定され、カットオフ周
波数を所望に設定することができる。
路の動作について説明する。抵抗４０とＮＰＮ型バイポ
ーラトランジスタ４１は、バイアス電圧ＢＩＡＳ１によ
り定電流源として動作する。またＮ型ＭＯＳトランジス
タ４２、４３は差動入力素子として動作し、ＰＮＰ型バ
イポーラトランジスタ４４と抵抗４６は、Ｎ型ＭＯＳト
ランジスタ４２の負荷素子として動作し、また、ＰＮＰ
型バイポーラトランジスタ４５と抵抗４７は、Ｎ型ＭＯ
Ｓトランジスタ４３の負荷素子として動作する。また、
ＰＮＰ型バイポーラトランジスタ４４と４５は、バイア
ス電圧ＢＩＡＳ２の電圧を調整することで、それぞれ出
力ＯＵＴＰ、ＯＵＴＭの直流電圧成分が、定電流値Ｉ０
を変えた時でも一定となるようにする働きをする。図９
において入力信号ＩＮＰ、ＩＮＭの交流成分の電圧振幅
が小さい場合、差動リニアアンプ回路のトランスコンダ
クタンスgmは、定電流源の大きさをＩ０として、（式
１）で近似される。 gm＝(Ｉ０×μ・Cox・W／Ｌ)0.5・・・（式１） ただし、μ、Cox、W、ＬはＮ型ＭＯＳトランジスタ４２
および４３のそれぞれキャリア移動度、単位面積当たり
のゲート酸化膜容量、チャンネル幅、チャンネル長を表
わす。（式１）から、トランスコンダクタンスgmは交流
入力電圧の大きさによらず一定であるので、交流出力電
流と交流入力電圧はリニアな関係にあることが分かる。
このため差動リニアアンプ回路と呼ばれる。また、（式
１）と後述する（式３）から定電流値Ｉ０の値により、
カットオフ周波数が決まることが分かる。したがって外
部よりディジタル値を設定すると、図示しないバイアス
回路により図９のバイアスＢＩＡＳ１の電圧値が設定さ
れ、これにより定電流値Ｉ０が決定され、カットオフ周
波数を所望に設定することができる。
【０００４】
【発明が解決しようとする課題】図９に示した従来の差
動リニアアンプ回路では、出力ＯＵＴＰ、ＯＵＴＭの直
流電圧成分は、定電流値Ｉ０を変えた時、抵抗４６、４
７のそれぞれの電圧降下が定電流値Ｉ０に比例して変わ
るため、大きく変化する。出力ＯＵＴＰ、ＯＵＴＭの直
流電圧成分の変化が、そのまま次段の差動リニアアンプ
回路のＭＯＳトランジスタ４２、４３の入力に伝わる
と、前記（式１）においてチャンネル長Ｌがゲート・ソ
ース間およびドレイン・ソース間電圧の変化によるチャ
ンネル長変調現象のために変化し、このため、トランス
コンダクタンスgmも変化してしまう。また、ＮＰＮ、Ｐ
ＮＰ型バイポーラトランジスタおよびＮ型、Ｐ型ＭＯＳ
トランジスタが必要であり、このため製造には高価なＢ
ｉＣＭＯＳプロセスを使用する必要があった。本発明
は、かかる課題に鑑み、差動リニアアンプ回路の入力段
に微分回路を設け、且つ、ＮＰＮまたはＰＮＰ型バイポ
ーラトランジスタだけを使用した回路構成とすること
で、必要な特性を維持し、且つ、ＣＭＯＳプロセスに若
干の製造工程を追加した安価な製造プロセスを使用する
ことが出来るため、ＬＳＩのコストダウンが可能な差動
リニアアンプ回路を提供することを目的とする。
動リニアアンプ回路では、出力ＯＵＴＰ、ＯＵＴＭの直
流電圧成分は、定電流値Ｉ０を変えた時、抵抗４６、４
７のそれぞれの電圧降下が定電流値Ｉ０に比例して変わ
るため、大きく変化する。出力ＯＵＴＰ、ＯＵＴＭの直
流電圧成分の変化が、そのまま次段の差動リニアアンプ
回路のＭＯＳトランジスタ４２、４３の入力に伝わる
と、前記（式１）においてチャンネル長Ｌがゲート・ソ
ース間およびドレイン・ソース間電圧の変化によるチャ
ンネル長変調現象のために変化し、このため、トランス
コンダクタンスgmも変化してしまう。また、ＮＰＮ、Ｐ
ＮＰ型バイポーラトランジスタおよびＮ型、Ｐ型ＭＯＳ
トランジスタが必要であり、このため製造には高価なＢ
ｉＣＭＯＳプロセスを使用する必要があった。本発明
は、かかる課題に鑑み、差動リニアアンプ回路の入力段
に微分回路を設け、且つ、ＮＰＮまたはＰＮＰ型バイポ
ーラトランジスタだけを使用した回路構成とすること
で、必要な特性を維持し、且つ、ＣＭＯＳプロセスに若
干の製造工程を追加した安価な製造プロセスを使用する
ことが出来るため、ＬＳＩのコストダウンが可能な差動
リニアアンプ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明はかかる課題を解
決するために、請求項１の発明は、ハードディスク装
置、光ディスク再生装置等の記録再生装置によってディ
スク状記録媒体から再生されたアナログ再生信号を波形
等価するための、波形等価回路に用いられる差動リニア
アンプ回路において、前記アナログ再生信号の入力信号
を微分する微分回路と、該微分回路の出力をゲート入力
とするＭＯＳトランジスタと、ＮＰＮ型バイポーラトラ
ンジスタにより構成された内部定電流源と、を備えたこ
とを特徴とする。ハードディスク装置、光ディスク再生
装置等によりディスク状記録媒体（以下、単にディスク
という）から再生されたアナログ再生信号は、その読取
機構あるいは回路構成により周波数特性が異なる。特
に、カットオフ周波数は、ディスクのヘッドの特性や、
ディスクの回転数等により変化してくる。従って、ディ
スクから再生されたアナログ再生信号をそのままの形で
使うことはできない。そこで、何らかの補正を掛けて波
形を等価する必要がある。それを行うのが波形等価回路
である。この波形等価回路の構成は、アクティブ型のハ
イパスフィルタとローパスフィルタにより構成されてい
る。これらのフィルタは、多段構成の差動リニアアンプ
回路で構成され、外部データによりそのバイアスが制御
されて、所望の特性を実現している。かかる発明によれ
ば、差動リニアアンプ回路の入力段に微分回路を設け、
かつ、ＮＰＮ型バイポーラトランジスタだけを使用した
回路構成とすることで、差動リニアアンプ回路の出力の
直流電圧成分が変化しても必要な特性を維持し、かつＣ
ＭＯＳプロセスに若干の製造工程を追加した安価な製造
プロセスを使用することが出来るため、ＬＳＩのコスト
ダウンが可能となる。また、請求項２の発明は、ハード
ディスク装置、光ディスク再生装置等の記録再生装置に
よりディスク状記録媒体から再生されたアナログ再生信
号を波形等価するための、波形等価回路に用いられる差
動リニアアンプ回路において、前記アナログ再生信号の
入力信号を微分する微分回路と、該微分回路の出力をゲ
ート入力とするＭＯＳトランジスタと、ＰＮＰ型バイポ
ーラトランジスタにより構成された内部定電流源と、を
備えたことを特徴とする。
決するために、請求項１の発明は、ハードディスク装
置、光ディスク再生装置等の記録再生装置によってディ
スク状記録媒体から再生されたアナログ再生信号を波形
等価するための、波形等価回路に用いられる差動リニア
アンプ回路において、前記アナログ再生信号の入力信号
を微分する微分回路と、該微分回路の出力をゲート入力
とするＭＯＳトランジスタと、ＮＰＮ型バイポーラトラ
ンジスタにより構成された内部定電流源と、を備えたこ
とを特徴とする。ハードディスク装置、光ディスク再生
装置等によりディスク状記録媒体（以下、単にディスク
という）から再生されたアナログ再生信号は、その読取
機構あるいは回路構成により周波数特性が異なる。特
に、カットオフ周波数は、ディスクのヘッドの特性や、
ディスクの回転数等により変化してくる。従って、ディ
スクから再生されたアナログ再生信号をそのままの形で
使うことはできない。そこで、何らかの補正を掛けて波
形を等価する必要がある。それを行うのが波形等価回路
である。この波形等価回路の構成は、アクティブ型のハ
イパスフィルタとローパスフィルタにより構成されてい
る。これらのフィルタは、多段構成の差動リニアアンプ
回路で構成され、外部データによりそのバイアスが制御
されて、所望の特性を実現している。かかる発明によれ
ば、差動リニアアンプ回路の入力段に微分回路を設け、
かつ、ＮＰＮ型バイポーラトランジスタだけを使用した
回路構成とすることで、差動リニアアンプ回路の出力の
直流電圧成分が変化しても必要な特性を維持し、かつＣ
ＭＯＳプロセスに若干の製造工程を追加した安価な製造
プロセスを使用することが出来るため、ＬＳＩのコスト
ダウンが可能となる。また、請求項２の発明は、ハード
ディスク装置、光ディスク再生装置等の記録再生装置に
よりディスク状記録媒体から再生されたアナログ再生信
号を波形等価するための、波形等価回路に用いられる差
動リニアアンプ回路において、前記アナログ再生信号の
入力信号を微分する微分回路と、該微分回路の出力をゲ
ート入力とするＭＯＳトランジスタと、ＰＮＰ型バイポ
ーラトランジスタにより構成された内部定電流源と、を
備えたことを特徴とする。
【０００６】請求項１の差動リニアアンプ回路に対し
て、請求項２の差動リニアアンプ回路は、ＮＰＮ型バイ
ポーラトランジスタがＰＮＰ型バイポーラトランジスタ
に代わり、入力のＮ型ＭＯＳトランジスタがＰ型ＭＯＳ
トランジスタに代わったものであり、請求項１と同様な
動作をする。かかる発明によれば、請求項１と同様な作
用効果を奏する。また、請求項３の発明は、前記微分回
路を構成する抵抗が、ＭＯＳトランジスタで構成されて
いることも本発明の有効な手段である。微分回路または
抵抗は、Ｎ型ＭＯＳトランジスタまたはゲートの直流バ
イアス電圧を、レファレンス電圧に設定するためのもの
であり、数ＭΩ以上であればよい。したがって正確な抵
抗値である必要がないので、ＭＯＳトランジスタを使用
しても、回路特性上問題はない。かかる技術手段によれ
ば、微分回路を構成する抵抗を、ＭＯＳトランジスタで
構成することで、ＬＳＩ上で抵抗が占める面積を小さく
でき、さらにコストダウンが可能である。なお、Ｐ型Ｍ
ＯＳトランジスタを使用しているが、これをゲート電位
がＶＣＣ電源に固定のＮ型ＭＯＳトランジスタで置き換
えても同様の効果がある。また、請求項４の発明は、前
記微分回路を構成する抵抗が、アイランド抵抗で構成さ
れていることも本発明の有効な手段である。微分回路ま
たは抵抗として、Ｎ型アイランドを使用する。Ｎ型アイ
ランドの比抵抗は極めて大きいがバラツキも大きいた
め、正確な抵抗値を必要とする場所には使うことはでき
ないが、微分回路を構成する抵抗は、数ＭΩ以上であれ
ばよく、正確な抵抗値である必要がないので、Ｎ型アイ
ランドを抵抗として使用しても回路特性上問題はない。
かかる技術手段によれば、微分回路を構成する抵抗を、
比抵抗の大きいＮ型アイランドで構成することで、ＬＳ
Ｉ上で抵抗が占める面積を小さくでき、さらにコストダ
ウンが可能である。また、請求項５の発明は、前記微分
回路を構成する容量が、並列接続された複数個の容量に
より構成されていることも本発明の有効な手段である。
微分回路の容量を、並列接続された複数個の容量で構成
するために、酸化膜を挟んでポリシリコンにより容量を
構成する。そして、その容量を複数並列接続しておき、
製造後レーザ光を照射して切断することで、容量値を設
定するようにする。かかる技術手段によれば、製造後レ
ーザ光を照射して切断することができるため、微分回路
の時定数の切り替えが可能となり、波形等価回路として
必要な周波数特性を確保することができる。
て、請求項２の差動リニアアンプ回路は、ＮＰＮ型バイ
ポーラトランジスタがＰＮＰ型バイポーラトランジスタ
に代わり、入力のＮ型ＭＯＳトランジスタがＰ型ＭＯＳ
トランジスタに代わったものであり、請求項１と同様な
動作をする。かかる発明によれば、請求項１と同様な作
用効果を奏する。また、請求項３の発明は、前記微分回
路を構成する抵抗が、ＭＯＳトランジスタで構成されて
いることも本発明の有効な手段である。微分回路または
抵抗は、Ｎ型ＭＯＳトランジスタまたはゲートの直流バ
イアス電圧を、レファレンス電圧に設定するためのもの
であり、数ＭΩ以上であればよい。したがって正確な抵
抗値である必要がないので、ＭＯＳトランジスタを使用
しても、回路特性上問題はない。かかる技術手段によれ
ば、微分回路を構成する抵抗を、ＭＯＳトランジスタで
構成することで、ＬＳＩ上で抵抗が占める面積を小さく
でき、さらにコストダウンが可能である。なお、Ｐ型Ｍ
ＯＳトランジスタを使用しているが、これをゲート電位
がＶＣＣ電源に固定のＮ型ＭＯＳトランジスタで置き換
えても同様の効果がある。また、請求項４の発明は、前
記微分回路を構成する抵抗が、アイランド抵抗で構成さ
れていることも本発明の有効な手段である。微分回路ま
たは抵抗として、Ｎ型アイランドを使用する。Ｎ型アイ
ランドの比抵抗は極めて大きいがバラツキも大きいた
め、正確な抵抗値を必要とする場所には使うことはでき
ないが、微分回路を構成する抵抗は、数ＭΩ以上であれ
ばよく、正確な抵抗値である必要がないので、Ｎ型アイ
ランドを抵抗として使用しても回路特性上問題はない。
かかる技術手段によれば、微分回路を構成する抵抗を、
比抵抗の大きいＮ型アイランドで構成することで、ＬＳ
Ｉ上で抵抗が占める面積を小さくでき、さらにコストダ
ウンが可能である。また、請求項５の発明は、前記微分
回路を構成する容量が、並列接続された複数個の容量に
より構成されていることも本発明の有効な手段である。
微分回路の容量を、並列接続された複数個の容量で構成
するために、酸化膜を挟んでポリシリコンにより容量を
構成する。そして、その容量を複数並列接続しておき、
製造後レーザ光を照射して切断することで、容量値を設
定するようにする。かかる技術手段によれば、製造後レ
ーザ光を照射して切断することができるため、微分回路
の時定数の切り替えが可能となり、波形等価回路として
必要な周波数特性を確保することができる。
【０００７】
【発明の実施の形態】以下、本発明を図に示した実施形
態を用いて詳細に説明する。但し、この実施形態に記載
される構成要素、種類、組み合わせ、形状、その相対配
置などは特定的な記載がない限り、この発明の範囲をそ
れのみに限定する主旨ではなく単なる説明例に過ぎな
い。まず、実施形態の説明に入る前に、必要な周辺技術
について説明することは、差動リニアアンプを理解する
上で有効である。図６は、ハードディスク装置、光ディ
スク再生装置等に用いられる波形等価回路の一例を示す
構成図である。波形等価回路は、前記で説明した通り、
ハードディスク装置、光ディスク再生装置等の記録再生
装置によりディスク状記録媒体から再生されたアナログ
再生信号に、補正を掛けて波形を等価する役目である。
この構成は、２次のローパスフィルタ（２次ＬＰＦ）２
０、２２と、２次のハイパスフィルタ（２次ＨＰＦ）２
４と、２次ＨＰＦ２４の出力信号の振幅を増幅する増幅
器２５と、２次ＬＰＦ２０と増幅器２５の出力信号をア
ナログ加算するアナログ加算器２１と、１次のローパス
フィルタ（１次ＬＰＦ）２３と、ディジタル・アナログ
変換器（ＤＡＣ）２６、２７から構成される。
態を用いて詳細に説明する。但し、この実施形態に記載
される構成要素、種類、組み合わせ、形状、その相対配
置などは特定的な記載がない限り、この発明の範囲をそ
れのみに限定する主旨ではなく単なる説明例に過ぎな
い。まず、実施形態の説明に入る前に、必要な周辺技術
について説明することは、差動リニアアンプを理解する
上で有効である。図６は、ハードディスク装置、光ディ
スク再生装置等に用いられる波形等価回路の一例を示す
構成図である。波形等価回路は、前記で説明した通り、
ハードディスク装置、光ディスク再生装置等の記録再生
装置によりディスク状記録媒体から再生されたアナログ
再生信号に、補正を掛けて波形を等価する役目である。
この構成は、２次のローパスフィルタ（２次ＬＰＦ）２
０、２２と、２次のハイパスフィルタ（２次ＨＰＦ）２
４と、２次ＨＰＦ２４の出力信号の振幅を増幅する増幅
器２５と、２次ＬＰＦ２０と増幅器２５の出力信号をア
ナログ加算するアナログ加算器２１と、１次のローパス
フィルタ（１次ＬＰＦ）２３と、ディジタル・アナログ
変換器（ＤＡＣ）２６、２７から構成される。
【０００８】次に、この構成による波形等価回路の動作
について説明する。ＤＡＣ２６は外部から所定のディジ
タル値を入力することにより、増幅器２５の利得（ゲイ
ン）を設定し、これにより波形整形回路１９のブースト
量が決定される。また、ＤＡＣ２７は外部から所定のデ
ィジタル値を入力することにより２次ＬＰＦ２０、２
２、２次ＨＰＦ２４、１次ＬＰＦ２３のゲインを設定
し、これにより波形整形回路１９のカットオフ周波数が
決定される。図７は、波形等価回路１９の周波数ゲイン
特性例を示す周波数特性図である。図７においてｆ０は
カットオフ周波数を表わす。なお、ここで１次ＬＰＦ、
２次ＬＰＦ、２次ＨＰＦとは、それぞれの入出力伝達関
数の分母が、ｊを虚数、ωを角周波数として、１次の場
合はｊωの１次式になっているフィルタであり、２次の
場合はｊωの２次式になっているフィルタである。
について説明する。ＤＡＣ２６は外部から所定のディジ
タル値を入力することにより、増幅器２５の利得（ゲイ
ン）を設定し、これにより波形整形回路１９のブースト
量が決定される。また、ＤＡＣ２７は外部から所定のデ
ィジタル値を入力することにより２次ＬＰＦ２０、２
２、２次ＨＰＦ２４、１次ＬＰＦ２３のゲインを設定
し、これにより波形整形回路１９のカットオフ周波数が
決定される。図７は、波形等価回路１９の周波数ゲイン
特性例を示す周波数特性図である。図７においてｆ０は
カットオフ周波数を表わす。なお、ここで１次ＬＰＦ、
２次ＬＰＦ、２次ＨＰＦとは、それぞれの入出力伝達関
数の分母が、ｊを虚数、ωを角周波数として、１次の場
合はｊωの１次式になっているフィルタであり、２次の
場合はｊωの２次式になっているフィルタである。
【０００９】次に、フィルタの内部構成について説明す
る。１次ＬＰＦ２３、２次ＬＰＦ２０、２２、２次ＨＰ
Ｆ２４は、それぞれ差動リニアアンプ回路と容量を複数
個組み合わせることで構成される。図８は、２次ＬＰＦ
２０、２２の構成の一例を示す回路図である。この構成
は、差動リニアアンプ回路３１〜３４と、容量Ｃ１〜Ｃ
６で構成されている。このフィルタの入出力伝達関数T
(s)は（式２）で表わされる。 T(s) = ( gm1・gm2／C1・C2 )／( s2 + s( gm3／C2 ) + ( gm2・gm4／C1・C2 )) ・・・（式２） ただし、ｓ＝ｊωであり、gm1〜gm4は差動リニアアンプ
回路３１〜３４のトランスコンダクタンスを表わす。こ
こでトランスコンダクタンスとは交流出力電流値と交流
入力電圧の比（交流出力電流値／交流入力電圧）を指
す。gm1＝gm2＝gm3＝gm4＝gmとした場合、カットオフ周
波数ｆ０は（式３）で与えられる。 ｆ０＝gm／２π( C1・C2 )0.5・・・（式３） なお、波形等価回路１９のカットオフ周波数は、２次Ｌ
ＰＦ２０、２２のカットオフ周波数にほぼ等しい。以上
の周辺技術を踏まえて、以下に本実施形態の説明に入
る。図１は、本発明の第１の実施形態の差動リニアアン
プ回路の構成図である。図９の従来例と同じ構成要素に
は、同じ参照番号が付せられているので、重複する説明
は省略する。図１の構成と図９の構成の異なる点は、Ｐ
ＮＰトランジスタ４４，４５が無く、ＭＯＳトランジス
タ４２、４３の入力端子に微分回路５、６を付加した点
である。本発明の微分回路５、６の構成は、ＭＯＳトラ
ンジスタ４２、４３のゲートに直列に接続される容量
１、２と、波形等価回路１９外で生成され、一定レファ
レンス電圧ＶＲＥＦを介してＭＯＳトランジスタ４２、
４３のゲートに接続される抵抗３、４とで構成される。
容量１と抵抗３および容量２と抵抗４はそれぞれ微分回
路５、６を構成する。
る。１次ＬＰＦ２３、２次ＬＰＦ２０、２２、２次ＨＰ
Ｆ２４は、それぞれ差動リニアアンプ回路と容量を複数
個組み合わせることで構成される。図８は、２次ＬＰＦ
２０、２２の構成の一例を示す回路図である。この構成
は、差動リニアアンプ回路３１〜３４と、容量Ｃ１〜Ｃ
６で構成されている。このフィルタの入出力伝達関数T
(s)は（式２）で表わされる。 T(s) = ( gm1・gm2／C1・C2 )／( s2 + s( gm3／C2 ) + ( gm2・gm4／C1・C2 )) ・・・（式２） ただし、ｓ＝ｊωであり、gm1〜gm4は差動リニアアンプ
回路３１〜３４のトランスコンダクタンスを表わす。こ
こでトランスコンダクタンスとは交流出力電流値と交流
入力電圧の比（交流出力電流値／交流入力電圧）を指
す。gm1＝gm2＝gm3＝gm4＝gmとした場合、カットオフ周
波数ｆ０は（式３）で与えられる。 ｆ０＝gm／２π( C1・C2 )0.5・・・（式３） なお、波形等価回路１９のカットオフ周波数は、２次Ｌ
ＰＦ２０、２２のカットオフ周波数にほぼ等しい。以上
の周辺技術を踏まえて、以下に本実施形態の説明に入
る。図１は、本発明の第１の実施形態の差動リニアアン
プ回路の構成図である。図９の従来例と同じ構成要素に
は、同じ参照番号が付せられているので、重複する説明
は省略する。図１の構成と図９の構成の異なる点は、Ｐ
ＮＰトランジスタ４４，４５が無く、ＭＯＳトランジス
タ４２、４３の入力端子に微分回路５、６を付加した点
である。本発明の微分回路５、６の構成は、ＭＯＳトラ
ンジスタ４２、４３のゲートに直列に接続される容量
１、２と、波形等価回路１９外で生成され、一定レファ
レンス電圧ＶＲＥＦを介してＭＯＳトランジスタ４２、
４３のゲートに接続される抵抗３、４とで構成される。
容量１と抵抗３および容量２と抵抗４はそれぞれ微分回
路５、６を構成する。
【００１０】次に、この構成による差動リニアアンプ回
路の動作について、図６、図８と併せて参照して説明す
る。前記で説明した通り、従来の構成の場合、出力ＯＵ
ＴＰ、ＯＵＴＭの直流電圧成分は、定電流値Ｉ０を変え
た時、抵抗４６、４７のそれぞれの電圧降下が定電流値
Ｉ０に比例して変わるため、大きく変化する。出力ＯＵ
ＴＰ、ＯＵＴＭの直流電圧成分の変化が、そのまま次段
の差動リニアアンプ回路のＭＯＳトランジスタ４２、４
３の入力に伝わると、前記（式１）においてチャンネル
長Ｌがゲート・ソース間およびドレイン・ソース間電圧
の変化によるチャンネル長変調現象のために変化し、こ
のため、トランスコンダクタンスgmも変化する。一方、
図６の２次ＬＰＦ２０、２２の入力電圧の直流バイアス
電圧はレファレンス電圧ＶＲＥＦに等しいため、図８の
差動リニアアンプ回路３１と３２〜３４でトランスコン
ダクタンスが異なることになり、波形等価回路１９のカ
ットオフ周波数を（式３）で表わすことが出来なくな
る。しかし、図１の差動リニアアンプ回路の場合、例え
ば、図８の差動リニアアンプ回路３１の出力の直流電圧
成分が変化しても、次段の差動リニアアンプ回路３２の
ＭＯＳトランジスタ４２、４３の入力電圧は、微分回路
５、６を設けたために、変化しない。したがって、図８
の差動リニアアンプ回路３１〜３４のトランスコンダク
タンスgmは全て等しく保たれるので、波形等価回路１９
のカットオフ周波数は従来と同様に、（式３）で表わす
ことが出来る。また、ＮＰＮ型バイポーラトランジスタ
だけを使っているために、Ｐ型基板を使用するＣＭＯＳ
プロセスに、一部工程を追加するだけで製造することが
可能である。図３は、このプロセスにより製造されたＬ
ＳＩのＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジス
タ、ＮＰＮ型バイポーラトランジスタの３素子の断面模
式図である。図３において、ＮＰＮ型バイポーラトラン
ジスタのコレクタは、ＣＭＯＳのＮ型アイランドと同じ
工程で形成され、Ｐ型ベースを形成する工程を追加する
だけで、ＮＰＮ型バイポーラトランジスタを形成するこ
とができる。図２は、本発明の第２の実施形態の差動リ
ニアアンプ回路の構成図である。この構成は、電源ＶＣ
Ｃに接続され抵抗５０を介して、ＰＮＰ型バイポーラト
ランジスタ５１のエミッタに接続され、そのベースは、
ＢＩＡＳ１に接続され、コレクタは、Ｐ型ＭＯＳトラン
ジスタ５２，５３のドレインに共通に接続される。その
ゲートはそれぞれ微分回路５、６に接続され、ソース
は、それぞれ抵抗５６，５７とＮ型ＭＯＳトランジスタ
５８，５９のゲートとＯＵＴＭ、ＯＵＴＰに接続され
る。抵抗５６，５７の他端は、Ｎ型ＭＯＳトランジスタ
５８，５９のドレインを共通にして接続され、そのソー
スは共通にＧＮＤに接続される。１〜６の図１と同じ番
号は同一の構成要素を示す。
路の動作について、図６、図８と併せて参照して説明す
る。前記で説明した通り、従来の構成の場合、出力ＯＵ
ＴＰ、ＯＵＴＭの直流電圧成分は、定電流値Ｉ０を変え
た時、抵抗４６、４７のそれぞれの電圧降下が定電流値
Ｉ０に比例して変わるため、大きく変化する。出力ＯＵ
ＴＰ、ＯＵＴＭの直流電圧成分の変化が、そのまま次段
の差動リニアアンプ回路のＭＯＳトランジスタ４２、４
３の入力に伝わると、前記（式１）においてチャンネル
長Ｌがゲート・ソース間およびドレイン・ソース間電圧
の変化によるチャンネル長変調現象のために変化し、こ
のため、トランスコンダクタンスgmも変化する。一方、
図６の２次ＬＰＦ２０、２２の入力電圧の直流バイアス
電圧はレファレンス電圧ＶＲＥＦに等しいため、図８の
差動リニアアンプ回路３１と３２〜３４でトランスコン
ダクタンスが異なることになり、波形等価回路１９のカ
ットオフ周波数を（式３）で表わすことが出来なくな
る。しかし、図１の差動リニアアンプ回路の場合、例え
ば、図８の差動リニアアンプ回路３１の出力の直流電圧
成分が変化しても、次段の差動リニアアンプ回路３２の
ＭＯＳトランジスタ４２、４３の入力電圧は、微分回路
５、６を設けたために、変化しない。したがって、図８
の差動リニアアンプ回路３１〜３４のトランスコンダク
タンスgmは全て等しく保たれるので、波形等価回路１９
のカットオフ周波数は従来と同様に、（式３）で表わす
ことが出来る。また、ＮＰＮ型バイポーラトランジスタ
だけを使っているために、Ｐ型基板を使用するＣＭＯＳ
プロセスに、一部工程を追加するだけで製造することが
可能である。図３は、このプロセスにより製造されたＬ
ＳＩのＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジス
タ、ＮＰＮ型バイポーラトランジスタの３素子の断面模
式図である。図３において、ＮＰＮ型バイポーラトラン
ジスタのコレクタは、ＣＭＯＳのＮ型アイランドと同じ
工程で形成され、Ｐ型ベースを形成する工程を追加する
だけで、ＮＰＮ型バイポーラトランジスタを形成するこ
とができる。図２は、本発明の第２の実施形態の差動リ
ニアアンプ回路の構成図である。この構成は、電源ＶＣ
Ｃに接続され抵抗５０を介して、ＰＮＰ型バイポーラト
ランジスタ５１のエミッタに接続され、そのベースは、
ＢＩＡＳ１に接続され、コレクタは、Ｐ型ＭＯＳトラン
ジスタ５２，５３のドレインに共通に接続される。その
ゲートはそれぞれ微分回路５、６に接続され、ソース
は、それぞれ抵抗５６，５７とＮ型ＭＯＳトランジスタ
５８，５９のゲートとＯＵＴＭ、ＯＵＴＰに接続され
る。抵抗５６，５７の他端は、Ｎ型ＭＯＳトランジスタ
５８，５９のドレインを共通にして接続され、そのソー
スは共通にＧＮＤに接続される。１〜６の図１と同じ番
号は同一の構成要素を示す。
【００１１】次に、この構成による差動リニアアンプ回
路の動作について説明する。抵抗５０とＰＮＰ型バイポ
ーラトランジスタ５１は、バイアス電圧ＢＩＡＳ１によ
り定電流源として動作する。またＰ型ＭＯＳトランジス
タ５２、５３は、差動入力素子として動作し、抵抗５６
と５７はそれぞれＰ型ＭＯＳトランジスタ５２、５３の
負荷素子として動作する。図１の第１の実施形態の差動
リニアアンプ回路に対して、図２の本実施形態の差動リ
ニアアンプ回路は、ＮＰＮ型バイポーラトランジスタ
が、ＰＮＰ型バイポーラトランジスタに、入力のＮ型Ｍ
ＯＳトランジスタが、Ｐ型ＭＯＳトランジスタに変わっ
たものであり、図１と同様な動作をする。また、（式
２）もμ、Cox、W、ＬがＰ型ＭＯＳトランジスタ５２お
よび５３のそれぞれキャリア移動度、単位面積当たりの
ゲート酸化膜容量、チャンネル幅、チャンネル長を表わ
す以外は同様である。したがって、波形整形回路１９の
カットオフ周波数は従来と同様に、（式３）で表わすこ
とができると共に、ＰＮＰ型バイポーラトランジスタだ
けを使っているために、Ｎ型基板を使用するＣＭＯＳプ
ロセスに一部工程を追加するだけで製造することが可能
であり、ＬＳＩのコストダウンが実現できる。図４は、
前記実施形態の微分回路５または６の第１の実施例を示
す。図１の抵抗３または４に代えて、ゲートがＧＮＤ電
位に固定されたＰ型ＭＯＳトランジスタ７を使用してい
る。微分回路５または６の抵抗３または４は、例えば図
１においては、Ｎ型ＭＯＳトランジスタ４２または４３
のゲートの直流バイアス電圧を、レファレンス電圧ＶＲ
ＥＦに設定するためのものであり、数ＭΩ以上であれば
よい。したがって正確な抵抗値である必要がないので、
ＭＯＳトランジスタを使用しても、回路特性上問題はな
い。抵抗３、４をＭＯＳトランジスタで構成することで
ＬＳＩ上で抵抗３、４が占める面積を小さくでき、さら
にコストダウンが可能である。図４の実施例ではＰ型Ｍ
ＯＳトランジスタを使用しているが、これをゲート電位
がＶＣＣ電源に固定のＮ型ＭＯＳトランジスタで置き換
えても同様の効果がある。
路の動作について説明する。抵抗５０とＰＮＰ型バイポ
ーラトランジスタ５１は、バイアス電圧ＢＩＡＳ１によ
り定電流源として動作する。またＰ型ＭＯＳトランジス
タ５２、５３は、差動入力素子として動作し、抵抗５６
と５７はそれぞれＰ型ＭＯＳトランジスタ５２、５３の
負荷素子として動作する。図１の第１の実施形態の差動
リニアアンプ回路に対して、図２の本実施形態の差動リ
ニアアンプ回路は、ＮＰＮ型バイポーラトランジスタ
が、ＰＮＰ型バイポーラトランジスタに、入力のＮ型Ｍ
ＯＳトランジスタが、Ｐ型ＭＯＳトランジスタに変わっ
たものであり、図１と同様な動作をする。また、（式
２）もμ、Cox、W、ＬがＰ型ＭＯＳトランジスタ５２お
よび５３のそれぞれキャリア移動度、単位面積当たりの
ゲート酸化膜容量、チャンネル幅、チャンネル長を表わ
す以外は同様である。したがって、波形整形回路１９の
カットオフ周波数は従来と同様に、（式３）で表わすこ
とができると共に、ＰＮＰ型バイポーラトランジスタだ
けを使っているために、Ｎ型基板を使用するＣＭＯＳプ
ロセスに一部工程を追加するだけで製造することが可能
であり、ＬＳＩのコストダウンが実現できる。図４は、
前記実施形態の微分回路５または６の第１の実施例を示
す。図１の抵抗３または４に代えて、ゲートがＧＮＤ電
位に固定されたＰ型ＭＯＳトランジスタ７を使用してい
る。微分回路５または６の抵抗３または４は、例えば図
１においては、Ｎ型ＭＯＳトランジスタ４２または４３
のゲートの直流バイアス電圧を、レファレンス電圧ＶＲ
ＥＦに設定するためのものであり、数ＭΩ以上であれば
よい。したがって正確な抵抗値である必要がないので、
ＭＯＳトランジスタを使用しても、回路特性上問題はな
い。抵抗３、４をＭＯＳトランジスタで構成することで
ＬＳＩ上で抵抗３、４が占める面積を小さくでき、さら
にコストダウンが可能である。図４の実施例ではＰ型Ｍ
ＯＳトランジスタを使用しているが、これをゲート電位
がＶＣＣ電源に固定のＮ型ＭＯＳトランジスタで置き換
えても同様の効果がある。
【００１２】次に、第２の実施例として、微分回路５ま
たは６の抵抗３または４を、図３のＮ型アイランドを使
用する場合について説明する。Ｎ型アイランドの比抵抗
は極めて大きいが、バラツキも大きいため、正確な抵抗
値を必要とする抵抗４０、４６、４７、５０、５６、５
７としては使うことはできないが、前述の説明で述べた
ように数ＭΩ以上であればよく、正確な抵抗値である必
要がないので、Ｎ型アイランドを抵抗として使用しても
回路特性上問題はない。抵抗３、４を比抵抗の大きいＮ
型アイランドで構成することでＬＳＩ上で抵抗３、４が
占める面積を小さくでき、さらにコストダウンが可能で
ある。
たは６の抵抗３または４を、図３のＮ型アイランドを使
用する場合について説明する。Ｎ型アイランドの比抵抗
は極めて大きいが、バラツキも大きいため、正確な抵抗
値を必要とする抵抗４０、４６、４７、５０、５６、５
７としては使うことはできないが、前述の説明で述べた
ように数ＭΩ以上であればよく、正確な抵抗値である必
要がないので、Ｎ型アイランドを抵抗として使用しても
回路特性上問題はない。抵抗３、４を比抵抗の大きいＮ
型アイランドで構成することでＬＳＩ上で抵抗３、４が
占める面積を小さくでき、さらにコストダウンが可能で
ある。
【００１３】次に、第３の実施例として、微分回路５ま
たは６の抵抗３または４を、容量を使用する場合につい
て説明する。図５(ａ)は、微分回路５または６の容量１
または２が、並列接続された複数個の容量により構成さ
れていることを示すＬＳＩの上面模式図である。図５
(ｂ)は、図５(ａ)の点線で切断した断面模式図である。
図５(ｂ)において、Ｓｉ基板上に形成されたポリシリコ
ン１０とポリシリコン１３、ポリシリコン１１とポリシ
リコン１４、ポリシリコン１２とポリシリコン１５は、
それぞれ第２酸化膜を挟んで容量を構成している。そし
て、図５(ａ)のように複数の容量を並列接続すること
で、製造後レーザ光を照射し、接続線Ａ、Ｂ、Ｃを切断
することで容量値を設定することができるため、微分回
路５、６の時定数の切り替えが可能となり、波形等価回
路１９として必要な周波数特性を確保することが出来
る。以上のごとく本発明は、差動リニアアンプ回路の入
力段に微分回路を設け、かつ、ＮＰＮ型バイポーラトラ
ンジスタだけを使用した回路構成とすることで、差動リ
ニアアンプ回路の出力の直流電圧成分が変化しても必要
な特性を維持し、かつＣＭＯＳプロセスに若干の製造工
程を追加した安価な製造プロセスを使用することが出来
るため、ＬＳＩのコストダウンを可能としたものであ
る。
たは６の抵抗３または４を、容量を使用する場合につい
て説明する。図５(ａ)は、微分回路５または６の容量１
または２が、並列接続された複数個の容量により構成さ
れていることを示すＬＳＩの上面模式図である。図５
(ｂ)は、図５(ａ)の点線で切断した断面模式図である。
図５(ｂ)において、Ｓｉ基板上に形成されたポリシリコ
ン１０とポリシリコン１３、ポリシリコン１１とポリシ
リコン１４、ポリシリコン１２とポリシリコン１５は、
それぞれ第２酸化膜を挟んで容量を構成している。そし
て、図５(ａ)のように複数の容量を並列接続すること
で、製造後レーザ光を照射し、接続線Ａ、Ｂ、Ｃを切断
することで容量値を設定することができるため、微分回
路５、６の時定数の切り替えが可能となり、波形等価回
路１９として必要な周波数特性を確保することが出来
る。以上のごとく本発明は、差動リニアアンプ回路の入
力段に微分回路を設け、かつ、ＮＰＮ型バイポーラトラ
ンジスタだけを使用した回路構成とすることで、差動リ
ニアアンプ回路の出力の直流電圧成分が変化しても必要
な特性を維持し、かつＣＭＯＳプロセスに若干の製造工
程を追加した安価な製造プロセスを使用することが出来
るため、ＬＳＩのコストダウンを可能としたものであ
る。
【００１４】
【発明の効果】以上記載のごとく本発明によれば、請求
項１は、差動リニアアンプ回路の入力段に微分回路を設
け、かつ、ＮＰＮ型バイポーラトランジスタだけを使用
した回路構成とすることで、差動リニアアンプ回路の出
力の直流電圧成分が変化しても必要な特性を維持し、か
つＣＭＯＳプロセスに若干の製造工程を追加した安価な
製造プロセスを使用することが出来るため、ＬＳＩのコ
ストダウンが可能となる。請求項２は、請求項１と同様
な作用効果を奏する。請求項３は、微分回路を構成する
抵抗を、ＭＯＳトランジスタで構成することで、ＬＳＩ
上で抵抗が占める面積を小さくでき、さらにコストダウ
ンが可能である。なお、Ｐ型ＭＯＳトランジスタを使用
しているが、これをゲート電位がＶＣＣ電源に固定のＮ
型ＭＯＳトランジスタで置き換えても同様の効果があ
る。請求項４は、微分回路を構成する抵抗を、比抵抗の
大きいＮ型アイランドで構成することで、ＬＳＩ上で抵
抗が占める面積を小さくでき、さらにコストダウンが可
能である。請求項５は、製造後レーザ光を照射して切断
することができるため、微分回路の時定数の切り替えが
可能となり、波形等価回路として必要な周波数特性を確
保することができる。
項１は、差動リニアアンプ回路の入力段に微分回路を設
け、かつ、ＮＰＮ型バイポーラトランジスタだけを使用
した回路構成とすることで、差動リニアアンプ回路の出
力の直流電圧成分が変化しても必要な特性を維持し、か
つＣＭＯＳプロセスに若干の製造工程を追加した安価な
製造プロセスを使用することが出来るため、ＬＳＩのコ
ストダウンが可能となる。請求項２は、請求項１と同様
な作用効果を奏する。請求項３は、微分回路を構成する
抵抗を、ＭＯＳトランジスタで構成することで、ＬＳＩ
上で抵抗が占める面積を小さくでき、さらにコストダウ
ンが可能である。なお、Ｐ型ＭＯＳトランジスタを使用
しているが、これをゲート電位がＶＣＣ電源に固定のＮ
型ＭＯＳトランジスタで置き換えても同様の効果があ
る。請求項４は、微分回路を構成する抵抗を、比抵抗の
大きいＮ型アイランドで構成することで、ＬＳＩ上で抵
抗が占める面積を小さくでき、さらにコストダウンが可
能である。請求項５は、製造後レーザ光を照射して切断
することができるため、微分回路の時定数の切り替えが
可能となり、波形等価回路として必要な周波数特性を確
保することができる。
【図１】本発明の第１の実施形態の差動リニアアンプ回
路の構成図である。
路の構成図である。
【図２】本発明の第２の実施形態の差動リニアアンプ回
路の構成図である。
路の構成図である。
【図３】本発明の差動リニアアンプ回路を含むＬＳＩの
断面模式図と、微分回路の第２の実施例を示す図であ
る。
断面模式図と、微分回路の第２の実施例を示す図であ
る。
【図４】本発明の微分回路の第１の実施例を示す図であ
る。
る。
【図５】本発明の微分回路の第３の実施例を示す図であ
る。
る。
【図６】本発明の波形等価回路の一例を示す構成図であ
る。
る。
【図７】本発明の波形等価回路の周波数ゲイン特性例を
示す周波数特性図である。
示す周波数特性図である。
【図８】本発明の２次ＬＰＦの構成の一例を示す回路図
である。
である。
【図９】従来の差動リニアアンプ回路の一例を示す構成
図である。
図である。
１、２ 容量 ３、４ 抵抗 ５、６ 微分回路 ４０４６、４７ 抵抗 ４１ ＮＰＮ型バイポーラトランジスタ ４２、４３ ＭＯＳトランジスタ ４８、４９ Ｐ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｆ 3/45 Ｈ０１Ｌ 27/04 Ｃ Ｈ０３Ｈ 11/04 Ｖ 27/06 ３２１Ｇ Ｆターム(参考） 5D044 BC01 BC03 CC04 FG01 FG05 5F038 AC05 AC15 AR05 AR26 AV03 DF01 DF03 EZ20 5F048 AB10 AC05 AC10 BA01 BB05 CA01 5J066 AA01 AA12 CA87 CA92 CA98 FA20 HA02 HA10 HA17 HA18 HA25 HA27 HA29 KA26 KA30 KA34 KA42 KA46 MA21 ND01 ND11 ND22 ND23 PD02 QA02 QA04 SA00 TA01 TA03 5J098 AA02 AA03 AA11 AA14 AB03 AD25 CA08
Claims (5)
- 【請求項１】 ディスク状記録媒体から再生されたアナ
ログ再生信号を波形等価するための、波形等価回路に用
いられる差動リニアアンプ回路において、 前記アナログ再生信号の入力信号を微分する微分回路
と、該微分回路の出力をゲート入力とするＭＯＳトラン
ジスタと、ＮＰＮ型バイポーラトランジスタにより構成
された内部定電流源と、を備えたことを特徴とする差動
リニアアンプ回路。 - 【請求項２】 ディスク状記録媒体から再生されたアナ
ログ再生信号を波形等価するための、波形等価回路に用
いられる差動リニアアンプ回路において、 前記アナログ再生信号の入力信号を微分する微分回路
と、該微分回路の出力をゲート入力とするＭＯＳトラン
ジスタと、ＰＮＰ型バイポーラトランジスタにより構成
された内部定電流源と、を備えたことを特徴とする差動
リニアアンプ回路。 - 【請求項３】 前記微分回路を構成する抵抗が、ＭＯＳ
トランジスタで構成されていることを特徴とする請求項
１、２に記載の差動リニアアンプ回路。 - 【請求項４】 前記微分回路を構成する抵抗が、アイラ
ンド抵抗で構成されていることを特徴とする請求項１、
２に記載の差動リニアアンプ回路。 - 【請求項５】 前記微分回路を構成する容量が、並列接
続された複数個の容量により構成されていることを特徴
とする請求項１〜４に記載の差動リニアアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133711A JP2002329365A (ja) | 2001-04-27 | 2001-04-27 | 差動リニアアンプ回路 |
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|---|---|---|---|
| JP2001133711A JP2002329365A (ja) | 2001-04-27 | 2001-04-27 | 差動リニアアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329365A true JP2002329365A (ja) | 2002-11-15 |
Family
ID=18981518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001133711A Pending JP2002329365A (ja) | 2001-04-27 | 2001-04-27 | 差動リニアアンプ回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2002329365A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005102226A (ja) * | 2003-09-23 | 2005-04-14 | Samsung Electronics Co Ltd | 高周波電圧制御発振器 |
| JP2005223419A (ja) * | 2004-02-03 | 2005-08-18 | Fujitsu Ltd | イコライザ回路 |
| KR100614928B1 (ko) | 2005-08-17 | 2006-08-25 | 삼성전기주식회사 | 선형화를 위한 미분 중첩회로 |
| JP2015076581A (ja) * | 2013-10-11 | 2015-04-20 | ソニー株式会社 | 光送信回路、光送信装置、および、光伝送システム |
-
2001
- 2001-04-27 JP JP2001133711A patent/JP2002329365A/ja active Pending
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| KR100614928B1 (ko) | 2005-08-17 | 2006-08-25 | 삼성전기주식회사 | 선형화를 위한 미분 중첩회로 |
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