JP2801103B2 - 全差動ユニティ・ゲイン演算増幅器 - Google Patents
全差動ユニティ・ゲイン演算増幅器Info
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- H03F2203/45574—Indexing scheme relating to differential amplifiers the IC comprising four or more input leads connected to four or more AAC-transistors
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般的には演算増幅器
に関し、特に差動入力と差動出力とを有する演算増幅器
に関する。
に関し、特に差動入力と差動出力とを有する演算増幅器
に関する。
【０００２】
【従来の技術】一般的な等級の増幅器に、差動入力と差
動出力とを有する全（ｆｕｌｌｙ）差動演算増幅器が含
まれている。全差動演算増幅器は、良好な電源雑音排除
能力と良好なダイナミックレンジという有利な特性を有
している。
動出力とを有する全（ｆｕｌｌｙ）差動演算増幅器が含
まれている。全差動演算増幅器は、良好な電源雑音排除
能力と良好なダイナミックレンジという有利な特性を有
している。
【０００３】しかしながら従来技術に示されている全差
動演算増幅器は、単一利得（ユニティ・ゲイン＝利得が
１である）回路（即ち全差動単一利得演算増幅器）とし
て構成できないという点において著しい欠点を有してい
る。さらに、単一利得達成を目指した従来技術のデュア
ル・シングルエンデッド演算増幅器の構成は、典型的
に、ノイズ阻止性が劣悪で、従ってコモンモードノイズ
が消去される全差動構成と比較してダイナミックレンジ
が劣るという形で主要な問題がある。最後に、全差動演
算と単一利得の達成を目指した従来技術のシングルエン
デッド演算増幅器の構成は、構成要素を二重化する必要
があるため大きなチップ領域と大量の電力を必要とする
という別の欠点がある。
動演算増幅器は、単一利得（ユニティ・ゲイン＝利得が
１である）回路（即ち全差動単一利得演算増幅器）とし
て構成できないという点において著しい欠点を有してい
る。さらに、単一利得達成を目指した従来技術のデュア
ル・シングルエンデッド演算増幅器の構成は、典型的
に、ノイズ阻止性が劣悪で、従ってコモンモードノイズ
が消去される全差動構成と比較してダイナミックレンジ
が劣るという形で主要な問題がある。最後に、全差動演
算と単一利得の達成を目指した従来技術のシングルエン
デッド演算増幅器の構成は、構成要素を二重化する必要
があるため大きなチップ領域と大量の電力を必要とする
という別の欠点がある。
【０００４】全差動構成に対する可能性のある別の代案
は、受動構成要素であるが、これも従来技術では欠点が
ある。外部構成要素を、従って低周波数動作を必要とす
るある受動要素（例えばコイル）は集積化することがで
きない。また、集積化した受動構成要素において実行し
うるろ波器のタイプや性能においても制限がある。
は、受動構成要素であるが、これも従来技術では欠点が
ある。外部構成要素を、従って低周波数動作を必要とす
るある受動要素（例えばコイル）は集積化することがで
きない。また、集積化した受動構成要素において実行し
うるろ波器のタイプや性能においても制限がある。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、単一利得を有する全差動演算増幅器を提供すること
にある。
は、単一利得を有する全差動演算増幅器を提供すること
にある。
【０００６】本発明の別の目的は、差動モードフィード
バックを使用する全差動単一利得演算増幅器を提供する
ことにある。
バックを使用する全差動単一利得演算増幅器を提供する
ことにある。
【０００７】本発明の別の目的は、組込みのノイズ消去
機能を有する全差動の単一利得演算増幅器を提供するこ
とにある。
機能を有する全差動の単一利得演算増幅器を提供するこ
とにある。
【０００８】本発明の別の目的は、高周波数動作が可能
な全差動単一利得演算増幅器を提供することにある。
な全差動単一利得演算増幅器を提供することにある。
【０００９】本発明の別の目的は、データ記録装置のデ
ータチャンネルとサーボチャンネルにおいて使用するの
に適した全差動単一利得演算増幅器を提供することにあ
る。前記およびその他の目的は以下の説明と添付図面と
に照して読めばより明らかとなる。
ータチャンネルとサーボチャンネルにおいて使用するの
に適した全差動単一利得演算増幅器を提供することにあ
る。前記およびその他の目的は以下の説明と添付図面と
に照して読めばより明らかとなる。
【００１０】
【課題を解決するための手段】本発明によれば、単一利
得を有する全差動演算増幅器が提供される。この増幅器
は、２対の差動入力を有する差動入力段と、カスコード
段と、差動モードフィードバック段と、コモンモードフ
ィードバック段と、バッファ出力段とを含む。一対の差
動入力が外部のアナログ源からの入力信号を受け取る。
他方の対は、出力段から内部で差動モードフィードバッ
クを受け取る。二対の差動入力の出力は、コモンモード
のフィードバック信号と組み合わされ、カスコード段を
ドライブし、次に該カスコード段は出力段を付勢する。
得を有する全差動演算増幅器が提供される。この増幅器
は、２対の差動入力を有する差動入力段と、カスコード
段と、差動モードフィードバック段と、コモンモードフ
ィードバック段と、バッファ出力段とを含む。一対の差
動入力が外部のアナログ源からの入力信号を受け取る。
他方の対は、出力段から内部で差動モードフィードバッ
クを受け取る。二対の差動入力の出力は、コモンモード
のフィードバック信号と組み合わされ、カスコード段を
ドライブし、次に該カスコード段は出力段を付勢する。
【００１１】差動モードフィードバックは、自動的な内
部ノイズ消去を提供し、完全に集積化した設計により増
幅器が高周波数動作を達成できるようにし、一つの演算
増幅器のみを用いるとチップ領域は小さく、所要電力は
小さくなる。金属酸化物半導体（ＭＯＳ）設計が開示さ
れており、より高周波数動作が望ましい用途に対するバ
イポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）設計
も開示されている。後者の設計は、高インピーダンスに
対してＭＯＳ入力を、高速に対してバイポーラカスコー
ドトランジスタを、高出力インピーダンスに対してバイ
ポーラ電流源を、ドライブ性に対してバイポーラエミッ
タ／フォロワを、高速のコモンモード速度に対してバイ
ポーラコモンモードフィードバックを使用している。
部ノイズ消去を提供し、完全に集積化した設計により増
幅器が高周波数動作を達成できるようにし、一つの演算
増幅器のみを用いるとチップ領域は小さく、所要電力は
小さくなる。金属酸化物半導体（ＭＯＳ）設計が開示さ
れており、より高周波数動作が望ましい用途に対するバ
イポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）設計
も開示されている。後者の設計は、高インピーダンスに
対してＭＯＳ入力を、高速に対してバイポーラカスコー
ドトランジスタを、高出力インピーダンスに対してバイ
ポーラ電流源を、ドライブ性に対してバイポーラエミッ
タ／フォロワを、高速のコモンモード速度に対してバイ
ポーラコモンモードフィードバックを使用している。
【００１２】本発明の全差動単一利得演算増幅器（全差
動フォロワとしても知られている）は、高速動作とノイ
ズ消去とが重要である、データ記録装置におけるデータ
チャンネルとサーボチャンネルとに特に適用性がある。
一適用例においては、ノイジイな構成要素間での低域通
過ろ波とバッファリングとを行うサレン・キー（Ｓａｌ
ｌｅｎ ａｎｄ Ｋｅｙ）ろ波器をつくるために本回路
が用いられる。ろ波器は、他の機能のものと同じチップ
に容易に集積化され、その結果できたＶＬＳＩデバイス
は、データ記録装置のデータチャンネルあるいはサーボ
チャンネル回路に配置される。
動フォロワとしても知られている）は、高速動作とノイ
ズ消去とが重要である、データ記録装置におけるデータ
チャンネルとサーボチャンネルとに特に適用性がある。
一適用例においては、ノイジイな構成要素間での低域通
過ろ波とバッファリングとを行うサレン・キー（Ｓａｌ
ｌｅｎ ａｎｄ Ｋｅｙ）ろ波器をつくるために本回路
が用いられる。ろ波器は、他の機能のものと同じチップ
に容易に集積化され、その結果できたＶＬＳＩデバイス
は、データ記録装置のデータチャンネルあるいはサーボ
チャンネル回路に配置される。
【００１３】
【実施例】図１には、本発明を例示する、全差動フォロ
ワとしても知られる全差動単一利得演算増幅器１０が示
されている。全差動フォロワ１０は一般的に二対の差動
入力と、図示のような電圧極性を有する一対の差動出力
とを含む。Ｖout-からＶfb + へ、かつＶout+からＶfb-
までそれぞれ差動モードフィードバックが設けられ、増
幅器が単一利得を生ずるようにする。図１に概念的に示
すように、全差動フォロワ１０が１つの演算増幅器に基
づいて実現されることに注目すべきである。このため、
本発明は従来技術の全差動演算増幅器を構成するのに使
用されるデュアル・シングルエンデッド・フォロワより
必要とする面積と電力とが少ないので、従来技術に対し
て重要な利点を提供する。
ワとしても知られる全差動単一利得演算増幅器１０が示
されている。全差動フォロワ１０は一般的に二対の差動
入力と、図示のような電圧極性を有する一対の差動出力
とを含む。Ｖout-からＶfb + へ、かつＶout+からＶfb-
までそれぞれ差動モードフィードバックが設けられ、増
幅器が単一利得を生ずるようにする。図１に概念的に示
すように、全差動フォロワ１０が１つの演算増幅器に基
づいて実現されることに注目すべきである。このため、
本発明は従来技術の全差動演算増幅器を構成するのに使
用されるデュアル・シングルエンデッド・フォロワより
必要とする面積と電力とが少ないので、従来技術に対し
て重要な利点を提供する。
【００１４】図２には、本発明の原理を示す、全差動フ
ォロワ１０の内部構成のブロック図が示されている。入
力差動相互コンダクタンス段１１が入力差動電圧Ｖinを
入力差動電流Ｉinに変換する。カスコード段１３は、３
つの電流入力、即ち入力差動相互コンダクタンス段１１
からのＩinと、フィードバック差動相互コンダクタンス
段１７からのＩfbと、出力コモンモード検出段１９から
のＩcmとである。動作時、カスコード段１３は、３つの
入力の和を表す高インピーダンスの出力差動電圧Ｖcsを
発生する。出力バッファ１５は、カスコード段１３から
の出力のＶcsに接続された入力と、全差動フォロワ１０
のための出力差動電圧を形成する出力Ｖout とを有す
る。動作時、出力バッファ１５は、全差動フォロワ１０
の出力Ｖout において低インピーダンスバッファとして
作用する。
ォロワ１０の内部構成のブロック図が示されている。入
力差動相互コンダクタンス段１１が入力差動電圧Ｖinを
入力差動電流Ｉinに変換する。カスコード段１３は、３
つの電流入力、即ち入力差動相互コンダクタンス段１１
からのＩinと、フィードバック差動相互コンダクタンス
段１７からのＩfbと、出力コモンモード検出段１９から
のＩcmとである。動作時、カスコード段１３は、３つの
入力の和を表す高インピーダンスの出力差動電圧Ｖcsを
発生する。出力バッファ１５は、カスコード段１３から
の出力のＶcsに接続された入力と、全差動フォロワ１０
のための出力差動電圧を形成する出力Ｖout とを有す
る。動作時、出力バッファ１５は、全差動フォロワ１０
の出力Ｖout において低インピーダンスバッファとして
作用する。
【００１５】フィードバック差動相互コンダクタンス段
１７は、本発明の重要な部分を形成し、カスコード段１
３の出力のＶcsに接続された入力と、カスコード段１３
への入力の１つを形成する出力Ｉfbとを有している。動
作時、フィードバック差動相互コンダクタンス段１７
は、Ｖcsの差動モード成分を電流Ｉfbの形でカスコード
段１３へフィードバックすることにより全差動フォロワ
１０に単一利得を提供する。出力コモンモード検出段１
９は、出力バッファ１５の出力のＶout に接続された入
力と、カスコード段１３への入力の１つを形成する出力
Ｉcmとを有している。動作時、出力コモンモード検出段
１９は、Ｖout に存在するいずれかのコモンモード変動
を検出し、これを電流Ｉcmの形態でカスコード段１３へ
フィードバックする。
１７は、本発明の重要な部分を形成し、カスコード段１
３の出力のＶcsに接続された入力と、カスコード段１３
への入力の１つを形成する出力Ｉfbとを有している。動
作時、フィードバック差動相互コンダクタンス段１７
は、Ｖcsの差動モード成分を電流Ｉfbの形でカスコード
段１３へフィードバックすることにより全差動フォロワ
１０に単一利得を提供する。出力コモンモード検出段１
９は、出力バッファ１５の出力のＶout に接続された入
力と、カスコード段１３への入力の１つを形成する出力
Ｉcmとを有している。動作時、出力コモンモード検出段
１９は、Ｖout に存在するいずれかのコモンモード変動
を検出し、これを電流Ｉcmの形態でカスコード段１３へ
フィードバックする。
【００１６】図３には、全差動フォロワ１０の好適実施
例の回路図が示されている。この設計は、単一のチップ
に、あるいは他の機能を含むより大きいチップの一部と
して完全に集積化しうるＭＯＳ技術によっている。Ｐチ
ャンネル金属酸化物半導体（ＰＭＯＳ）デバイス４１
は、ＶDDに接続されたソースと、（図５に関して後述す
る）バイアス回路によりノードＧでドライブされ、かつ
デバイス４２，４３，４４，４５および４６のゲートに
接続されたゲートと、デバイス５５と５６のそれぞれの
ソースに接続されたドレインとを有している。ＰＭＯＳ
デバイス４２は、ＶDDに接続されたソースと、前述のよ
うなゲートと、デバイス５７と５８とのそれぞれのソー
スに接続されたドレインとを有している。ＰＭＯＳデバ
イス４３は、ＶDDに接続されたソースと、前述のように
接続されたゲートと、デバイス５０のソースに接続され
たドレインとを有している。ＰＭＯＳデバイス４４は、
ＶDDに接続されたソースと、前述のように接続されたゲ
ートと、デバイス５１のソースに接続されたドレインと
を有している。ＰＭＯＳデバイス４５は、ＶDDに接続さ
れたソースと、前述のように接続されたゲートと、デバ
イス５２のソースとデバイス４８のゲートとに接続され
たドレインとを有している。ＰＭＯＳデバイス４６は、
ＶDDに接続されたソースと、前述のように接続されたゲ
ートと、デバイス５３のソースとデバイス４７のゲート
とに接続されたドレインとを有している。Ｎチャンネル
金属酸化物半導体（ＮＭＯＳ）デバイス４７は、ＶDDに
接続されたドレインと、前述のように接続されたゲート
と、デバイス４８のソース、デバイス６４のドレイン、
デバイス６２と６３とのそれぞれのゲートとに接続され
たソースとを有している。ＮＭＯＳデバイス４８は、Ｖ
DDに接続されたドレインと、前述のように接続されたゲ
ートとソースとを有している。ＮＭＯＳデバイス４９
は、ＶDDに接続されたドレインと、ゲートと、デバイス
６５のドレインとデバイス６４と６５とのそれぞれのゲ
ートに接続されたソースとを有している。
例の回路図が示されている。この設計は、単一のチップ
に、あるいは他の機能を含むより大きいチップの一部と
して完全に集積化しうるＭＯＳ技術によっている。Ｐチ
ャンネル金属酸化物半導体（ＰＭＯＳ）デバイス４１
は、ＶDDに接続されたソースと、（図５に関して後述す
る）バイアス回路によりノードＧでドライブされ、かつ
デバイス４２，４３，４４，４５および４６のゲートに
接続されたゲートと、デバイス５５と５６のそれぞれの
ソースに接続されたドレインとを有している。ＰＭＯＳ
デバイス４２は、ＶDDに接続されたソースと、前述のよ
うなゲートと、デバイス５７と５８とのそれぞれのソー
スに接続されたドレインとを有している。ＰＭＯＳデバ
イス４３は、ＶDDに接続されたソースと、前述のように
接続されたゲートと、デバイス５０のソースに接続され
たドレインとを有している。ＰＭＯＳデバイス４４は、
ＶDDに接続されたソースと、前述のように接続されたゲ
ートと、デバイス５１のソースに接続されたドレインと
を有している。ＰＭＯＳデバイス４５は、ＶDDに接続さ
れたソースと、前述のように接続されたゲートと、デバ
イス５２のソースとデバイス４８のゲートとに接続され
たドレインとを有している。ＰＭＯＳデバイス４６は、
ＶDDに接続されたソースと、前述のように接続されたゲ
ートと、デバイス５３のソースとデバイス４７のゲート
とに接続されたドレインとを有している。Ｎチャンネル
金属酸化物半導体（ＮＭＯＳ）デバイス４７は、ＶDDに
接続されたドレインと、前述のように接続されたゲート
と、デバイス４８のソース、デバイス６４のドレイン、
デバイス６２と６３とのそれぞれのゲートとに接続され
たソースとを有している。ＮＭＯＳデバイス４８は、Ｖ
DDに接続されたドレインと、前述のように接続されたゲ
ートとソースとを有している。ＮＭＯＳデバイス４９
は、ＶDDに接続されたドレインと、ゲートと、デバイス
６５のドレインとデバイス６４と６５とのそれぞれのゲ
ートに接続されたソースとを有している。
【００１７】ＰＭＯＳ５０は、前述のように接続された
ソースと、（図５に関して後述するように）バイアス回
路によりノードＨにおいてドライブされ、デバイス５１
のゲートに接続されたゲートと、デバイス５８と５９と
のそれぞれのゲートとデバイス６０のドレインとに接続
されたドレインとを有している。ＰＭＯＳデバイス５１
は、前述のように接続されたソースとゲートと、デバイ
ス５４と５７とのそれぞれのゲートとデバイス６１のド
レインとに接続されたドレインとを有している。ＰＭＯ
Ｓデバイス５２は、前述のように接続されたソースと、
デバイス５４のソースとデバイス６６のドレインとに接
続されたゲートと、Ｖssに接続されたドレインとを有し
ている。なお、デバイス６６のドレインは全差動フォロ
ワ１０のＶ- 出力を形成する。ＰＭＯＳデバイス５３
は、前述のように接続されたソースと、デバイス５９の
ソースとデバイス６７のドレインとに接続されたゲート
と、ＶSSに接続されたドレインとを有している。なお、
デバイス６７のドレインは全差動フォロワ１０のＶ+ 出
力を形成する。ＮＭＯＳデバイス５４は、ＶDDに接続さ
れたドレインと、前述のように接続されたゲートとソー
スとを有している。
ソースと、（図５に関して後述するように）バイアス回
路によりノードＨにおいてドライブされ、デバイス５１
のゲートに接続されたゲートと、デバイス５８と５９と
のそれぞれのゲートとデバイス６０のドレインとに接続
されたドレインとを有している。ＰＭＯＳデバイス５１
は、前述のように接続されたソースとゲートと、デバイ
ス５４と５７とのそれぞれのゲートとデバイス６１のド
レインとに接続されたドレインとを有している。ＰＭＯ
Ｓデバイス５２は、前述のように接続されたソースと、
デバイス５４のソースとデバイス６６のドレインとに接
続されたゲートと、Ｖssに接続されたドレインとを有し
ている。なお、デバイス６６のドレインは全差動フォロ
ワ１０のＶ- 出力を形成する。ＰＭＯＳデバイス５３
は、前述のように接続されたソースと、デバイス５９の
ソースとデバイス６７のドレインとに接続されたゲート
と、ＶSSに接続されたドレインとを有している。なお、
デバイス６７のドレインは全差動フォロワ１０のＶ+ 出
力を形成する。ＮＭＯＳデバイス５４は、ＶDDに接続さ
れたドレインと、前述のように接続されたゲートとソー
スとを有している。
【００１８】ＰＭＯＳデバイス５５は、前述のように接
続されたソースと、全差動フォロワ１０のＶ+ 入力を形
成するゲートと、デバイス５７と６３とのそれぞれのド
レインに接続された、またデバイス６１のソースに接続
されたドレインとを有している。ＰＭＯＳデバイス５６
は、前述のように接続されたソースと、全差動フォロワ
１０のＶ- 入力を形成するゲートと、デバイス５８と６
２とのそれぞれのドレインに接続された、またデバイス
６０のソースに接続されたドレインとを有している。Ｐ
ＭＯＳデバイス５７は、前述のように接続されたソース
と、ゲートとドレインとを有している。ＰＭＯＳデバイ
ス５８は、前述のように接続されたソースと、ゲート
と、ドレインとを有している。ＮＭＯＳデバイス５９
は、ＶDDに接続されたドレインと、前述のように接続さ
れたゲートとソースとを有している。
続されたソースと、全差動フォロワ１０のＶ+ 入力を形
成するゲートと、デバイス５７と６３とのそれぞれのド
レインに接続された、またデバイス６１のソースに接続
されたドレインとを有している。ＰＭＯＳデバイス５６
は、前述のように接続されたソースと、全差動フォロワ
１０のＶ- 入力を形成するゲートと、デバイス５８と６
２とのそれぞれのドレインに接続された、またデバイス
６０のソースに接続されたドレインとを有している。Ｐ
ＭＯＳデバイス５７は、前述のように接続されたソース
と、ゲートとドレインとを有している。ＰＭＯＳデバイ
ス５８は、前述のように接続されたソースと、ゲート
と、ドレインとを有している。ＮＭＯＳデバイス５９
は、ＶDDに接続されたドレインと、前述のように接続さ
れたゲートとソースとを有している。
【００１９】ＮＭＯＳデバイス６０は、前述のように接
続されたドレインとソースと、（図５に関して以下説明
する）バイアス回路によりノードＩにおいてドライブさ
れ、かつデバイス６１のゲートに接続されているゲート
とを有している。ＮＭＯＳデバイス６１は、前述のよう
に接続されたドレインとゲートとソースとを有してい
る。ＮＭＯＳデバイス６２は、前述のように接続された
ドレインと、デバイス６３のゲートとデバイス６４のド
レインとに接続されたゲートと、ＶSSに接続されたソー
スとを有している。ＮＭＯＳデバイス６３は、前述のよ
うに接続されたドレインとゲートと、ＶSSに接続された
ソースとを有している。ＮＭＯＳデバイス６４は、前述
のように接続されたドレインとゲートと、Ｖssに接続さ
れたソースとを有している。ＮＭＯＳデバイス６５は、
前述のように接続されたドレインとゲートと、ＶSSに接
続されたソースとを有している。ＮＭＯＳデバイス６６
は、前述のように接続されたドレインと、（図５に関し
て以下説明する）バイアス回路によりノードＪにおいて
ドライブされるゲートと、ＶSSに接続されたソースとを
有している。ＮＭＯＳデバイス６７は、前述のように接
続されたドレインと、（図５に関して以下説明する）バ
イアス回路によりノードＪにおいてドライブされるゲー
トと、ＶSSに接続されたソースとを有している。
続されたドレインとソースと、（図５に関して以下説明
する）バイアス回路によりノードＩにおいてドライブさ
れ、かつデバイス６１のゲートに接続されているゲート
とを有している。ＮＭＯＳデバイス６１は、前述のよう
に接続されたドレインとゲートとソースとを有してい
る。ＮＭＯＳデバイス６２は、前述のように接続された
ドレインと、デバイス６３のゲートとデバイス６４のド
レインとに接続されたゲートと、ＶSSに接続されたソー
スとを有している。ＮＭＯＳデバイス６３は、前述のよ
うに接続されたドレインとゲートと、ＶSSに接続された
ソースとを有している。ＮＭＯＳデバイス６４は、前述
のように接続されたドレインとゲートと、Ｖssに接続さ
れたソースとを有している。ＮＭＯＳデバイス６５は、
前述のように接続されたドレインとゲートと、ＶSSに接
続されたソースとを有している。ＮＭＯＳデバイス６６
は、前述のように接続されたドレインと、（図５に関し
て以下説明する）バイアス回路によりノードＪにおいて
ドライブされるゲートと、ＶSSに接続されたソースとを
有している。ＮＭＯＳデバイス６７は、前述のように接
続されたドレインと、（図５に関して以下説明する）バ
イアス回路によりノードＪにおいてドライブされるゲー
トと、ＶSSに接続されたソースとを有している。
【００２０】動作時、ＭＯＳデバイス５５，５６，５７
および５８は全差動フォロワ１０への４つの差動入力を
構成する。トランジスタ対５７，５８への入力は、ノー
ドＡとＢとにおいてカスコード段の差動出力に接続さ
れ、負のフィードバックループを形成する。この構成
は、全差動フォロワ１０が単一利得を達成するようにし
うる差動モードフィードバックを提供するので、本発明
の重要な部分を形成する。トランジスタ５５，５６への
入力はカスコードされてトランジスタ対６０，６１を介
して出力される。トランジスタ対４３，４４および５
０，５１は、電流源を形成し、該電流源はカスコードさ
れて高出力インピーダンスを得るようにされる。
および５８は全差動フォロワ１０への４つの差動入力を
構成する。トランジスタ対５７，５８への入力は、ノー
ドＡとＢとにおいてカスコード段の差動出力に接続さ
れ、負のフィードバックループを形成する。この構成
は、全差動フォロワ１０が単一利得を達成するようにし
うる差動モードフィードバックを提供するので、本発明
の重要な部分を形成する。トランジスタ５５，５６への
入力はカスコードされてトランジスタ対６０，６１を介
して出力される。トランジスタ対４３，４４および５
０，５１は、電流源を形成し、該電流源はカスコードさ
れて高出力インピーダンスを得るようにされる。
【００２１】ソースフォロワはドライブ能力を向上させ
るバッファとして使用される。トランジスタ５４，５９
はＮＭＯＳソースフォロワを形成し、一方トランジスタ
５２，５３はＰＭＯＳソースフォロワを形成する。ＰＭ
ＯＳがＮＭＯＳに後続する２つのソースフォロワは供給
範囲の中間においてコモンモードを保持する。
るバッファとして使用される。トランジスタ５４，５９
はＮＭＯＳソースフォロワを形成し、一方トランジスタ
５２，５３はＰＭＯＳソースフォロワを形成する。ＰＭ
ＯＳがＮＭＯＳに後続する２つのソースフォロワは供給
範囲の中間においてコモンモードを保持する。
【００２２】デバイス４７，４８および４９は、適正な
出力コモンモード電圧を設定するコモンモードのフィー
ドバックを形成する。このフィードバックにより、トラ
ンジスタ４９のゲート入力レベルに、全差動フォロワ１
０に対するコモンモードの出力レベルが強制的に合わさ
れる。
出力コモンモード電圧を設定するコモンモードのフィー
ドバックを形成する。このフィードバックにより、トラ
ンジスタ４９のゲート入力レベルに、全差動フォロワ１
０に対するコモンモードの出力レベルが強制的に合わさ
れる。
【００２３】図４には、全てのＭＯＳ論理素子を用いて
得ることのできるものより高い速度を達成するためにバ
イポーラ論理素子を用いて設計された全差動フォロワ１
０の好適実施例の回路図が示されている。図３に示す設
計と同様に、図４の回路は単一のチップに、あるいは他
の機能を含むより大きいチップの一部として集積化でき
る。ＰＭＯＳデバイス７１は、ＶDDに接続されたソース
と、デバイス７２のゲートに接続されたゲートと、デバ
イス８１と８２とのそれぞれのソースに接続されたドレ
インとを有している。ＰＭＯＳデバイス７２は、ＶDDに
接続されたソースと、前述のように接続されたゲート
と、デバイス８３と８４とのそれぞれのソースに接続さ
れたドレインとを有している。バイポーラＰＮＰデバイ
ス７３は、抵抗を介してＶDDに接続されたエミッタと、
デバイス７４のベースに接続されたベースと、コレクタ
とを有している。該コレクタは、デバイス８３のゲート
と、デバイス７５のベースと、コンデンサを介して接地
とに接続されている。バイポーラＰＮＰデバイス７４
は、抵抗を介してＶDDに接続されたエミッタと、前述の
ように接続されたベースと、コレクタとを有している。
該コレクタは、デバイス８４のゲートと、デバイス８７
のベースと、コンデンサを介して接地とに接続されてい
る。バイポーラＮＰＮデバイス７５は、デバイス７６の
コレクタと、抵抗を介してＶDDとに接続されたコレクタ
と、前述のように接続されたベースと、エミッタとを有
している。該エミッタは、デバイス７６のエミッタと、
デバイス７７と７８とのそれぞれのベースと、デバイス
９１と９２とのそれぞれのコレクタとに接続され、かつ
全差動フォロワ１０のＶ- 出力を形成する。バイポーラ
ＮＰＮデバイス７６は、前述のように接続されたコレク
タと、ベースと、エミッタとを有している。バイポーラ
ＮＰＮデバイス７７は、デバイス７８のコレクタに、か
つ抵抗を介してＶDDとに接続されたコレクタと、前述の
ように接続されたベースと、エミッタとを有している。
該エミッタは、デバイス７８のエミッタに、かつ抵抗を
介してデバイス９３，９４，９５，９６，９７および９
８のベースと、デバイス９７および９８のコレクタと、
かつ第２の抵抗を介してデバイス７９，８０のエミッタ
に接続されている。バイポーラＮＰＮデバイス７８は前
述のように接続されたコレクタと、ベースと、エミッタ
とを有している。バイポーラＮＰＮデバイス７９は、デ
バイス８０のコレクタに、かつ抵抗を介してＶDDに接続
されたコレクタと、ベースと、前述のように接続された
エミッタとを有している。バイポーラＮＰＮデバイス８
０は、前述のように接続されたコレクタとエミッタと、
ベースとを有している。該ベースは、デバイス８７と８
８とのそれぞれのエミッタとデバイス８９と９０とのそ
れぞれのコレクタとに接続され、かつ全差動フォロワ１
０のＶ+ 出力を形成する。
得ることのできるものより高い速度を達成するためにバ
イポーラ論理素子を用いて設計された全差動フォロワ１
０の好適実施例の回路図が示されている。図３に示す設
計と同様に、図４の回路は単一のチップに、あるいは他
の機能を含むより大きいチップの一部として集積化でき
る。ＰＭＯＳデバイス７１は、ＶDDに接続されたソース
と、デバイス７２のゲートに接続されたゲートと、デバ
イス８１と８２とのそれぞれのソースに接続されたドレ
インとを有している。ＰＭＯＳデバイス７２は、ＶDDに
接続されたソースと、前述のように接続されたゲート
と、デバイス８３と８４とのそれぞれのソースに接続さ
れたドレインとを有している。バイポーラＰＮＰデバイ
ス７３は、抵抗を介してＶDDに接続されたエミッタと、
デバイス７４のベースに接続されたベースと、コレクタ
とを有している。該コレクタは、デバイス８３のゲート
と、デバイス７５のベースと、コンデンサを介して接地
とに接続されている。バイポーラＰＮＰデバイス７４
は、抵抗を介してＶDDに接続されたエミッタと、前述の
ように接続されたベースと、コレクタとを有している。
該コレクタは、デバイス８４のゲートと、デバイス８７
のベースと、コンデンサを介して接地とに接続されてい
る。バイポーラＮＰＮデバイス７５は、デバイス７６の
コレクタと、抵抗を介してＶDDとに接続されたコレクタ
と、前述のように接続されたベースと、エミッタとを有
している。該エミッタは、デバイス７６のエミッタと、
デバイス７７と７８とのそれぞれのベースと、デバイス
９１と９２とのそれぞれのコレクタとに接続され、かつ
全差動フォロワ１０のＶ- 出力を形成する。バイポーラ
ＮＰＮデバイス７６は、前述のように接続されたコレク
タと、ベースと、エミッタとを有している。バイポーラ
ＮＰＮデバイス７７は、デバイス７８のコレクタに、か
つ抵抗を介してＶDDとに接続されたコレクタと、前述の
ように接続されたベースと、エミッタとを有している。
該エミッタは、デバイス７８のエミッタに、かつ抵抗を
介してデバイス９３，９４，９５，９６，９７および９
８のベースと、デバイス９７および９８のコレクタと、
かつ第２の抵抗を介してデバイス７９，８０のエミッタ
に接続されている。バイポーラＮＰＮデバイス７８は前
述のように接続されたコレクタと、ベースと、エミッタ
とを有している。バイポーラＮＰＮデバイス７９は、デ
バイス８０のコレクタに、かつ抵抗を介してＶDDに接続
されたコレクタと、ベースと、前述のように接続された
エミッタとを有している。バイポーラＮＰＮデバイス８
０は、前述のように接続されたコレクタとエミッタと、
ベースとを有している。該ベースは、デバイス８７と８
８とのそれぞれのエミッタとデバイス８９と９０とのそ
れぞれのコレクタとに接続され、かつ全差動フォロワ１
０のＶ+ 出力を形成する。
【００２４】ＰＭＯＳデバイス８１は、前述のように接
続されたソースと、全差動フォロワ１０のＶ+ 入力を形
成するゲートと、デバイス８３のドレインおよびデバイ
ス９３と９４とのそれぞれのコレクタとに接続されたド
レインとを有している。ＰＭＯＳデバイス８２は、前述
のように接続されたソースと、全差動フォロワ１０のＶ
- 入力を形成するゲートと、デバイス８４のドレインお
よびデバイス９５と９６とのそれぞれのコレクタとに接
続されたドレインとを有している。ＰＭＯＳデバイス８
３は、前述のように接続されたソースとゲートとドレイ
ンとを有している。ＰＭＯＳデバイス８４は、前述のよ
うに接続されたソースとゲートとドレインとを有してい
る。
続されたソースと、全差動フォロワ１０のＶ+ 入力を形
成するゲートと、デバイス８３のドレインおよびデバイ
ス９３と９４とのそれぞれのコレクタとに接続されたド
レインとを有している。ＰＭＯＳデバイス８２は、前述
のように接続されたソースと、全差動フォロワ１０のＶ
- 入力を形成するゲートと、デバイス８４のドレインお
よびデバイス９５と９６とのそれぞれのコレクタとに接
続されたドレインとを有している。ＰＭＯＳデバイス８
３は、前述のように接続されたソースとゲートとドレイ
ンとを有している。ＰＭＯＳデバイス８４は、前述のよ
うに接続されたソースとゲートとドレインとを有してい
る。
【００２５】バイポーラＮＰＮデバイス８７は、前述の
ように接続されたベースとエミッタと、デバイス８８の
コレクタに、かつ抵抗を介してＶDDに接続されているコ
レクタとを有している。バイポーラＮＰＮデバイス８８
は、前述のように接続されたコレクタとベースとエミッ
タとを有している。バイポーラＮＰＮデバイス８９は、
前述のように接続されたコレクタと、デバイス９０，９
１および９２のそれぞれのベースに接続されたベース
と、デバイス９０のエミッタに、かつ抵抗を介してＶSS
に接続されたエミッタとを有している。バイポーラＮＰ
Ｎデバイス９０は、前述のように接続されたコレクタと
ベースとエミッタとを有している。バイポーラＮＰＮデ
バイス９１は、前述のように接続されたコレクタとベー
スと、デバイス９２のエミッタに、かつ抵抗を介してＶ
SSに接続されたエミッタとを有している。バイポーラＮ
ＰＮデバイス９２は、前述のように接続されたコレクタ
とベースとエミッタとを有している。
ように接続されたベースとエミッタと、デバイス８８の
コレクタに、かつ抵抗を介してＶDDに接続されているコ
レクタとを有している。バイポーラＮＰＮデバイス８８
は、前述のように接続されたコレクタとベースとエミッ
タとを有している。バイポーラＮＰＮデバイス８９は、
前述のように接続されたコレクタと、デバイス９０，９
１および９２のそれぞれのベースに接続されたベース
と、デバイス９０のエミッタに、かつ抵抗を介してＶSS
に接続されたエミッタとを有している。バイポーラＮＰ
Ｎデバイス９０は、前述のように接続されたコレクタと
ベースとエミッタとを有している。バイポーラＮＰＮデ
バイス９１は、前述のように接続されたコレクタとベー
スと、デバイス９２のエミッタに、かつ抵抗を介してＶ
SSに接続されたエミッタとを有している。バイポーラＮ
ＰＮデバイス９２は、前述のように接続されたコレクタ
とベースとエミッタとを有している。
【００２６】バイポーラＮＰＮデバイス９３は、前述の
ように接続されたコレクタとベースと、デバイス９４の
エミッタに、かつ抵抗を介してＶSSに接続されたエミッ
タとを有している。バイポーラＮＰＮデバイス９４は、
前述のように接続されたコレクタとベースとエミッタと
を有している。バイポーラＮＰＮデバイス９５は、前述
のように接続されたコレクタとベースと、デバイス９６
のエミッタに、かつ抵抗を介してＶSSに接続されたエミ
ッタとを有している。バイポーラＮＰＮのデバイス９６
は、前述のように接続されたコレクタと、ベースと、エ
ミッタとを有している。バイポーラＮＰＮデバイス９７
は、前述のように接続されたコレクタとベースと、デバ
イス９８のエミッタに、かつ抵抗を介してＶSSに接続さ
れたエミッタとを有している。バイポーラデバイス９８
は、前述のように接続されたコレクタとベースとエミッ
タとを有している。
ように接続されたコレクタとベースと、デバイス９４の
エミッタに、かつ抵抗を介してＶSSに接続されたエミッ
タとを有している。バイポーラＮＰＮデバイス９４は、
前述のように接続されたコレクタとベースとエミッタと
を有している。バイポーラＮＰＮデバイス９５は、前述
のように接続されたコレクタとベースと、デバイス９６
のエミッタに、かつ抵抗を介してＶSSに接続されたエミ
ッタとを有している。バイポーラＮＰＮのデバイス９６
は、前述のように接続されたコレクタと、ベースと、エ
ミッタとを有している。バイポーラＮＰＮデバイス９７
は、前述のように接続されたコレクタとベースと、デバ
イス９８のエミッタに、かつ抵抗を介してＶSSに接続さ
れたエミッタとを有している。バイポーラデバイス９８
は、前述のように接続されたコレクタとベースとエミッ
タとを有している。
【００２７】動作時、ＭＯＳ対８１，８２および８３，
８４は全差動フォロワ１０への４つの入力を構成する。
高入力インピーダンスをつくるためにバイポーラデバイ
スよりむしろＭＯＳデバイスが用いられる。これにより
ノードＥとＦとにおいてキャパシタンスと関連する最初
の非主極の周波数が上げられる（演算増幅器の帯域幅が
増大する）。ＰＮＰトランジスタの高出力インピーダン
スがノードＣとＤとにおいて十分なゲインを提供し、か
つ単一の対がカスコード配列に対して改良された（より
小さい）出力スイングを提供するので、カスコードされ
た電流源は単一のバイポーラ対７３，７４によって代替
される。さらに、ＰＮＰデバイスをカスコード化するこ
とにより図４による回路によりさらに高い利得およびよ
り小さい出力スイングを達成しうることが注目される。
８４は全差動フォロワ１０への４つの入力を構成する。
高入力インピーダンスをつくるためにバイポーラデバイ
スよりむしろＭＯＳデバイスが用いられる。これにより
ノードＥとＦとにおいてキャパシタンスと関連する最初
の非主極の周波数が上げられる（演算増幅器の帯域幅が
増大する）。ＰＮＰトランジスタの高出力インピーダン
スがノードＣとＤとにおいて十分なゲインを提供し、か
つ単一の対がカスコード配列に対して改良された（より
小さい）出力スイングを提供するので、カスコードされ
た電流源は単一のバイポーラ対７３，７４によって代替
される。さらに、ＰＮＰデバイスをカスコード化するこ
とにより図４による回路によりさらに高い利得およびよ
り小さい出力スイングを達成しうることが注目される。
【００２８】ＮＰＮエミッタフォロワがＭＯＳソースフ
ォロワより良好なドライブ能力を有しているので、ＮＰ
Ｎエミッタフォロワ７５，７６および８７，８８並びに
８９，９０および９１，９２が使用される。デバイスは
電流を処理するために並列化されている。コモンモード
フィードバックが、ダイオード接続の対９７，９８と関
連した差動対７７，７８および７９，８０により提供さ
れる。バイポーラフィードバックは、はるかに速いコモ
ンモード速度を提供する。最後に、バイポーラトランジ
スタは正確なターンオン電圧ＶBEを有しているので何ら
外部の基準は必要とされない。
ォロワより良好なドライブ能力を有しているので、ＮＰ
Ｎエミッタフォロワ７５，７６および８７，８８並びに
８９，９０および９１，９２が使用される。デバイスは
電流を処理するために並列化されている。コモンモード
フィードバックが、ダイオード接続の対９７，９８と関
連した差動対７７，７８および７９，８０により提供さ
れる。バイポーラフィードバックは、はるかに速いコモ
ンモード速度を提供する。最後に、バイポーラトランジ
スタは正確なターンオン電圧ＶBEを有しているので何ら
外部の基準は必要とされない。
【００２９】図５には、本発明の好適実施例と共に使用
するように構成されたバイアス回路の回路図が示されて
いる。ＰＭＯＳデバイス１１１は、ＶDDに接続されたソ
ースと、相互に接続されているゲートとドレインとを有
している。該ゲートとドレインとは、デバイス１１２と
１１３のそれぞれのゲートと、デバイス１１４のソース
と、ノードＧとに接続されている。ＰＭＯＳデバイス１
１１は、前述のように図３に示すデバイスにドライブ電
流を提供する。ＰＭＯＳデバイス１１２は、ＶDDに接続
されたソースと、前述のように接続されたゲートと、デ
バイス１１５のソースとノードＨとに接続されたドレイ
ンを有し、前述のように図３に示すデバイスにドライブ
電流を提供する。ＰＭＯＳデバイス１１３は、ＶDDに接
続されたソースと、前述のように接続されたゲートと、
デバイス１１６のドレインと、デバイス１１６と１１７
とのそれぞれのゲートとに接続されたドレインとを有し
ている。ＰＭＯＳデバイス１１４は、前述のように接続
されたソースと、デバイス１１５のゲートおよびデバイ
ス１１８のドレインに接続され、かつ相互に接続されて
いるゲートとドレインとを有している。ＰＭＯＳデバイ
ス１１５は、前述のように接続されたソースとゲート
と、デバイス１１９のドレインとゲートに、かつノード
Ｊに接続されたドレインとを有し、前述のように図３で
示すデバイスへのドライブ電流を提供する。
するように構成されたバイアス回路の回路図が示されて
いる。ＰＭＯＳデバイス１１１は、ＶDDに接続されたソ
ースと、相互に接続されているゲートとドレインとを有
している。該ゲートとドレインとは、デバイス１１２と
１１３のそれぞれのゲートと、デバイス１１４のソース
と、ノードＧとに接続されている。ＰＭＯＳデバイス１
１１は、前述のように図３に示すデバイスにドライブ電
流を提供する。ＰＭＯＳデバイス１１２は、ＶDDに接続
されたソースと、前述のように接続されたゲートと、デ
バイス１１５のソースとノードＨとに接続されたドレイ
ンを有し、前述のように図３に示すデバイスにドライブ
電流を提供する。ＰＭＯＳデバイス１１３は、ＶDDに接
続されたソースと、前述のように接続されたゲートと、
デバイス１１６のドレインと、デバイス１１６と１１７
とのそれぞれのゲートとに接続されたドレインとを有し
ている。ＰＭＯＳデバイス１１４は、前述のように接続
されたソースと、デバイス１１５のゲートおよびデバイ
ス１１８のドレインに接続され、かつ相互に接続されて
いるゲートとドレインとを有している。ＰＭＯＳデバイ
ス１１５は、前述のように接続されたソースとゲート
と、デバイス１１９のドレインとゲートに、かつノード
Ｊに接続されたドレインとを有し、前述のように図３で
示すデバイスへのドライブ電流を提供する。
【００３０】ＮＭＯＳデバイス１１６は、前述のように
接続されたドレインとゲートと、デバイス１２０のドレ
インとデバイス１２０と１２１とのそれぞれのゲートと
に接続されたソースとを有している。ＮＭＯＳデバイス
１１７は、ＶDDに接続されたドレインと、前述のように
接続されたゲートと、デバイス１２１のドレインとノー
ドＩとに接続されたソースとを有し、前述のように図３
に示すデバイスにドライブ電流を提供する。ＮＭＯＳデ
バイス１１８は、前述のように接続されたドレインと、
基準電圧ＶREF に接続されたゲートと、ＶSSに接続され
たソースとを有している。ＮＭＯＳデバイス１１９は、
前述のように接続されたドレインとゲートと、ＶSSに接
続されたソースとを有している。ＮＭＯＳデバイス１２
０は前述のように接続されたドレインとゲートと、ＶSS
に接続されたソースとを有している。ＮＭＯＳデバイス
１２１は、前述のように接続されたドレインとゲート
と、ＶSSに接続されたソースとを有している。
接続されたドレインとゲートと、デバイス１２０のドレ
インとデバイス１２０と１２１とのそれぞれのゲートと
に接続されたソースとを有している。ＮＭＯＳデバイス
１１７は、ＶDDに接続されたドレインと、前述のように
接続されたゲートと、デバイス１２１のドレインとノー
ドＩとに接続されたソースとを有し、前述のように図３
に示すデバイスにドライブ電流を提供する。ＮＭＯＳデ
バイス１１８は、前述のように接続されたドレインと、
基準電圧ＶREF に接続されたゲートと、ＶSSに接続され
たソースとを有している。ＮＭＯＳデバイス１１９は、
前述のように接続されたドレインとゲートと、ＶSSに接
続されたソースとを有している。ＮＭＯＳデバイス１２
０は前述のように接続されたドレインとゲートと、ＶSS
に接続されたソースとを有している。ＮＭＯＳデバイス
１２１は、前述のように接続されたドレインとゲート
と、ＶSSに接続されたソースとを有している。
【００３１】動作時、ＶREF が、トランジスタ１１８の
ゲートに付与され、トランジスタ１１１，１１４および
１１８を介して電流を設定する。電流はトランジスタ１
１２，１１３および１１５を介してミラー（ｍｉｒｒｏ
ｒ）される。トランジスタ１１３を通る電流の方はトラ
ンジスタ１１６，１１７，１２０および１２１を介して
ミラーされる。全てのデバイスは、無限に近い入力イン
ピーダンスがそれによって提供されるためＭＯＳであ
る。
ゲートに付与され、トランジスタ１１１，１１４および
１１８を介して電流を設定する。電流はトランジスタ１
１２，１１３および１１５を介してミラー（ｍｉｒｒｏ
ｒ）される。トランジスタ１１３を通る電流の方はトラ
ンジスタ１１６，１１７，１２０および１２１を介して
ミラーされる。全てのデバイスは、無限に近い入力イン
ピーダンスがそれによって提供されるためＭＯＳであ
る。
【００３２】図６は、本発明に対する適用を示す、４次
のサレン・キーの低域通過ろ波器の概略図である。ろ波
器は、カスコード接続されたバイカッド（ｂｉｑｕａ
ｄ）低域通過ろ波器１２５，１２６を含み、各バイカッ
ドは、本発明による全差動単一利得バッファ（１２７，
１２８）によって実現される。全差動バッファ１２７，
１２８に結合されたバイカッド１２５，１２６を形成
し、かつ所与の周波数応答性を有するろ波器を作るに必
要な特定の抵抗とキャパシタンス値とを提供する抵抗と
コンデンサとの接続は、電子フィルタ技術分野の専門家
には周知の事項であって、そのため本明細書では詳細に
は説明しない。図６の重要な局面は、本発明に関連の高
速性とノイズに対する免疫性とを有利に利用して、従来
技術によって構成した対応のろ波器に対して速度、ノイ
ズに対する免疫性、面積および電力要件が向上したろ波
器を形成する適用例を提供することである。
のサレン・キーの低域通過ろ波器の概略図である。ろ波
器は、カスコード接続されたバイカッド（ｂｉｑｕａ
ｄ）低域通過ろ波器１２５，１２６を含み、各バイカッ
ドは、本発明による全差動単一利得バッファ（１２７，
１２８）によって実現される。全差動バッファ１２７，
１２８に結合されたバイカッド１２５，１２６を形成
し、かつ所与の周波数応答性を有するろ波器を作るに必
要な特定の抵抗とキャパシタンス値とを提供する抵抗と
コンデンサとの接続は、電子フィルタ技術分野の専門家
には周知の事項であって、そのため本明細書では詳細に
は説明しない。図６の重要な局面は、本発明に関連の高
速性とノイズに対する免疫性とを有利に利用して、従来
技術によって構成した対応のろ波器に対して速度、ノイ
ズに対する免疫性、面積および電力要件が向上したろ波
器を形成する適用例を提供することである。
【００３３】図７には、本発明の別の適用例を示す、デ
ータ記憶装置に対するデータチャンネル電子装置の一部
を形成する部分応答最尤（ＰＲＭＬ）回路１４０のブロ
ック図が示されている（即ち、全差動フォロワを採用し
たデータチャンネルの構成が示されている。）。ＰＲＭ
Ｌ回路１４０は、低域通過ろ波器１４１、電圧利得増幅
１４２、低域通過ろ波器１４３、アナログマルチプレク
サ１４４、アナログ−デジタル変換器１４５、デジタル
信号プロセッサ１４６、デジタル−アナログ変換器１４
７、電圧制御発振器１４８、およびデジタル−アナログ
変換器１４９を含む。
ータ記憶装置に対するデータチャンネル電子装置の一部
を形成する部分応答最尤（ＰＲＭＬ）回路１４０のブロ
ック図が示されている（即ち、全差動フォロワを採用し
たデータチャンネルの構成が示されている。）。ＰＲＭ
Ｌ回路１４０は、低域通過ろ波器１４１、電圧利得増幅
１４２、低域通過ろ波器１４３、アナログマルチプレク
サ１４４、アナログ−デジタル変換器１４５、デジタル
信号プロセッサ１４６、デジタル−アナログ変換器１４
７、電圧制御発振器１４８、およびデジタル−アナログ
変換器１４９を含む。
【００３４】動作時、情報記憶ディスクから受け取った
アナログサーボ信号あるいはサーボクロックは、図６に
示すサレン・キー設計あるいは当該技術分野で公知の数
多くの他の設計とによって実行しうる低域通過ろ波器１
４１を通される。低域通過ろ波器１４１は、本発明によ
る１つ以上の全差動フォロワを含むことによって本発明
に関連した高周波数能力とノイズ阻止性とを達成する。
アナログサーボ信号あるいはサーボクロックは、図６に
示すサレン・キー設計あるいは当該技術分野で公知の数
多くの他の設計とによって実行しうる低域通過ろ波器１
４１を通される。低域通過ろ波器１４１は、本発明によ
る１つ以上の全差動フォロワを含むことによって本発明
に関連した高周波数能力とノイズ阻止性とを達成する。
【００３５】専用サーボディスクファイルの場合のユー
ザデータと、セクターサーボディスクファイルの場合の
ユーザデータあるいはサーボ情報とからなるアナログア
クチュエータ信号は、情報記憶ディスクと関連したデー
タアクセスアクチュエータから受け取られ、かつ電圧利
得増幅１４２を通され、そこで後続の処理に適したレベ
ルまで増幅される。増幅された信号は、次に低域通過ろ
波器１４３を通り、このろ波器は、低域通過ろ波器１４
１と同様に少なくとも１つの、本発明により構成された
全差動フォロワを含んでいる。次に低域通過ろ波器１４
３からのろ波された出力は、低域通過ろ波器１４１から
のろ波された出力とマルチプレクサ１４４において多重
化される。加算ノード１４４での結果的な出力は、アナ
ログ−デジタル変換器１４５により等価のデジタルに変
換され、デジタル情報はデジタル信号プロセッサ１４６
により事後ろ波され、そのときろ波されたデジタル情報
が有限インパルスレスポンスフィルタを有する外部回路
に出力される。
ザデータと、セクターサーボディスクファイルの場合の
ユーザデータあるいはサーボ情報とからなるアナログア
クチュエータ信号は、情報記憶ディスクと関連したデー
タアクセスアクチュエータから受け取られ、かつ電圧利
得増幅１４２を通され、そこで後続の処理に適したレベ
ルまで増幅される。増幅された信号は、次に低域通過ろ
波器１４３を通り、このろ波器は、低域通過ろ波器１４
１と同様に少なくとも１つの、本発明により構成された
全差動フォロワを含んでいる。次に低域通過ろ波器１４
３からのろ波された出力は、低域通過ろ波器１４１から
のろ波された出力とマルチプレクサ１４４において多重
化される。加算ノード１４４での結果的な出力は、アナ
ログ−デジタル変換器１４５により等価のデジタルに変
換され、デジタル情報はデジタル信号プロセッサ１４６
により事後ろ波され、そのときろ波されたデジタル情報
が有限インパルスレスポンスフィルタを有する外部回路
に出力される。
【００３６】デジタル−アナログ変換器１４７は、デジ
タル信号プロセッサ１４６からのデジタル情報をその等
価なアナログでの情報に変換し、この信号を電圧制御発
振器１４８に提供し、該発振器の方はクロック信号をア
ナログ−デジタル変換器１４５へ提供する。デジタル−
アナログ変換器１４９は、デジタル信号プロセッサ１４
６からのデジタル情報をその等価のアナログ情報に変換
し、この信号をフィードバックとして電圧利得増幅器１
４２へ提供する。
タル信号プロセッサ１４６からのデジタル情報をその等
価なアナログでの情報に変換し、この信号を電圧制御発
振器１４８に提供し、該発振器の方はクロック信号をア
ナログ−デジタル変換器１４５へ提供する。デジタル−
アナログ変換器１４９は、デジタル信号プロセッサ１４
６からのデジタル情報をその等価のアナログ情報に変換
し、この信号をフィードバックとして電圧利得増幅器１
４２へ提供する。
【００３７】図８には、本発明の別の適用例を示す、デ
ータ記録装置のサーボチャンネル制御電子装置の一部を
形成するデジタル積分化（ｉｎｔｅｇｒａｔｅｄ）位置
誤差信号（ＰＥＳ）回路１５０のブロック線が示されて
いる（即ち、全差動フォロワを採用したサーボチャンネ
ルの構成が示されている。）。デジタル積分化ＰＥＳ回
路１５０は、電圧利得増幅器１５１、低域通過ろ波器１
５２、デジタル位置誤差信号回路１５３、復調回路１５
４、自動利得制御ろ波回路１５５、デジタル−アナログ
変換器１５６、積分器１５７、およびサーボ位相ロック
ドループ１５８を含んでいる。
ータ記録装置のサーボチャンネル制御電子装置の一部を
形成するデジタル積分化（ｉｎｔｅｇｒａｔｅｄ）位置
誤差信号（ＰＥＳ）回路１５０のブロック線が示されて
いる（即ち、全差動フォロワを採用したサーボチャンネ
ルの構成が示されている。）。デジタル積分化ＰＥＳ回
路１５０は、電圧利得増幅器１５１、低域通過ろ波器１
５２、デジタル位置誤差信号回路１５３、復調回路１５
４、自動利得制御ろ波回路１５５、デジタル−アナログ
変換器１５６、積分器１５７、およびサーボ位相ロック
ドループ１５８を含んでいる。
【００３８】動作時、情報記憶ディスクと関連したデー
タアクセスアクチュエータから受け取られたアナログア
クチュエータ位置信号は、電圧利得増幅器１５１を通さ
れ、そこで次に処理するに適したレベルまで増幅され
る。次いで、増幅された信号は低域通過ろ波器１５２を
通る。該ろ波器は、低域通過ろ波器１４１，１４３と同
様に、少なくとも１つの、本発明により構成された全差
動フォロワを含む。低域通過ろ波器１５２からのろ波さ
れた出力は、デジタル位置誤差信号回路１５３を通り、
そこでデジタル化され、アクチュエータの実際の位置と
所望の位置との間の差を示す量に変換され、次いで外部
のデジタル・コプロセッサ（ＤＣＰ）へ出力される。
タアクセスアクチュエータから受け取られたアナログア
クチュエータ位置信号は、電圧利得増幅器１５１を通さ
れ、そこで次に処理するに適したレベルまで増幅され
る。次いで、増幅された信号は低域通過ろ波器１５２を
通る。該ろ波器は、低域通過ろ波器１４１，１４３と同
様に、少なくとも１つの、本発明により構成された全差
動フォロワを含む。低域通過ろ波器１５２からのろ波さ
れた出力は、デジタル位置誤差信号回路１５３を通り、
そこでデジタル化され、アクチュエータの実際の位置と
所望の位置との間の差を示す量に変換され、次いで外部
のデジタル・コプロセッサ（ＤＣＰ）へ出力される。
【００３９】また、低域通過ろ波器１５２からのろ波さ
れた出力は、復調回路１５４を通り、そこでアクチュエ
ータの位置信号がキャリヤから抽出される。また、低域
通過ろ波器１５２からのろ波された出力は、サーボ位相
ロックドループ１５８を通り、そこで周波数ロックさ
れ、次いで、自動利得制御データチャンネルおよびデジ
タル位置誤差信号回路（図示せず）のためのクロックへ
出力される。復調回路１５４の出力は、自動利得制御ル
ープフィルタ１５５を通り、そのろ波された出力は、デ
ジタル−アナログ変換器１５６によるＤＣＰ設定点から
アナログ形態への変換の後、ＤＣＰ設定点と組み合わさ
れる。アナログ信号曲線より下の領域は、積分器１５７
によって計算され、その結果は、デジタル位置誤差信号
を調整するのに追って使用されるために電圧利得増幅器
１５１へ送られる。
れた出力は、復調回路１５４を通り、そこでアクチュエ
ータの位置信号がキャリヤから抽出される。また、低域
通過ろ波器１５２からのろ波された出力は、サーボ位相
ロックドループ１５８を通り、そこで周波数ロックさ
れ、次いで、自動利得制御データチャンネルおよびデジ
タル位置誤差信号回路（図示せず）のためのクロックへ
出力される。復調回路１５４の出力は、自動利得制御ル
ープフィルタ１５５を通り、そのろ波された出力は、デ
ジタル−アナログ変換器１５６によるＤＣＰ設定点から
アナログ形態への変換の後、ＤＣＰ設定点と組み合わさ
れる。アナログ信号曲線より下の領域は、積分器１５７
によって計算され、その結果は、デジタル位置誤差信号
を調整するのに追って使用されるために電圧利得増幅器
１５１へ送られる。
【００４０】図９には、本発明の全差動フォロワを組み
入れたデータ記録装置１６０のブロック図が示されてい
る。情報記録装置１６０は、データチャンネル１４０、
サーボチャンネル１５０、ハウジング１６１、データヘ
ッド１６２、ディスク１６３、ドライブ装置１６４、音
声コイルモータ１６５、およびアクチュエータアーム１
６６を含む。動作時、本発明による少なくとも１つの全
差動フォロワを含むデータチャンネル１４０は、ユーザ
データを送りかつ受け取り、信号を提供して、データヘ
ッド１６２を介してディスク１６３からユーザデータを
読み取り、かつ該ディスク１６３に書き込む。本発明に
より構成された少なくとも１つの全差動フォロワを含む
サーボチャンネル１５０は、ヘッド１６２からサーボ信
号を受け取り、かつ音声コイルモータ１６５を介してア
クチュエータを制御して、アクチュエータアーム１６６
を駆動する。一方，ドライブ装置１６４は、一定速度で
ディスク１６３を回転させる。ハウジング１６１は、装
置全体を囲繞し、安定させ、かつ環境の影響から保護す
る。
入れたデータ記録装置１６０のブロック図が示されてい
る。情報記録装置１６０は、データチャンネル１４０、
サーボチャンネル１５０、ハウジング１６１、データヘ
ッド１６２、ディスク１６３、ドライブ装置１６４、音
声コイルモータ１６５、およびアクチュエータアーム１
６６を含む。動作時、本発明による少なくとも１つの全
差動フォロワを含むデータチャンネル１４０は、ユーザ
データを送りかつ受け取り、信号を提供して、データヘ
ッド１６２を介してディスク１６３からユーザデータを
読み取り、かつ該ディスク１６３に書き込む。本発明に
より構成された少なくとも１つの全差動フォロワを含む
サーボチャンネル１５０は、ヘッド１６２からサーボ信
号を受け取り、かつ音声コイルモータ１６５を介してア
クチュエータを制御して、アクチュエータアーム１６６
を駆動する。一方，ドライブ装置１６４は、一定速度で
ディスク１６３を回転させる。ハウジング１６１は、装
置全体を囲繞し、安定させ、かつ環境の影響から保護す
る。
【００４１】前述の好適実施例や適用について多くの変
形が可能であることは注目に値する。例えば、本発明が
実行される技術は、図３と図４とに示す好適実施例の二
実行例から証明されるように電力、速度、ノイズおよび
その他の要件に適合させるため容易に変更可能である。
ダイオード構成のＭＯＳデバイス６５に対するダイオー
ドのように回路の構成要素の機能的な等価物は代替させ
てもよい。図９に示す物理的レイアウトは、例えば、ハ
ウジングからデータチャンネルまたはサーボチャンネル
あるいはこれら両方を除去するように形態を変えること
ができる。サーボシステムは、専用のサーボ方法あるい
はセクタサーボ方法を実行することができる。アクチュ
エータ、ヘッドおよびディスクの数は限度なく変えるこ
とができる。さらに、本発明は、磁気および光学的ディ
スクシステム、テープ記憶システム、オーディオおよび
ビデオ回路、および高性能の低ノイズフォロワに対する
必要性のあるその他のいずれかのデバイスを含む広範囲
のデバイスに容易に適用可能である。
形が可能であることは注目に値する。例えば、本発明が
実行される技術は、図３と図４とに示す好適実施例の二
実行例から証明されるように電力、速度、ノイズおよび
その他の要件に適合させるため容易に変更可能である。
ダイオード構成のＭＯＳデバイス６５に対するダイオー
ドのように回路の構成要素の機能的な等価物は代替させ
てもよい。図９に示す物理的レイアウトは、例えば、ハ
ウジングからデータチャンネルまたはサーボチャンネル
あるいはこれら両方を除去するように形態を変えること
ができる。サーボシステムは、専用のサーボ方法あるい
はセクタサーボ方法を実行することができる。アクチュ
エータ、ヘッドおよびディスクの数は限度なく変えるこ
とができる。さらに、本発明は、磁気および光学的ディ
スクシステム、テープ記憶システム、オーディオおよび
ビデオ回路、および高性能の低ノイズフォロワに対する
必要性のあるその他のいずれかのデバイスを含む広範囲
のデバイスに容易に適用可能である。
【図１】本発明による全差動フォロワを示す概略図。
【図２】本発明による全差動フォロワを示すブロック
図。
図。
【図３】本発明の好適実施例による全差動フォロワを示
す回路図。
す回路図。
【図４】本発明の好適実施例の代替構成による全差動フ
ォロワを示す回路図。
ォロワを示す回路図。
【図５】本発明の好適実施例と共に使用するバイアス回
路を示す回路図。
路を示す回路図。
【図６】本発明の全差動フォロワに対する適用を形成す
るサレン・キーろ波器を示す概略図。
るサレン・キーろ波器を示す概略図。
【図７】本発明の全差動フォロワに対する適用を形成す
るデータ記憶装置のデータチャンネルを示すブロック
図。
るデータ記憶装置のデータチャンネルを示すブロック
図。
【図８】本発明による全差動フォロワに対する適用を形
成するデータ記録装置のサーボチャンネルを示すブロッ
ク図。
成するデータ記録装置のサーボチャンネルを示すブロッ
ク図。
【図９】本発明による全差動フォロワを組み入れたデー
タ記録装置を示すブロック図。
タ記録装置を示すブロック図。
１０ ：全差動単一利得増幅器（全差動フォロ
ワ） １２５，１２６：低域通過ろ波器 １２７，１２８：全差動単一利得バッファー １４１，１４３，１５２：低域通過ろ波器 １４２，１５１：電圧利得増幅器 １４４ ：アナログマルチプレクサ １４５ ：アナログ−デジタル変換器 １４６ ：デジタル信号プロセッサ １４７，１４９，１５６：デジタル−アナログ変換器 １４８ ：電圧制御発振器 １５０ ：位置誤差信号回路 １５３ ：デジタル位置信号回路 １５８ ：サーボ位相ロックドループ １６０ ：情報記録装置 １６１ ：ハウジング １６２ ：データヘッド １６３ ：ディスク １６４ ：ドライブ装置 １６５ ：音声コイルモータ １６６ ：アクチュエータアーム
ワ） １２５，１２６：低域通過ろ波器 １２７，１２８：全差動単一利得バッファー １４１，１４３，１５２：低域通過ろ波器 １４２，１５１：電圧利得増幅器 １４４ ：アナログマルチプレクサ １４５ ：アナログ−デジタル変換器 １４６ ：デジタル信号プロセッサ １４７，１４９，１５６：デジタル−アナログ変換器 １４８ ：電圧制御発振器 １５０ ：位置誤差信号回路 １５３ ：デジタル位置信号回路 １５８ ：サーボ位相ロックドループ １６０ ：情報記録装置 １６１ ：ハウジング １６２ ：データヘッド １６３ ：ディスク １６４ ：ドライブ装置 １６５ ：音声コイルモータ １６６ ：アクチュエータアーム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルーミイ・カーン アメリカ合衆国95051、カリフォルニア 州 サンタ・クララ、ハルフォード 1700番地、ナンバー 124 (72)発明者 チョーン・クァン・ウォン アメリカ合衆国95120、カリフォルニア 州 サン・ノゼ、クァイル・クリーク・ サークル 1158番地 (56)参考文献 特開 昭61−109309（ＪＰ，Ａ) 特開 昭62−217707（ＪＰ，Ａ) 実開 昭61−33520（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】１対の入力差動電圧を入力差動電流に変換
する入力差動相互コンダクタンス段と、 複数の入力を有し、該入力の電流の和に応じて和出力電
圧を発生するカスコード段と、 前記カスコード段からの前記和出力電圧を受け取り、該
和出力の差動モード成分を表すフィードバック電流を出
力するフィードバック差動相互コンダクタンス段と、前記カスコード段から前記和出力を受け取り、該出力に
応答して出力電圧を発生するバッファ手段を有する出力
バッファと、 前記出力バッファから前記出力電圧を受け取る入力、前
記出力バッファからの出力電圧に応答して前記出力電圧
のコモン・モード成分を電流の形態で表すコモン・モー
ド・フィードバック信号を発生する検出手段、及び前記
コモン・モード・フィードバック信号を出力する出力と
を有する出力コモン・モード検出段と、 を含み、 前記フィードバック電流、前記入力差動電流および前記
コモン・モード・フィードバック信号電流は前記カスコ
ード段の前記入力に印加されるようにした全差動ユニテ
ィ・ゲイン演算増幅器。 - 【請求項２】 カスコード関係で相互に接続された第１
と第２のバイカッドを設け、 前記第１と第２のバイカッドの少なくとも一方が全差動
ユニティ・ゲイン演算増幅器を含み、 前記全差動ユニ
ティ・ゲイン演算増幅器が、 １対の入力差動電圧を入力差動電流に変換する入力差動
相互コンダクタンス段と、 複数の入力を有し、該入力の電流の和に応じて和出力電
圧を発生するカスコード段と、 前記カスコード段からの前記和出力電圧を受け取り、該
和出力の差動モード成分を表すフィードバック電流を出
力するフィードバック差動相互コンダクタンス段と、前記カスコード段から前記和出力を受け取り、該出力に
応答して出力電圧を発生するバッファ手段を有する出力
バッファと、 前記出力バッファから前記出力電圧を受け取る入力、前
記出力バッファからの出力電圧に応答して前記出力電圧
のコモン・モード成分を電流の形態で表すコモン・モー
ド・フィードバック信号を発生する検出手段、及び前記
コモン・モード・フィードバック信号を出力する出力と
を有する出力コモン・モード検出段と、 を含み、 前記フィードバック電流、前記入力差動電流および前記
コモン・モード・フィードバック信号電流は前記カスコ
ード段の前記入力に印加されるようにした電子ろ波器。 - 【請求項３】 アナログサーボ信号を受け取り、かつろ
波する第１のろ波器と、 アナログのアクチュエータ位置信号を受け取り、かつ増
幅する電圧利得増幅器と、 該増幅されたアナログのアクチュエータ位置信号を受け
取り、かつろ波する第２のろ波器と、 前記第１のろ波器と第２のろ波器とに結合され、前記第
１と第２のろ波器のそれぞれの出力を受け取り、かつ加
算する加算手段とを設け、 前記第１のろ波器と前記第２のろ波器の少なくとも１つ
が全差動ユニティ・ゲイン演算増幅器を含み、該全差動
ユニティ・ゲイン増幅器が、 １対の入力差動電圧を入力差動電流に変換する入力差動
相互コンダクタンス段と、 複数の入力を有し、該入力の電流の和に応じて和出力電
圧を発生するカスコード段と、 前記カスコード段からの前記和出力電圧を受け取り、該
和出力の差動モード成分を表すフィードバック電流を出
力するフィードバック差動相互コンダクタンス段と、前記カスコード段から前記和出力を受け取り、該出力に
応答して出力電圧を発 生するバッファ手段を有する出力
バッファと、 前記出力バッファから前記出力電圧を受け取る入力、前
記出力バッファからの出力電圧に応答して前記出力電圧
のコモン・モード成分を電流の形態で表すコモン・モー
ド・フィードバック信号を発生する検出手段、及び前記
コモン・モード・フィードバック信号を出力する出力と
を有する出力コモン・モード検出段と、 を含み、 前記フィードバック電流、前記入力差動電流および前記
コモン・モード・フィードバック信号電流は前記カスコ
ード段の前記入力に印加されるようにした、データ記録
装置で使用するデータチャンネル。 - 【請求項４】 アナログのアクチュエータ位置信号を受
け取り、かつ増幅する電圧利得増幅器と、 前記増幅されたアナログのアクチュエータ位置信号を受
け取り、かつろ波するろ波器と、 前記ろ波器に結合され、前記アナログのアクチュエータ
位置信号を受け取り、かつそれからデジタルの位置誤差
信号を決定する誤差決定手段とを設け、 前記ろ波器が、少なくとも１つの全差動ユニティ・ゲイ
ン演算増幅器を含み、該全差動ユニティ・ゲイン演算増
幅器が、 １対の入力差動電圧を入力差動電流に変換する入力差動
相互コンダクタンス段と、 複数の入力を有し、該入力の電流の和に応じて和出力電
圧を発生するカスコード段と、 前記カスコード段からの前記和出力電圧を受け取り、該
和出力の差動モード成分を表すフィードバック電流を出
力するフィードバック差動相互コンダクタンス段と、前記カスコード段から前記和出力を受け取り、該出力に
応答して出力電圧を発生するバッファ手段を有する出力
バッファと、 前記出力バッファから前記出力電圧を受け取る入力、前
記出力バッファからの出力電圧に応答して前記出力電圧
のコモン・モード成分を電流の形態で表すコモン・モー
ド・フィードバック信号を発生する検出手段、及び前記
コモン・モード ・フィードバック信号を出力する出力と
を有する出力コモン・モード検出段と、 を含み、 前記フィードバック電流、前記入力差動電流および前記
コモン・モード・フィードバック信号電流は前記カスコ
ード段の前記入力に印加されるようにした、データ記録
装置で使用するサーボチャンネル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/676,904 US5117199A (en) | 1991-03-27 | 1991-03-27 | Fully differential follower using operational amplifier |
| US676904 | 1991-03-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329009A JPH04329009A (ja) | 1992-11-17 |
| JP2801103B2 true JP2801103B2 (ja) | 1998-09-21 |
Family
ID=24716498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011754A Expired - Lifetime JP2801103B2 (ja) | 1991-03-27 | 1992-01-27 | 全差動ユニティ・ゲイン演算増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5117199A (ja) |
| EP (1) | EP0510801A3 (ja) |
| JP (1) | JP2801103B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE69204655T2 (de) * | 1992-03-20 | 1996-02-22 | Sgs Thomson Microelectronics | Schaltungsanordnung zur Abhängigkeitsunterdrückung vom Temperatur und von Herstellungsvariabelen der Steilheit einer differentiellen Transkonduktanzstufe. |
| JP2648554B2 (ja) * | 1992-08-13 | 1997-09-03 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｐｒｍｌディスク駆動システムの非同期ゲイン調整方法および装置 |
| US5446396A (en) * | 1992-10-22 | 1995-08-29 | Advanced Micro Devices, Inc. | Voltage comparator with hysteresis |
| EP0639889B1 (en) * | 1993-08-19 | 1999-09-15 | Advanced Micro Devices, Inc. | Low voltage fully differential operational amplifiers |
| JP2725718B2 (ja) * | 1993-08-25 | 1998-03-11 | 日本電気株式会社 | 差動増幅器の同相帰還回路 |
| US5418492A (en) * | 1993-10-01 | 1995-05-23 | Industrial Technology Research Institute | Fully differential non-op-amp-based positive feedback BJT biquad filter |
| US5442318A (en) * | 1993-10-15 | 1995-08-15 | Hewlett Packard Corporation | Gain enhancement technique for operational amplifiers |
| US5604464A (en) * | 1995-07-07 | 1997-02-18 | Advanced Micro Devices, Inc. | Cascode operational amplifier with multiple input stage |
| JP3576702B2 (ja) * | 1996-06-12 | 2004-10-13 | 富士通株式会社 | 可変ハイパスフィルタ |
| KR100284024B1 (ko) * | 1997-07-29 | 2001-03-02 | 윤종용 | 저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로 |
| TW468131B (en) * | 1997-08-28 | 2001-12-11 | Holtek Semiconductor Inc | Automatic detect device of computer mouse optical couple combination input signal |
| NL1013117C2 (nl) * | 1999-09-22 | 2001-03-27 | Onstream B V | ADR-systeem. |
| US6566949B1 (en) | 2000-08-31 | 2003-05-20 | International Business Machines Corporation | Highly linear high-speed transconductance amplifier for Gm-C filters |
| TW503618B (en) * | 2001-05-11 | 2002-09-21 | Via Tech Inc | Data comparator using positive/negative phase strobe signal as the dynamic reference voltage and the input buffer using the same |
| TW569534B (en) * | 2001-05-15 | 2004-01-01 | Via Tech Inc | Data transmission system using differential signals as edge alignment triggering signals and input/output buffers thereof |
| EP1289137A1 (en) * | 2001-08-06 | 2003-03-05 | Semiconductor Ideas to The Market (ItoM) BV | Integrated RC Filter |
| US7212068B2 (en) * | 2004-04-02 | 2007-05-01 | Integration Associates Inc. | Tunable Sallen-Key filter stage and filter assembly |
| US7075364B2 (en) * | 2004-08-17 | 2006-07-11 | Qualcomm Incorporated | Active-RC filter with compensation to reduce Q enhancement |
| JP5025171B2 (ja) | 2005-09-29 | 2012-09-12 | エスケーハイニックス株式会社 | 差動増幅装置 |
| US7528659B2 (en) * | 2006-12-28 | 2009-05-05 | Panasonic Corporation | Fully differential amplification device |
| JP4896819B2 (ja) * | 2007-05-25 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 高周波信号検波回路 |
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