JPH04329009A - 全差動ユニティ・ゲイン演算増幅器 - Google Patents
全差動ユニティ・ゲイン演算増幅器Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
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- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45654—Controlling the active amplifying circuit of the differential amplifier
-
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45192—Folded cascode stages
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- H03F2203/45008—Indexing scheme relating to differential amplifiers the addition of two signals being made by a resistor addition circuit for producing the common mode signal
-
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には演算増幅器
に関し、特に差動入力と差動出力とを有する演算増幅器
に関する。
に関し、特に差動入力と差動出力とを有する演算増幅器
に関する。
【０００２】
【従来の技術】一般的な等級の増幅器に、差動入力と差
動出力とを有する全（ｆｕｌｌｙ）差動演算増幅器が含
まれている。全差動演算増幅器は、良好な電源阻止（ｒ
ｅｊｅｃｔｉｏｎ）と良好なダイナミックレンジという
有利な特性を有している。
動出力とを有する全（ｆｕｌｌｙ）差動演算増幅器が含
まれている。全差動演算増幅器は、良好な電源阻止（ｒ
ｅｊｅｃｔｉｏｎ）と良好なダイナミックレンジという
有利な特性を有している。
【０００３】しかしながら従来技術に示されている全差
動演算増幅器は、単一利得回路（即ち全差動単一利得演
算増幅器）として構成できないという点において著しい
欠点を有している。さらに、単一利得達成を目指した従
来技術のデュアル・シングルエンデッド演算増幅器の構
成は、典型的に、ノイズ阻止性が劣悪で、従ってコモン
モードノイズが消去される全差動構成と比較してダイナ
ミックレンジが劣るという形で主要な問題がある。最後
に、全差動演算と単一利得の達成を目指した従来技術の
シングルエンデッド演算増幅器の構成は、構成要素を二
重化する必要があるため大きなチップ領域と大量の電力
を必要とするという別の欠点がある。
動演算増幅器は、単一利得回路（即ち全差動単一利得演
算増幅器）として構成できないという点において著しい
欠点を有している。さらに、単一利得達成を目指した従
来技術のデュアル・シングルエンデッド演算増幅器の構
成は、典型的に、ノイズ阻止性が劣悪で、従ってコモン
モードノイズが消去される全差動構成と比較してダイナ
ミックレンジが劣るという形で主要な問題がある。最後
に、全差動演算と単一利得の達成を目指した従来技術の
シングルエンデッド演算増幅器の構成は、構成要素を二
重化する必要があるため大きなチップ領域と大量の電力
を必要とするという別の欠点がある。
【０００４】全差動構成に対する可能性のある別の代案
は、受動構成要素であるが、これも従来技術では欠点が
ある。外部構成要素を、従って低周波数動作を必要とす
るある受動要素（例えばコイル）は集積化することがで
きない。また、集積化した受動構成要素において実行し
うるろ波器のタイプや性能においても制限がある。
は、受動構成要素であるが、これも従来技術では欠点が
ある。外部構成要素を、従って低周波数動作を必要とす
るある受動要素（例えばコイル）は集積化することがで
きない。また、集積化した受動構成要素において実行し
うるろ波器のタイプや性能においても制限がある。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、単一利得を有する全差動演算増幅器を提供すること
にある。
は、単一利得を有する全差動演算増幅器を提供すること
にある。
【０００６】本発明の別の目的は、差動モードフィード
バックを使用する全差動単一利得演算増幅器を提供する
ことにある。
バックを使用する全差動単一利得演算増幅器を提供する
ことにある。
【０００７】本発明の別の目的は、組込みのノイズ消去
機能を有する全差動の単一利得演算増幅器を提供するこ
とにある。
機能を有する全差動の単一利得演算増幅器を提供するこ
とにある。
【０００８】本発明の別の目的は、高周波数動作が可能
な全差動単一利得演算増幅器を提供することにある。
な全差動単一利得演算増幅器を提供することにある。
【０００９】本発明の別の目的は、データ記録装置のデ
ータチャンネルとサーボチャンネルにおいて使用するの
に適した全差動単一利得演算増幅器を提供することにあ
る。前記およびその他の目的は以下の説明と添付図面と
に照して読めばより明らかとなる。
ータチャンネルとサーボチャンネルにおいて使用するの
に適した全差動単一利得演算増幅器を提供することにあ
る。前記およびその他の目的は以下の説明と添付図面と
に照して読めばより明らかとなる。
【００１０】
【課題を解決するための手段】本発明によれば、単一利
得を有する全差動演算増幅器が提供される。この増幅器
は、２対の差動入力を有する差動入力段と、カスコード
段と、差動モードフィードバック段と、コモンモードフ
ィードバック段と、バッファ出力段とを含む。一対の差
動入力が外部のアナログ源からの入力信号を受け取る。 他方の対は、出力段から内部で差動モードフィードバッ
クを受け取る。二対の差動入力の出力は、コモンモード
のフィードバック信号と組み合わされ、カスコード段を
ドライブし、次に該カスコード段は出力段を付勢する。
得を有する全差動演算増幅器が提供される。この増幅器
は、２対の差動入力を有する差動入力段と、カスコード
段と、差動モードフィードバック段と、コモンモードフ
ィードバック段と、バッファ出力段とを含む。一対の差
動入力が外部のアナログ源からの入力信号を受け取る。 他方の対は、出力段から内部で差動モードフィードバッ
クを受け取る。二対の差動入力の出力は、コモンモード
のフィードバック信号と組み合わされ、カスコード段を
ドライブし、次に該カスコード段は出力段を付勢する。
【００１１】差動モードフィードバックは、自動的な内
部ノイズ消去を提供し、完全に集積化した設計により増
幅器が高周波数動作を達成できるようにし、一つの演算
増幅器のみを用いるとチップ領域は小さく、所要電力は
小さくなる。金属酸化物半導体（ＭＯＳ）設計が開示さ
れており、より高周波数動作が望ましい用途に対するバ
イポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）設計
も開示されている。後者の設計は、高インピーダンスに
対してＭＯＳ入力を、高速に対してバイポーラカスコー
ドトランジスタを、高出力インピーダンスに対してバイ
ポーラ電流源を、ドライブ性に対してバイポーラエミッ
タ／フォロワを、高速のコモンモード速度に対してバイ
ポーラコモンモードフィードバックを使用している。
部ノイズ消去を提供し、完全に集積化した設計により増
幅器が高周波数動作を達成できるようにし、一つの演算
増幅器のみを用いるとチップ領域は小さく、所要電力は
小さくなる。金属酸化物半導体（ＭＯＳ）設計が開示さ
れており、より高周波数動作が望ましい用途に対するバ
イポーラ相補型金属酸化物半導体（ＢｉＣＭＯＳ）設計
も開示されている。後者の設計は、高インピーダンスに
対してＭＯＳ入力を、高速に対してバイポーラカスコー
ドトランジスタを、高出力インピーダンスに対してバイ
ポーラ電流源を、ドライブ性に対してバイポーラエミッ
タ／フォロワを、高速のコモンモード速度に対してバイ
ポーラコモンモードフィードバックを使用している。
【００１２】本発明の全差動単一利得演算増幅器（全差
動フォロワとしても知られている）は、高速動作とノイ
ズ消去とが重要である、データ記録装置におけるデータ
チャンネルとサーボチャンネルとに特に適用性がある。 一適用例においては、ノイジイな構成要素間での低減ろ
波とバッファリングとを行うサレンおよびキー（Ｓａｌ
ｌｅｎ ａｎｄ Ｋｅｙ）ろ波器をつくるために本
回路が用いられる。ろ波器は、他の機能のものと同じチ
ップに容易に集積化され、その結果できたＶＬＳＩデバ
イスは、データ記録装置のデータチャンネルあるいはサ
ーボチャンネル回路に配置される。
動フォロワとしても知られている）は、高速動作とノイ
ズ消去とが重要である、データ記録装置におけるデータ
チャンネルとサーボチャンネルとに特に適用性がある。 一適用例においては、ノイジイな構成要素間での低減ろ
波とバッファリングとを行うサレンおよびキー（Ｓａｌ
ｌｅｎ ａｎｄ Ｋｅｙ）ろ波器をつくるために本
回路が用いられる。ろ波器は、他の機能のものと同じチ
ップに容易に集積化され、その結果できたＶＬＳＩデバ
イスは、データ記録装置のデータチャンネルあるいはサ
ーボチャンネル回路に配置される。
【００１３】
【実施例】図１には、本発明を例示する、全差動フォロ
ワとしても知られる全差動単一利得演算増幅器１０が示
されている。全差動フォロワ１０は一般的に二対の差動
入力と、図示のような電圧極性を有する一対の差動出力
とを含む。Ｖｏｕｔ−からＶｆｂ＋ へ、かつＶｏｕｔ
＋からＶｆｂ− までそれぞれ差動モードフィードバッ
クが設けられ、増幅器が単一利得を生ずるようにする。 図１に概念的に示すように、全差動フォロワ１０が１つ
の演算増幅器に基づいて実現されることに注目すべきで
ある。このため、本発明は従来技術の全差動演算増幅器
を構成するのに使用されるデュアル・シングルエンデッ
ド・フォロワより必要とする面積と電力とが少ないので
、従来技術に対して重要な利点を提供する。
ワとしても知られる全差動単一利得演算増幅器１０が示
されている。全差動フォロワ１０は一般的に二対の差動
入力と、図示のような電圧極性を有する一対の差動出力
とを含む。Ｖｏｕｔ−からＶｆｂ＋ へ、かつＶｏｕｔ
＋からＶｆｂ− までそれぞれ差動モードフィードバッ
クが設けられ、増幅器が単一利得を生ずるようにする。 図１に概念的に示すように、全差動フォロワ１０が１つ
の演算増幅器に基づいて実現されることに注目すべきで
ある。このため、本発明は従来技術の全差動演算増幅器
を構成するのに使用されるデュアル・シングルエンデッ
ド・フォロワより必要とする面積と電力とが少ないので
、従来技術に対して重要な利点を提供する。
【００１４】図２には、本発明の原理を示す、全差動フ
ォロワ１０の内部構成のブロック図が示されている。入
力差動相互コンダクタンス段１１が入口差動電圧Ｖｉｎ
を入力差動電流Ｉｉｎに変換する。カスコード段１３は
ろ３つの電流入力、即ち入力差動相互コンダクタンス段
１１からのＩｉｎと、フィードバック差動相互コンダク
タンス段１７からのＩｆｂと、出力コモンモード検出段
１９からのＩｃｍとである。動作時、カスコード段１３
は、３つの入力の和を表す高インピーダンスの出力差動
電圧Ｖｃｓを提供する。出力バッファ１５は、カスコー
ド段１３からの出力のＶｃｓに接続された入力と、全差
動フォロワ１０のための出力差動電圧を形成する出力Ｖ
ｏｕｔ とを有する。動作時、出力バッファ１５は、全
差動フォロワ１０の出力Ｖｏｕｔ において低インピー
ダンスバッファとして作用する。
ォロワ１０の内部構成のブロック図が示されている。入
力差動相互コンダクタンス段１１が入口差動電圧Ｖｉｎ
を入力差動電流Ｉｉｎに変換する。カスコード段１３は
ろ３つの電流入力、即ち入力差動相互コンダクタンス段
１１からのＩｉｎと、フィードバック差動相互コンダク
タンス段１７からのＩｆｂと、出力コモンモード検出段
１９からのＩｃｍとである。動作時、カスコード段１３
は、３つの入力の和を表す高インピーダンスの出力差動
電圧Ｖｃｓを提供する。出力バッファ１５は、カスコー
ド段１３からの出力のＶｃｓに接続された入力と、全差
動フォロワ１０のための出力差動電圧を形成する出力Ｖ
ｏｕｔ とを有する。動作時、出力バッファ１５は、全
差動フォロワ１０の出力Ｖｏｕｔ において低インピー
ダンスバッファとして作用する。
【００１５】フィードバック差動相互コンダクタンス段
１７は、本発明の重要な部分を形成し、カスコード段１
３の出力のＶｃｓに接続された入力と、カスコード段１
３への１つを形成する出力Ｉｆｂとを有している。動作
時、フィードバック差動相互コンダクタンス段１７は、
Ｖｃｓの差動モード成分を電流Ｉｆｂの形でカスコード
段１３へフィードバックすることにより全差動フォロワ
１０に単一利得を提供する。出力コモンモード検出段１
９は、出力バッファ１５の出力のＶｏｕｔ に接続され
た入力と、カスコード段１３への入力の１つを形成する
出力Ｉｃｍとを有している。動作時、出力コモンモード
検出段１９は、Ｖｏｕｔ に存在するいずれかのコモン
モード変動を検出し、これを電流Ｉｃｍの形態でカスコ
ード段１３へフィードバックする。
１７は、本発明の重要な部分を形成し、カスコード段１
３の出力のＶｃｓに接続された入力と、カスコード段１
３への１つを形成する出力Ｉｆｂとを有している。動作
時、フィードバック差動相互コンダクタンス段１７は、
Ｖｃｓの差動モード成分を電流Ｉｆｂの形でカスコード
段１３へフィードバックすることにより全差動フォロワ
１０に単一利得を提供する。出力コモンモード検出段１
９は、出力バッファ１５の出力のＶｏｕｔ に接続され
た入力と、カスコード段１３への入力の１つを形成する
出力Ｉｃｍとを有している。動作時、出力コモンモード
検出段１９は、Ｖｏｕｔ に存在するいずれかのコモン
モード変動を検出し、これを電流Ｉｃｍの形態でカスコ
ード段１３へフィードバックする。
【００１６】図３には、全差動フォロワ１０の好適実施
例の回路図が示されている。この設計は、単一のチップ
に、あるいは他の機能を含むより大きいチップの一部と
して完全に集積化しうるＭＯＳ技術によっている。Ｐチ
ャンネル金属酸化物半導体（ＰＭＯＳ）デバイス４１は
、ＶＤＤに接続されたソースと、（図５に関して後述す
る）バイアス回路によりノードＧでドライブされ、かつ
デバイス４２，４３，４４，４５および４６のゲートに
接続されたゲートと、デバイス５５と５６のそれぞれの
ソースに接続されたドレインとを有している。ＰＭＯＳ
デバイス４２は、ＶＤＤに接続されたソースと、前述の
ようなゲートと、デバイス５７と５８とのそれぞれのソ
ースに接続されたドレインとを有している。ＰＭＯＳデ
バイス４３は、ＶＤＤに接続されたソースと、前述のよ
うに接続されたゲートと、デバイス５０のソースに接続
されたドレインとを有している。ＰＭＯＳデバイス４４
は、ＶＤＤに接続されたソースと、前述のように接続さ
れたゲートと、デバイス５１のソースに接続されたドレ
インとを有している。ＰＭＯＳデバイス４５は、ＶＤＤ
に接続されたソースと、前述のように接続されたゲート
と、デバイス５２のソースとデバイス４８のゲートとに
接続されたドレインとを有している。ＰＭＯＳデバイス
４６は、ＶＤＤに接続されたソースと、前述のように接
続されたゲートと、デバイス５３のソースとデバイス４
７のゲートとに接続されたドレインとを有している。Ｎ
チャンネル金属酸化物半導体（ＮＭＯＳ）デバイス４７
は、ＶＤＤに接続されたドレインと、前述のように接続
されたゲートと、デバイス４８のソース、デバイス６４
のドレイン、デバイス６２と６３とのそれぞれのゲート
とに接続されたソースとを有している。ＮＭＯＳデバイ
ス４８は、ＶＤＤに接続されたドレインと、前述のよう
に接続されたゲートとソースとを有している。ＮＭＯＳ
デバイス４９は、ＶＤＤに接続されたドレインと、ゲー
トと、デバイス６５のドレインとデバイス６４と６５と
のそれぞれのゲートに接続されたソースとを有している
。
例の回路図が示されている。この設計は、単一のチップ
に、あるいは他の機能を含むより大きいチップの一部と
して完全に集積化しうるＭＯＳ技術によっている。Ｐチ
ャンネル金属酸化物半導体（ＰＭＯＳ）デバイス４１は
、ＶＤＤに接続されたソースと、（図５に関して後述す
る）バイアス回路によりノードＧでドライブされ、かつ
デバイス４２，４３，４４，４５および４６のゲートに
接続されたゲートと、デバイス５５と５６のそれぞれの
ソースに接続されたドレインとを有している。ＰＭＯＳ
デバイス４２は、ＶＤＤに接続されたソースと、前述の
ようなゲートと、デバイス５７と５８とのそれぞれのソ
ースに接続されたドレインとを有している。ＰＭＯＳデ
バイス４３は、ＶＤＤに接続されたソースと、前述のよ
うに接続されたゲートと、デバイス５０のソースに接続
されたドレインとを有している。ＰＭＯＳデバイス４４
は、ＶＤＤに接続されたソースと、前述のように接続さ
れたゲートと、デバイス５１のソースに接続されたドレ
インとを有している。ＰＭＯＳデバイス４５は、ＶＤＤ
に接続されたソースと、前述のように接続されたゲート
と、デバイス５２のソースとデバイス４８のゲートとに
接続されたドレインとを有している。ＰＭＯＳデバイス
４６は、ＶＤＤに接続されたソースと、前述のように接
続されたゲートと、デバイス５３のソースとデバイス４
７のゲートとに接続されたドレインとを有している。Ｎ
チャンネル金属酸化物半導体（ＮＭＯＳ）デバイス４７
は、ＶＤＤに接続されたドレインと、前述のように接続
されたゲートと、デバイス４８のソース、デバイス６４
のドレイン、デバイス６２と６３とのそれぞれのゲート
とに接続されたソースとを有している。ＮＭＯＳデバイ
ス４８は、ＶＤＤに接続されたドレインと、前述のよう
に接続されたゲートとソースとを有している。ＮＭＯＳ
デバイス４９は、ＶＤＤに接続されたドレインと、ゲー
トと、デバイス６５のドレインとデバイス６４と６５と
のそれぞれのゲートに接続されたソースとを有している
。
【００１７】ＰＭＯＳ５０は、前述のように接続された
ソースと、（図５に関して後述するように）バイアス回
路によりノードＨにおいてドライブされ、デバイス５１
のゲートに接続されたゲートと、デバイス５８と５９と
のそれぞれのゲートとデバイス６０のゲートとに接続さ
れたドレインとを有している。ＰＭＯＳデバイス５１は
、前述のように接続されたソースとゲートと、デバイス
５４と５７とのそれぞれのゲートとデバイス６１のドレ
インとに接続されたドレインとを有している。ＰＭＯＳ
デバイス５２は、前述のように接続されたソースと、デ
バイス５４のソースとデバイス６６のドレインとに接続
されたゲートと、Ｖｓｓに接続されたドレインとを有し
ている。なお、デバイス６６のドレインは全差動フォロ
ワ１０のＶ− 出力を形成する。ＰＭＯＳデバイス５３
は、前述のように接続されたソースと、デバイス５７の
ソースとデバイス６７のドレインとに接続されたゲート
と、ＶＳＳに接続されたドレインとを有している。なお
、デバイス６７のドレインは全差動フォロワ１０のＶ＋
出力を形成する。ＮＭＯＳデバイス５４は、ＶＤＤに
接続されたドレインと、前述のように接続されたゲート
とソースとを有している。
ソースと、（図５に関して後述するように）バイアス回
路によりノードＨにおいてドライブされ、デバイス５１
のゲートに接続されたゲートと、デバイス５８と５９と
のそれぞれのゲートとデバイス６０のゲートとに接続さ
れたドレインとを有している。ＰＭＯＳデバイス５１は
、前述のように接続されたソースとゲートと、デバイス
５４と５７とのそれぞれのゲートとデバイス６１のドレ
インとに接続されたドレインとを有している。ＰＭＯＳ
デバイス５２は、前述のように接続されたソースと、デ
バイス５４のソースとデバイス６６のドレインとに接続
されたゲートと、Ｖｓｓに接続されたドレインとを有し
ている。なお、デバイス６６のドレインは全差動フォロ
ワ１０のＶ− 出力を形成する。ＰＭＯＳデバイス５３
は、前述のように接続されたソースと、デバイス５７の
ソースとデバイス６７のドレインとに接続されたゲート
と、ＶＳＳに接続されたドレインとを有している。なお
、デバイス６７のドレインは全差動フォロワ１０のＶ＋
出力を形成する。ＮＭＯＳデバイス５４は、ＶＤＤに
接続されたドレインと、前述のように接続されたゲート
とソースとを有している。
【００１８】ＰＭＯＳデバイス５５は、前述のように接
続されたソースと、全差動フォロワ１０のＶ＋ 入力を
形成するゲートと、デバイス５７と６３とのそれぞれの
ドレインに接続されたドレインと、デバイス６１のソー
スとを有している。ＰＭＯＳデバイス５６は、前述のよ
うに接続されたソースと、全差動フォロワ１０のＶ−
入力を形成するゲートと、デバイス５８と６２とのそれ
ぞれのドレインに接続されたドレインと、デバイス６０
のソースとを有している。ＰＭＯＳデバイス５７は、前
述のように接続されたソースと、ゲートとドレインとを
有している。ＰＭＯＳデバイス５８は、前述のように接
続されたソースと、ゲートと、ドレインとを有している
。ＮＭＯＳデバイス５９は、ＶＤＤに接続されたドレイ
ンと、前述のように接続されたゲートとソースとを有し
ている。
続されたソースと、全差動フォロワ１０のＶ＋ 入力を
形成するゲートと、デバイス５７と６３とのそれぞれの
ドレインに接続されたドレインと、デバイス６１のソー
スとを有している。ＰＭＯＳデバイス５６は、前述のよ
うに接続されたソースと、全差動フォロワ１０のＶ−
入力を形成するゲートと、デバイス５８と６２とのそれ
ぞれのドレインに接続されたドレインと、デバイス６０
のソースとを有している。ＰＭＯＳデバイス５７は、前
述のように接続されたソースと、ゲートとドレインとを
有している。ＰＭＯＳデバイス５８は、前述のように接
続されたソースと、ゲートと、ドレインとを有している
。ＮＭＯＳデバイス５９は、ＶＤＤに接続されたドレイ
ンと、前述のように接続されたゲートとソースとを有し
ている。
【００１９】ＮＭＯＳデバイス６０は、前述のように接
続されたドレインとソースと、（図５に関して以下説明
する）バイアス回路によりノードＩにおいてドライブさ
れ、かつデバイス６１のゲートに接続されているゲート
とを有している。ＮＭＯＳデバイス６１は、前述のよう
に接続されたドレインとゲートとソースとを有している
。ＮＭＯＳデバイス６２は、前述のように接続されたド
レインと、デバイス６３のゲートとデバイス６４のドレ
インとに接続されたゲートと、ＶＳＳに接続されたソー
スとを有している。ＮＭＯＳデバイス６３は、前述のよ
うに接続されたドレインとゲートと、ＶＳＳに接続され
たソースとを有している。ＮＭＯＳデバイス６４は、前
述のように接続されたドレインとゲートと、Ｖｓｓに接
続されたソースとを有している。ＮＭＯＳデバイス６５
は、前述のように接続されたドレインとゲートと、ＶＳ
Ｓに接続されたソースとを有している。ＮＭＯＳデバイ
ス６６は、前述のように接続されたドレインと、（図５
に関して以下説明する）バイアス回路によりノードＪに
おいてドライブされるゲートと、ＶＳＳに接続されたソ
ースとを有している。ＮＭＯＳデバイス６７は、前述の
ように接続されたドレインと、（図５に関して以下説明
する）バイアス回路によりノードＪにおいてドライブさ
れるゲートと、ＶＳＳに接続されたソースとを有してい
る。
続されたドレインとソースと、（図５に関して以下説明
する）バイアス回路によりノードＩにおいてドライブさ
れ、かつデバイス６１のゲートに接続されているゲート
とを有している。ＮＭＯＳデバイス６１は、前述のよう
に接続されたドレインとゲートとソースとを有している
。ＮＭＯＳデバイス６２は、前述のように接続されたド
レインと、デバイス６３のゲートとデバイス６４のドレ
インとに接続されたゲートと、ＶＳＳに接続されたソー
スとを有している。ＮＭＯＳデバイス６３は、前述のよ
うに接続されたドレインとゲートと、ＶＳＳに接続され
たソースとを有している。ＮＭＯＳデバイス６４は、前
述のように接続されたドレインとゲートと、Ｖｓｓに接
続されたソースとを有している。ＮＭＯＳデバイス６５
は、前述のように接続されたドレインとゲートと、ＶＳ
Ｓに接続されたソースとを有している。ＮＭＯＳデバイ
ス６６は、前述のように接続されたドレインと、（図５
に関して以下説明する）バイアス回路によりノードＪに
おいてドライブされるゲートと、ＶＳＳに接続されたソ
ースとを有している。ＮＭＯＳデバイス６７は、前述の
ように接続されたドレインと、（図５に関して以下説明
する）バイアス回路によりノードＪにおいてドライブさ
れるゲートと、ＶＳＳに接続されたソースとを有してい
る。
【００２０】動作時、ＭＯＳデバイス５５，５６，５７
および５８は全差動フォロワ１０への４つの差動入力を
構成する。トランジスタ対５７，５８への入力は、ノー
ドＡとＢとにおいて差動出力に接続され、負のフィード
バックループを形成する。この構成は、全差動フォロワ
１０が単一利得を達成するようにしうる差動モードフィ
ードバックを提供するので、本発明の重要な部分を形成
する。トランジスタ５５，５６への入力はトランジスタ
対６０，６１を介して出力にカスコードされる。トラン
ジスタ対４３，４４および５０，５１は、電流源を形成
し、該電流源は高出力インピーダンスを得るようにカス
コードされる。
および５８は全差動フォロワ１０への４つの差動入力を
構成する。トランジスタ対５７，５８への入力は、ノー
ドＡとＢとにおいて差動出力に接続され、負のフィード
バックループを形成する。この構成は、全差動フォロワ
１０が単一利得を達成するようにしうる差動モードフィ
ードバックを提供するので、本発明の重要な部分を形成
する。トランジスタ５５，５６への入力はトランジスタ
対６０，６１を介して出力にカスコードされる。トラン
ジスタ対４３，４４および５０，５１は、電流源を形成
し、該電流源は高出力インピーダンスを得るようにカス
コードされる。
【００２１】ソースフォロワはドライブ能力を向上させ
るバッファとして使用される。トランジスタ５４，５９
はＮＭＯＳフォロワを形成し、一方トランジスタ４５，
５３はＰＭＯＳフォロワを形成する。ＰＭＯＳが後続す
る２つのソースフォロワＮＭＯＳは供給範囲の中間にお
いてコモンモードを保持する。
るバッファとして使用される。トランジスタ５４，５９
はＮＭＯＳフォロワを形成し、一方トランジスタ４５，
５３はＰＭＯＳフォロワを形成する。ＰＭＯＳが後続す
る２つのソースフォロワＮＭＯＳは供給範囲の中間にお
いてコモンモードを保持する。
【００２２】デバイス４７，４８および４９は、適正な
出力コモンモード電圧を設定するコモンモードのフィー
ドバックを形成する。トランジスタ４９のゲート入力は
、全差動フォロワ１０に対するコモンモードの出力レベ
ルとして出力に参照し戻される（ｒｅｆｅｒ ｂａｃ
ｋ ｔｏ）。
出力コモンモード電圧を設定するコモンモードのフィー
ドバックを形成する。トランジスタ４９のゲート入力は
、全差動フォロワ１０に対するコモンモードの出力レベ
ルとして出力に参照し戻される（ｒｅｆｅｒ ｂａｃ
ｋ ｔｏ）。
【００２３】図４には、全てのＭＯＳ論理素子を用いて
得ることのできるものより高い速度を達成するためにバ
イポーラ論理素子を用いて設計された全差動フォロワ１
０の好適実施例の回路図が示されている。図３に示す設
計と同様に、図４の回路は単一のチップに、あるいは他
の機能を含むより大きいチップの一部として集積化でき
る。ＰＭＯＳデバイス７１は、ＶＤＤに接続されたソー
スと、デバイス７２のゲートに接続されたゲートと、デ
バイス８１と８２とのそれぞれのソースに接続されたド
レインとを有している。ＰＭＯＳデバイス７２は、ＶＤ
Ｄに接続されたソースと、前述のように接続されたゲー
トと、デバイス８３と８４とのそれぞれのソースに接続
されたドレインとを有している。バイポーラＰＮＰデバ
イス７３は、抵抗を介してＶＤＤに接続されたエミッタ
と、デバイス７４のベースに接続されたベースと、コレ
クタとを有している。該コレクタは、デバイス８３のゲ
ートと、デバイス８５のコレクタとデバイス７５のベー
スと、コンデンサを介して接地とに接続されている。バ
イポーラＰＮＰデバイス７４は、抵抗を介してＶＤＤに
接続されたエミッタと、前述のように接続されたベース
と、コレクタとを有している。該コレクタは、デバイス
８４のゲートと、デバイス８６のコレクタと、デバイス
８７のベースと、コンデンサを介して接地とに接続され
ている。バイポーラＮＰＮデバイス７５は、デバイス７
６のコレクタと、抵抗を介してＶＤＤとに接続されたコ
レクタと、前述のように接続されたベースと、エミッタ
とを有している。該エミッタは、デバイス７６のエミッ
タと、デバイス７７と７８とのそれぞれのベースと、デ
バイス９１と９２とのそれぞれのコレクタとに接続され
、かつ全差動フォロワ１０のＶ− 出力を形成する。バ
イポーラＮＰＮデバイス７６は、前述のように接続され
たコレクタと、ベースと、エミッタとを有している。バ
イポーラＮＰＮデバイス７７は、デバイス７８のコレク
タに、かつ抵抗を介してＶＤＤとに接続されたコレクタ
と、前述のように接続されたベースと、エミッタとを有
している。 該エミッタは、デバイス７８のエミッタに、かつ抵抗を
介してデバイス９３，９４，９５，９６，９７および９
８のベースと、デバイス９７および９８のコレクタと、
かつ第２の抵抗を介してデバイス７９，８０のエミッタ
に接続されている。バイポーラＮＰＮデバイス７８は前
述のように接続されたコレクタと、ベースと、エミッタ
とを有している。バイポーラＮＰＮデバイス９７は、デ
バイス８０のコレクタに、かつ抵抗を介してＶＤＤに接
続されたコレクタと、ベースと、前述のように接続され
たエミッタとを有している。バイポーラＮＰＮデバイス
８０は、前述のように接続されたコレクタとエミッタと
、ベースとを有している。該ベースは、デバイス８７と
８８とのそれぞれのエミッタとデバイス８９と９０との
それぞれのコレクタとに接続され、かつ全差動フォロワ
１０のＶ＋ 出力を形成する。
得ることのできるものより高い速度を達成するためにバ
イポーラ論理素子を用いて設計された全差動フォロワ１
０の好適実施例の回路図が示されている。図３に示す設
計と同様に、図４の回路は単一のチップに、あるいは他
の機能を含むより大きいチップの一部として集積化でき
る。ＰＭＯＳデバイス７１は、ＶＤＤに接続されたソー
スと、デバイス７２のゲートに接続されたゲートと、デ
バイス８１と８２とのそれぞれのソースに接続されたド
レインとを有している。ＰＭＯＳデバイス７２は、ＶＤ
Ｄに接続されたソースと、前述のように接続されたゲー
トと、デバイス８３と８４とのそれぞれのソースに接続
されたドレインとを有している。バイポーラＰＮＰデバ
イス７３は、抵抗を介してＶＤＤに接続されたエミッタ
と、デバイス７４のベースに接続されたベースと、コレ
クタとを有している。該コレクタは、デバイス８３のゲ
ートと、デバイス８５のコレクタとデバイス７５のベー
スと、コンデンサを介して接地とに接続されている。バ
イポーラＰＮＰデバイス７４は、抵抗を介してＶＤＤに
接続されたエミッタと、前述のように接続されたベース
と、コレクタとを有している。該コレクタは、デバイス
８４のゲートと、デバイス８６のコレクタと、デバイス
８７のベースと、コンデンサを介して接地とに接続され
ている。バイポーラＮＰＮデバイス７５は、デバイス７
６のコレクタと、抵抗を介してＶＤＤとに接続されたコ
レクタと、前述のように接続されたベースと、エミッタ
とを有している。該エミッタは、デバイス７６のエミッ
タと、デバイス７７と７８とのそれぞれのベースと、デ
バイス９１と９２とのそれぞれのコレクタとに接続され
、かつ全差動フォロワ１０のＶ− 出力を形成する。バ
イポーラＮＰＮデバイス７６は、前述のように接続され
たコレクタと、ベースと、エミッタとを有している。バ
イポーラＮＰＮデバイス７７は、デバイス７８のコレク
タに、かつ抵抗を介してＶＤＤとに接続されたコレクタ
と、前述のように接続されたベースと、エミッタとを有
している。 該エミッタは、デバイス７８のエミッタに、かつ抵抗を
介してデバイス９３，９４，９５，９６，９７および９
８のベースと、デバイス９７および９８のコレクタと、
かつ第２の抵抗を介してデバイス７９，８０のエミッタ
に接続されている。バイポーラＮＰＮデバイス７８は前
述のように接続されたコレクタと、ベースと、エミッタ
とを有している。バイポーラＮＰＮデバイス９７は、デ
バイス８０のコレクタに、かつ抵抗を介してＶＤＤに接
続されたコレクタと、ベースと、前述のように接続され
たエミッタとを有している。バイポーラＮＰＮデバイス
８０は、前述のように接続されたコレクタとエミッタと
、ベースとを有している。該ベースは、デバイス８７と
８８とのそれぞれのエミッタとデバイス８９と９０との
それぞれのコレクタとに接続され、かつ全差動フォロワ
１０のＶ＋ 出力を形成する。
【００２４】ＰＭＯＳデバイス８１は、前述のように接
続されたソースと、全差動フォロワ１０のＶ＋ 入力を
形成するゲートと、デバイス８３のドレイン、デバイス
８５のエミッタおよびデバイス９３と９４とのそれぞれ
のコレクタとに接続されたドレインとを有している。Ｐ
ＭＯＳデバイス８２は、前述のように接続されたソース
と、全差動フォロワ１０のＶ− 入力を形成するゲート
と、デバイス８４のドレイン、デバイス８６のエミッタ
および、デバイス９５と９６とのそれぞれのコレクタと
に接続されたドレインとを有している。ＰＭＯＳデバイ
ス８３は、前述のように接続されたソースとゲートとド
レインとを有している。ＰＭＯＳデバイス８４は、前述
のように接続されたソースとゲートとドレインとを有し
ている。バイポーラＮＰＮデバイス８５は、前述のよう
に接続されたコレクタとエミッタと、デバイス８６のベ
ースに接続されたベースとを有している。バイポーラＮ
ＰＮデバイス８６は、前述のように接続されたコレクタ
とベースとエミッタとを有している。
続されたソースと、全差動フォロワ１０のＶ＋ 入力を
形成するゲートと、デバイス８３のドレイン、デバイス
８５のエミッタおよびデバイス９３と９４とのそれぞれ
のコレクタとに接続されたドレインとを有している。Ｐ
ＭＯＳデバイス８２は、前述のように接続されたソース
と、全差動フォロワ１０のＶ− 入力を形成するゲート
と、デバイス８４のドレイン、デバイス８６のエミッタ
および、デバイス９５と９６とのそれぞれのコレクタと
に接続されたドレインとを有している。ＰＭＯＳデバイ
ス８３は、前述のように接続されたソースとゲートとド
レインとを有している。ＰＭＯＳデバイス８４は、前述
のように接続されたソースとゲートとドレインとを有し
ている。バイポーラＮＰＮデバイス８５は、前述のよう
に接続されたコレクタとエミッタと、デバイス８６のベ
ースに接続されたベースとを有している。バイポーラＮ
ＰＮデバイス８６は、前述のように接続されたコレクタ
とベースとエミッタとを有している。
【００２５】バイポーラＮＰＮデバイス８７は、前述の
ように接続されたベースとエミッタと、デバイス８８の
コレクタに、かつ抵抗を介してＶＤＤに接続されている
コレクタとを有している。バイポーラＮＰＮデバイス８
８は、前述のように接続されたコレクタとベースとエミ
ッタとを有している。バイポーラＮＰＮデバイス８９は
、前述のように接続されたコレクタと、デバイス９０，
９１および９２のそれぞれのエミッタに接続されたベー
スと、デバイス９０のエミッタに、かつ抵抗を介してＶ
ＳＳに接続されたエミッタとを有している。バイポーラ
ＮＰＮデバイス９０は、前述のように接続されたコレク
タとベースとエミッタとを有している。バイポーラＮＰ
Ｎデバイス９１は、前述のように接続されたコレクタと
ベースと、デバイス９２のエミッタに、かつ抵抗を介し
てＶＳＳに接続されたエミッタとを有している。バイポ
ーラＮＰＮデバイス９２は、前述のように接続されたコ
レクタとベースとエミッタとを有している。
ように接続されたベースとエミッタと、デバイス８８の
コレクタに、かつ抵抗を介してＶＤＤに接続されている
コレクタとを有している。バイポーラＮＰＮデバイス８
８は、前述のように接続されたコレクタとベースとエミ
ッタとを有している。バイポーラＮＰＮデバイス８９は
、前述のように接続されたコレクタと、デバイス９０，
９１および９２のそれぞれのエミッタに接続されたベー
スと、デバイス９０のエミッタに、かつ抵抗を介してＶ
ＳＳに接続されたエミッタとを有している。バイポーラ
ＮＰＮデバイス９０は、前述のように接続されたコレク
タとベースとエミッタとを有している。バイポーラＮＰ
Ｎデバイス９１は、前述のように接続されたコレクタと
ベースと、デバイス９２のエミッタに、かつ抵抗を介し
てＶＳＳに接続されたエミッタとを有している。バイポ
ーラＮＰＮデバイス９２は、前述のように接続されたコ
レクタとベースとエミッタとを有している。
【００２６】バイポーラＮＰＮデバイス９３は、前述の
ように接続されたコレクタとベースと、デバイス９４の
エミッタに、かつ抵抗を介してＶＳＳに接続されたエミ
ッタとを有している。バイポーラＮＰＮデバイス９４は
、前述のように接続されたコレクタとベースとエミッタ
とを有している。バイポーラＮＰＮデバイス９５は、前
述のように接続されたコレクタとベースと、デバイス９
６のエミッタに、かつ抵抗を介してＶＳＳに接続された
エミッタとを有している。バイポーラＮＰＮのデバイス
９６は、前述のように接続されたコレクタと、ベースと
、エミッタとを有している。バイポーラＮＰＮデバイス
９７は、前述のように接続されたコレクタとベースと、
デバイス９８のエミッタに、かつ抵抗を介してＶＳＳに
接続されたエミッタとを有している。バイポーラデバイ
ス９８は、前述のように接続されたコレクタとベースと
エミッタとを有している。
ように接続されたコレクタとベースと、デバイス９４の
エミッタに、かつ抵抗を介してＶＳＳに接続されたエミ
ッタとを有している。バイポーラＮＰＮデバイス９４は
、前述のように接続されたコレクタとベースとエミッタ
とを有している。バイポーラＮＰＮデバイス９５は、前
述のように接続されたコレクタとベースと、デバイス９
６のエミッタに、かつ抵抗を介してＶＳＳに接続された
エミッタとを有している。バイポーラＮＰＮのデバイス
９６は、前述のように接続されたコレクタと、ベースと
、エミッタとを有している。バイポーラＮＰＮデバイス
９７は、前述のように接続されたコレクタとベースと、
デバイス９８のエミッタに、かつ抵抗を介してＶＳＳに
接続されたエミッタとを有している。バイポーラデバイ
ス９８は、前述のように接続されたコレクタとベースと
エミッタとを有している。
【００２７】動作時、ＭＯＳ対８１，８２および８３，
８４は全差動フォロワ１０への４つの入力を構成する。 高入力インピーダンスをつくるためにバイポーラデバイ
スよりむしろＭＯＳデバイスが用いられる。カスコード
トランジスタ８５と８６とはより高いＧｍ と低い寄生
キャパシタンスを達成するようバイポーラで実行される
。 これによりノードＥとＦとにおいてキャパシタンスと関
連する最初の非主極が押し出される。ＰＮＰトランジス
タの高出力インピーダンスがノードＣとＤとにおいて十
分なゲインを提供し、かつ単一の対がカスコード配列に
対して改良された（より小さい）出力スイングを提供す
るので、カスコードされた電流源は単一のバイポーラ対
７３，７４によって代替される。さらに、ＰＮＰデバイ
スをカスコード化することにより図４による回路により
さらに高い利得およびより小さい出力スイングを達成し
うることが注目される。
８４は全差動フォロワ１０への４つの入力を構成する。 高入力インピーダンスをつくるためにバイポーラデバイ
スよりむしろＭＯＳデバイスが用いられる。カスコード
トランジスタ８５と８６とはより高いＧｍ と低い寄生
キャパシタンスを達成するようバイポーラで実行される
。 これによりノードＥとＦとにおいてキャパシタンスと関
連する最初の非主極が押し出される。ＰＮＰトランジス
タの高出力インピーダンスがノードＣとＤとにおいて十
分なゲインを提供し、かつ単一の対がカスコード配列に
対して改良された（より小さい）出力スイングを提供す
るので、カスコードされた電流源は単一のバイポーラ対
７３，７４によって代替される。さらに、ＰＮＰデバイ
スをカスコード化することにより図４による回路により
さらに高い利得およびより小さい出力スイングを達成し
うることが注目される。
【００２８】ＮＰＮエミッタフォロワがＭＯＳソースフ
ォロワより良好なドライブ能力を有しているので、ＮＰ
Ｎエミッタフォロワ７５，７６および８７，８８並びに
８９，９０および９１，９２が使用される。デバイスは
電流を処理するために並列化されている。コモンモード
フィードバックが、ダイオード接続の対９７，９８と関
連した差動対７７，７８および７９，８０により提供さ
れる。バイポーラフィードバックは、はるかに速いコモ
ンモード速度を提供する。最後に、バイポーラトランジ
スタは正確なターンオン電圧ＶＢＥを有しているので何
ら外部の基準は必要とされない。
ォロワより良好なドライブ能力を有しているので、ＮＰ
Ｎエミッタフォロワ７５，７６および８７，８８並びに
８９，９０および９１，９２が使用される。デバイスは
電流を処理するために並列化されている。コモンモード
フィードバックが、ダイオード接続の対９７，９８と関
連した差動対７７，７８および７９，８０により提供さ
れる。バイポーラフィードバックは、はるかに速いコモ
ンモード速度を提供する。最後に、バイポーラトランジ
スタは正確なターンオン電圧ＶＢＥを有しているので何
ら外部の基準は必要とされない。
【００２９】図５には、本発明の好適実施例と共に使用
するように構成されたバイアス回路の回路図が示されて
いる。ＰＭＯＳデバイス１１１は、ＶＤＤに接続された
ソースと、相互に接続されているゲートとドレインとを
有している。該ゲートとドレインとは、デバイス１１２
と１１３のそれぞれのゲートと、デバイス１１４のソー
スと、ノードＧとに接続されている。ＰＭＯＳデバイス
１１１は、前述のように図３に示すデバイスにドライブ
電流を提供する。ＰＭＯＳデバイス１１２は、ＶＤＤに
接続されたソースと、前述のように接続されたゲートと
、デバイス１１５のソースとノードＨとに接続されたド
レインを有し、前述のように図３に示すデバイスにドラ
イブ電流を提供する。ＰＭＯＳデバイス１１３は、ＶＤ
Ｄに接続されたソースと、前述のように接続されたゲー
トと、デバイス１１６のドレインと、デバイス１１６と
１１７とのそれぞれのゲートとに接続されたドレインと
を有している。ＰＭＯＳデバイス１１４は、前述のよう
に接続されたソースと、デバイス１１５のゲートおよび
デバイス１１８のドレインに接続され、かつ相互に接続
されているゲートとドレインとを有している。ＰＭＯＳ
デバイス１１５は、前述のように接続されたソースとゲ
ートと、デバイス１１９のドレインとゲートに、かつノ
ードＪに接続されたドレインとを有し、前述のように図
３で示すデバイスへのドライブ電流を提供する。
するように構成されたバイアス回路の回路図が示されて
いる。ＰＭＯＳデバイス１１１は、ＶＤＤに接続された
ソースと、相互に接続されているゲートとドレインとを
有している。該ゲートとドレインとは、デバイス１１２
と１１３のそれぞれのゲートと、デバイス１１４のソー
スと、ノードＧとに接続されている。ＰＭＯＳデバイス
１１１は、前述のように図３に示すデバイスにドライブ
電流を提供する。ＰＭＯＳデバイス１１２は、ＶＤＤに
接続されたソースと、前述のように接続されたゲートと
、デバイス１１５のソースとノードＨとに接続されたド
レインを有し、前述のように図３に示すデバイスにドラ
イブ電流を提供する。ＰＭＯＳデバイス１１３は、ＶＤ
Ｄに接続されたソースと、前述のように接続されたゲー
トと、デバイス１１６のドレインと、デバイス１１６と
１１７とのそれぞれのゲートとに接続されたドレインと
を有している。ＰＭＯＳデバイス１１４は、前述のよう
に接続されたソースと、デバイス１１５のゲートおよび
デバイス１１８のドレインに接続され、かつ相互に接続
されているゲートとドレインとを有している。ＰＭＯＳ
デバイス１１５は、前述のように接続されたソースとゲ
ートと、デバイス１１９のドレインとゲートに、かつノ
ードＪに接続されたドレインとを有し、前述のように図
３で示すデバイスへのドライブ電流を提供する。
【００３０】ＮＭＯＳデバイス１１６は、前述のように
接続されたドレインとゲートと、デバイス１２０のドレ
インとデバイス１２０と１２１とのそれぞれのゲートと
に接続されたソースとを有している。ＮＭＯＳデバイス
１１７は、ＶＤＤに接続されたドレインと、前述のよう
に接続されたゲートと、デバイス１２１のドレインとノ
ードＩとに接続されたソースとを有し、前述のように図
３に示すデバイスにドライブ電流を提供する。ＮＭＯＳ
デバイス１１８は、前述のように接続されたドレインと
、基準電圧ＶＲＥＦ に接続されたゲートと、ＶＳＳに
接続されたソースとを有している。ＮＭＯＳデバイス１
１９は、前述のように接続されたドレインとゲートと、
ＶＳＳに接続されたソースとを有している。ＮＭＯＳデ
バイス１２０は前述のように接続されたドレインとゲー
トと、ＶＳＳに接続されたソースとを有している。ＮＭ
ＯＳデバイス１２１は、前述のように接続されたドレイ
ンとゲートと、ＶＳＳに接続されたソースとを有してい
る。
接続されたドレインとゲートと、デバイス１２０のドレ
インとデバイス１２０と１２１とのそれぞれのゲートと
に接続されたソースとを有している。ＮＭＯＳデバイス
１１７は、ＶＤＤに接続されたドレインと、前述のよう
に接続されたゲートと、デバイス１２１のドレインとノ
ードＩとに接続されたソースとを有し、前述のように図
３に示すデバイスにドライブ電流を提供する。ＮＭＯＳ
デバイス１１８は、前述のように接続されたドレインと
、基準電圧ＶＲＥＦ に接続されたゲートと、ＶＳＳに
接続されたソースとを有している。ＮＭＯＳデバイス１
１９は、前述のように接続されたドレインとゲートと、
ＶＳＳに接続されたソースとを有している。ＮＭＯＳデ
バイス１２０は前述のように接続されたドレインとゲー
トと、ＶＳＳに接続されたソースとを有している。ＮＭ
ＯＳデバイス１２１は、前述のように接続されたドレイ
ンとゲートと、ＶＳＳに接続されたソースとを有してい
る。
【００３１】動作時、ＶＲＥＦ が、トランジスタ１１
８のゲートに付与され、トランジスタ１１１，１１４お
よび１１８を介して電流を設定する。電流はトランジス
タ１１２，１１３および１１５を介してミラー（ｍｉｒ
ｒｏｒ）される。トランジスタ１１３を通る電流の方は
トランジスタ１１６，１１７，１２０および１２１を介
してミラーされる。全てのデバイスは、無限に近い入力
インピーダンスがそれによって提供されるためＭＯＳで
ある。
８のゲートに付与され、トランジスタ１１１，１１４お
よび１１８を介して電流を設定する。電流はトランジス
タ１１２，１１３および１１５を介してミラー（ｍｉｒ
ｒｏｒ）される。トランジスタ１１３を通る電流の方は
トランジスタ１１６，１１７，１２０および１２１を介
してミラーされる。全てのデバイスは、無限に近い入力
インピーダンスがそれによって提供されるためＭＯＳで
ある。
【００３２】図６は、本発明に対する適用を示す、４次
のサレンおよびキーの低減通過ろ波器の概略図である。 ろ波器は、カスコード接続されたバイカッド（ｂｉｑｕ
ａｄ）低減通過ろ波器１２５，１２６を含み、各バイカ
ッドは、本発明による全差動単一利得バッファ（１２７
，１２８）によって実現される。全差動バッファ１２７
，１２８に結合されたバイカッド１２５，１２６を形成
し、かつ所与の周波数応答性を有するろ波器を作るに必
要な特定の抵抗とキャパシタンス値とを提供する抵抗と
コンデンサとの接続は、電子フィルタ技術分野の専門家
には周知の事項であって、そのため本明細書では詳細に
は説明しない。図６の重要な局面は、本発明に関連の高
速性とノイズイミュニティとを有利に利用して、従来技
術によって構成した対応のろ波器に対して速度、ノイズ
イミュニティ、面積および電力要件が向上したろ波器を
形成する適用例を提供することである。
のサレンおよびキーの低減通過ろ波器の概略図である。 ろ波器は、カスコード接続されたバイカッド（ｂｉｑｕ
ａｄ）低減通過ろ波器１２５，１２６を含み、各バイカ
ッドは、本発明による全差動単一利得バッファ（１２７
，１２８）によって実現される。全差動バッファ１２７
，１２８に結合されたバイカッド１２５，１２６を形成
し、かつ所与の周波数応答性を有するろ波器を作るに必
要な特定の抵抗とキャパシタンス値とを提供する抵抗と
コンデンサとの接続は、電子フィルタ技術分野の専門家
には周知の事項であって、そのため本明細書では詳細に
は説明しない。図６の重要な局面は、本発明に関連の高
速性とノイズイミュニティとを有利に利用して、従来技
術によって構成した対応のろ波器に対して速度、ノイズ
イミュニティ、面積および電力要件が向上したろ波器を
形成する適用例を提供することである。
【００３３】図７には、本発明の別の適用例を示す、デ
ータ記憶装置に対するデータチャンネル電子装置の一部
を形成する部分応答最尤（ＰＲＭＬ）回路１４０のブロ
ック図が示されている（即ち、全差動フォロワを採用し
たデータチャンネルの構成が示されている。）。ＰＲＭ
Ｌ回路１４０は、低域通過ろ波器１４１、電圧利得増幅
１４２、低減通過ろ波器１４３、アナログマルチプレク
サ１４４、アナログ−デジタル変換器１４５、デジタル
信号プロセッサ１４６、デジタル−アナログ変換器１４
７、電圧制御発振器１４８、およびデジタル−アナログ
変換器１４９を含む。
ータ記憶装置に対するデータチャンネル電子装置の一部
を形成する部分応答最尤（ＰＲＭＬ）回路１４０のブロ
ック図が示されている（即ち、全差動フォロワを採用し
たデータチャンネルの構成が示されている。）。ＰＲＭ
Ｌ回路１４０は、低域通過ろ波器１４１、電圧利得増幅
１４２、低減通過ろ波器１４３、アナログマルチプレク
サ１４４、アナログ−デジタル変換器１４５、デジタル
信号プロセッサ１４６、デジタル−アナログ変換器１４
７、電圧制御発振器１４８、およびデジタル−アナログ
変換器１４９を含む。
【００３４】動作時、情報記憶ディスクから受け取った
アナログサーボ信号あるいはサーボクロックは、図６に
示すサレンおよびキー設計あるいは当該技術分野で公知
の数多くの他の設計とによって実行しうる低減通過ろ波
器１４１を通される。低減通過ろ波器１４１は、本発明
による１つ以上の全差動フォロワを含むことによって本
発明に関連した高周波数能力とノイズ阻止性とを達成す
る。
アナログサーボ信号あるいはサーボクロックは、図６に
示すサレンおよびキー設計あるいは当該技術分野で公知
の数多くの他の設計とによって実行しうる低減通過ろ波
器１４１を通される。低減通過ろ波器１４１は、本発明
による１つ以上の全差動フォロワを含むことによって本
発明に関連した高周波数能力とノイズ阻止性とを達成す
る。
【００３５】専用サーボディスクファイルの場合のユー
ザデータと、セクターサーボディスクファイルの場合の
ユーザデータあるいはサーボ情報とからなるアナログア
クチュエータ信号は、情報記憶ディスクと関連したデー
タアクセスアクチュエータから受け取られ、かつ電圧利
得増幅１４２を通され、そこで後続の処理に適したレベ
ルまで増幅される。増幅された信号は、次に低減通過ろ
波器１４３を通り、このろ波器は、低減通過ろ波器１４
１と同様に少なくとも１つの、本発明により構成された
全差動フォロワを含んでいる。次に低減通過ろ波器１４
３からのろ波された出力は、低減通過ろ波器１４１から
のろ波された出力とマルチプレクサ１４４において多重
化される。加算ノード１４４での結果的な出力は、アナ
ログ−デジタル変換器１４５により等価のデジタルに変
換され、デジタル情報はデジタル信号プロセッサ１４６
により事後ろ波され、そのときろ波されたデジタル情報
が有限インパルスレスポンスフィルタを有する外部回路
に出力される。
ザデータと、セクターサーボディスクファイルの場合の
ユーザデータあるいはサーボ情報とからなるアナログア
クチュエータ信号は、情報記憶ディスクと関連したデー
タアクセスアクチュエータから受け取られ、かつ電圧利
得増幅１４２を通され、そこで後続の処理に適したレベ
ルまで増幅される。増幅された信号は、次に低減通過ろ
波器１４３を通り、このろ波器は、低減通過ろ波器１４
１と同様に少なくとも１つの、本発明により構成された
全差動フォロワを含んでいる。次に低減通過ろ波器１４
３からのろ波された出力は、低減通過ろ波器１４１から
のろ波された出力とマルチプレクサ１４４において多重
化される。加算ノード１４４での結果的な出力は、アナ
ログ−デジタル変換器１４５により等価のデジタルに変
換され、デジタル情報はデジタル信号プロセッサ１４６
により事後ろ波され、そのときろ波されたデジタル情報
が有限インパルスレスポンスフィルタを有する外部回路
に出力される。
【００３６】デジタル−アナログ変換器１４７は、デジ
タル信号プロセッサ１４６からのデジタル情報をその等
価なアナログでの情報に変換し、この信号を電圧制御発
振器１４８に提供し、該発振器の方はクロック信号をア
ナログ−デジタル変換器１４５へ提供する。デジタル−
アナログ変換器１４９は、デジタル信号プロセッサ１４
６からのデジタル情報をその等価のアナログ情報に変換
し、この信号をフィードバックとして電圧利得増幅器１
４２へ提供する。
タル信号プロセッサ１４６からのデジタル情報をその等
価なアナログでの情報に変換し、この信号を電圧制御発
振器１４８に提供し、該発振器の方はクロック信号をア
ナログ−デジタル変換器１４５へ提供する。デジタル−
アナログ変換器１４９は、デジタル信号プロセッサ１４
６からのデジタル情報をその等価のアナログ情報に変換
し、この信号をフィードバックとして電圧利得増幅器１
４２へ提供する。
【００３７】図８には、本発明の別の適用例を示す、デ
ータ記録装置のサーボチャンネル制御電子装置の一部を
形成するデジタル積分化（ｉｎｔｅｇｒａｔｅｄ）位置
誤差信号（ＰＥＳ）回路１５０のブロック線が示されて
いる（即ち、全差動フォロワを採用したサーボチャンネ
ルの構成が示されている。）。デジタル積分化ＰＥＳ回
路１５０は、電圧利得増幅器１５１、低減通過ろ波器１
５２、デジタル位置誤差信号回路１５３、復調回路１５
４、自動利得制御ろ波回路１５５、デジタル−アナログ
変換器１５６、積分器１５７、およびサーボ位相ロック
ドループ１５８を含んでいる。
ータ記録装置のサーボチャンネル制御電子装置の一部を
形成するデジタル積分化（ｉｎｔｅｇｒａｔｅｄ）位置
誤差信号（ＰＥＳ）回路１５０のブロック線が示されて
いる（即ち、全差動フォロワを採用したサーボチャンネ
ルの構成が示されている。）。デジタル積分化ＰＥＳ回
路１５０は、電圧利得増幅器１５１、低減通過ろ波器１
５２、デジタル位置誤差信号回路１５３、復調回路１５
４、自動利得制御ろ波回路１５５、デジタル−アナログ
変換器１５６、積分器１５７、およびサーボ位相ロック
ドループ１５８を含んでいる。
【００３８】動作時、情報記憶ディスクと関連したデー
タアクセスアクチュエータから受け取られたアナログア
クチュエータ位置信号は、電圧利得増幅器１５１を通さ
れ、そこで次に処理するに適したレベルまで増幅される
。次いで、増幅された信号は低減通過ろ波器１５２を通
る。該ろ波器は、低減通過ろ波器１４１，１４３と同様
に、少なくとも１つの、本発明により構成された全差動
フォロワを含む。低減通過ろ波器１５２からのろ波され
た出力は、デジタル位置誤差信号回路１５３を通り、そ
こでデジタル化され、アクチュエータの実際の位置と所
望の位置との間の差を示す量に変換され、次いで外部の
デジタル・コプロセッサ（ＤＣＰ）へ出力される。
タアクセスアクチュエータから受け取られたアナログア
クチュエータ位置信号は、電圧利得増幅器１５１を通さ
れ、そこで次に処理するに適したレベルまで増幅される
。次いで、増幅された信号は低減通過ろ波器１５２を通
る。該ろ波器は、低減通過ろ波器１４１，１４３と同様
に、少なくとも１つの、本発明により構成された全差動
フォロワを含む。低減通過ろ波器１５２からのろ波され
た出力は、デジタル位置誤差信号回路１５３を通り、そ
こでデジタル化され、アクチュエータの実際の位置と所
望の位置との間の差を示す量に変換され、次いで外部の
デジタル・コプロセッサ（ＤＣＰ）へ出力される。
【００３９】また、低減通過ろ波器１５２からのろ波さ
れた出力は、復調回路１５４を通り、そこでアクチュエ
ータの位置信号がキャリヤから抽出される。また、低減
通過ろ波器１５２からのろ波された出力は、サーボ位相
ロックドループ１５８を通り、そこで周波数ロックされ
、次いで、自動利得制御データチャンネルおよびデジタ
ル位置誤差信号回路（図示せず）のためのクロックへ出
力される。復調回路１５４の出力は、自動利得制御ルー
プフィルタ１５５を通り、そのろ波された出力は、デジ
タル−アナログ変換器１５６によるＤＣＰ設定点からア
ナログ形態への変換の後、ＤＣＰ設定点と組み合わされ
る。アナログ信号曲線より下の領域は、積分器１５７に
よって計算され、その結果は、デジタル位置誤差信号を
調整するのに追って使用されるために電圧利得増幅器１
５１へ送られる。
れた出力は、復調回路１５４を通り、そこでアクチュエ
ータの位置信号がキャリヤから抽出される。また、低減
通過ろ波器１５２からのろ波された出力は、サーボ位相
ロックドループ１５８を通り、そこで周波数ロックされ
、次いで、自動利得制御データチャンネルおよびデジタ
ル位置誤差信号回路（図示せず）のためのクロックへ出
力される。復調回路１５４の出力は、自動利得制御ルー
プフィルタ１５５を通り、そのろ波された出力は、デジ
タル−アナログ変換器１５６によるＤＣＰ設定点からア
ナログ形態への変換の後、ＤＣＰ設定点と組み合わされ
る。アナログ信号曲線より下の領域は、積分器１５７に
よって計算され、その結果は、デジタル位置誤差信号を
調整するのに追って使用されるために電圧利得増幅器１
５１へ送られる。
【００４０】図９には、本発明の全差動フォロワを組み
入れたデータ記録装置１６０のブロック図が示されてい
る。情報記録装置１６０は、データチャンネル１４０、
サーボチャンネル１５０、ハウジング１６１、データヘ
ッド１６２、ディスク１６３、ドライブ装置１６４、音
声コイルモータ１６５、およびアクチュエータアーム１
６６を含む。動作時、本発明による少なくとも１つの全
差動フォロワを含むデータチャンネル１４０は、ユーザ
データを送りかつ受け取り、信号を提供して、データヘ
ッド１６２を介してディスク１６３からユーザデータを
読み取り、かつ該ディスク１６３に書き込む。本発明に
より構成された少なくとも１つの全差動フォロワを含む
サーボチャンネル１５０は、ヘッド１６２からサーボ信
号を受け取り、かつ音声モータ１６５を介してアクチュ
エータを制御して、アクチュエータアーム１６６を運動
させる。一方，ドライブ装置１６４は、一定速度でデー
タヘッド１６２を通してディスク１６３を回転させる。 ハウジング１６１は、装置全体を囲繞し、安定させ、か
つ環境の影響から保護する。
入れたデータ記録装置１６０のブロック図が示されてい
る。情報記録装置１６０は、データチャンネル１４０、
サーボチャンネル１５０、ハウジング１６１、データヘ
ッド１６２、ディスク１６３、ドライブ装置１６４、音
声コイルモータ１６５、およびアクチュエータアーム１
６６を含む。動作時、本発明による少なくとも１つの全
差動フォロワを含むデータチャンネル１４０は、ユーザ
データを送りかつ受け取り、信号を提供して、データヘ
ッド１６２を介してディスク１６３からユーザデータを
読み取り、かつ該ディスク１６３に書き込む。本発明に
より構成された少なくとも１つの全差動フォロワを含む
サーボチャンネル１５０は、ヘッド１６２からサーボ信
号を受け取り、かつ音声モータ１６５を介してアクチュ
エータを制御して、アクチュエータアーム１６６を運動
させる。一方，ドライブ装置１６４は、一定速度でデー
タヘッド１６２を通してディスク１６３を回転させる。 ハウジング１６１は、装置全体を囲繞し、安定させ、か
つ環境の影響から保護する。
【００４１】前述の好適実施例や適用について多くの変
形が可能であることは注目に値する。例えば、本発明が
実行される技術は、図３と図４とに示す好適実施例の二
実行例から証明されるように電力、速度、ノイズおよび
その他の要件に適合させるため容易に変更可能である。 ダイオード構成のＭＯＳデバイス６５に対するダイオー
ドのように回路の構成要素の機能的な等価物は代替させ
てもよい。図９に示す物理的レイアウトは、例えば、ハ
ウジングからデータチャンネルまたはサーボチャンネル
あるいはこれら両方を除去するように形態を変えること
ができる。サーボシステムは、専用のサーボ方法あるい
はセクタサーボ方法を実行することができる。アクチュ
エータ、ヘッドおよびディスクの数は限度なく変えるこ
とができる。さらに、本発明は、磁気および光学的ディ
スクシステム、テープ記憶システム、オーディオおよび
ビデオ回路、および高性能の低ノイズフォロワに対する
必要性のあるその他のいずれかのデバイスを含む広範囲
のデバイスに容易に適用可能である。
形が可能であることは注目に値する。例えば、本発明が
実行される技術は、図３と図４とに示す好適実施例の二
実行例から証明されるように電力、速度、ノイズおよび
その他の要件に適合させるため容易に変更可能である。 ダイオード構成のＭＯＳデバイス６５に対するダイオー
ドのように回路の構成要素の機能的な等価物は代替させ
てもよい。図９に示す物理的レイアウトは、例えば、ハ
ウジングからデータチャンネルまたはサーボチャンネル
あるいはこれら両方を除去するように形態を変えること
ができる。サーボシステムは、専用のサーボ方法あるい
はセクタサーボ方法を実行することができる。アクチュ
エータ、ヘッドおよびディスクの数は限度なく変えるこ
とができる。さらに、本発明は、磁気および光学的ディ
スクシステム、テープ記憶システム、オーディオおよび
ビデオ回路、および高性能の低ノイズフォロワに対する
必要性のあるその他のいずれかのデバイスを含む広範囲
のデバイスに容易に適用可能である。
【図１】本発明による全差動フォロワを示す概略図。
【図２】本発明による全差動フォロワを示すブロック図
。
。
【図３】本発明の好適実施例による全差動フォロワを示
す回路図。
す回路図。
【図４】本発明の好適実施例の代替構成による全差動フ
ォロワを示す回路図。
ォロワを示す回路図。
【図５】本発明の好適実施例と共に使用するバイアス回
路を示す回路図。
路を示す回路図。
【図６】本発明の全差動フォロワに対する適用を形成す
るサレンおよびキーろ波器を示す概略図。
るサレンおよびキーろ波器を示す概略図。
【図７】本発明の全差動フォロワに対する適用を形成す
るデータ記憶装置のデータチャンネルを示すブロック図
。
るデータ記憶装置のデータチャンネルを示すブロック図
。
【図８】本発明による全差動フォロワに対する適用を形
成するデータ記録装置のサーボチャンネルを示すブロッ
ク図。
成するデータ記録装置のサーボチャンネルを示すブロッ
ク図。
【図９】本発明による全差動フォロワを組み入れたデー
タ記録装置を示すブロック図。
タ記録装置を示すブロック図。
１０ ：全差動単一利得増幅器（全
差動フォロワ） １２５，１２６：低減通過ろ波器 １２７，１２８：全差動単一利得バッファー１４１，１
４３，１５２：低減通過ろ波器１４２，１５１：電圧利
得増幅器 １４４ ：アナログマルチプレクサ１４
５ ：アナログ−デジタル変換器１４６
：デジタル信号プロセッサ１４７，１
４９，１５６：デジタル−アナログ変換器１４８
：電圧制御発振器１５０ ：
位置誤差信号回路１５３ ：デジタル位
置信号回路１５８ ：サーボ位相ロック
ドループ１６０ ：情報記録装置１６１
：ハウジング １６２ ：データヘッド１６３
：ディスク
差動フォロワ） １２５，１２６：低減通過ろ波器 １２７，１２８：全差動単一利得バッファー１４１，１
４３，１５２：低減通過ろ波器１４２，１５１：電圧利
得増幅器 １４４ ：アナログマルチプレクサ１４
５ ：アナログ−デジタル変換器１４６
：デジタル信号プロセッサ１４７，１
４９，１５６：デジタル−アナログ変換器１４８
：電圧制御発振器１５０ ：
位置誤差信号回路１５３ ：デジタル位
置信号回路１５８ ：サーボ位相ロック
ドループ１６０ ：情報記録装置１６１
：ハウジング １６２ ：データヘッド１６３
：ディスク
Claims (13)
- 【請求項１】 入力と、単一利得差動モードフィード
バック手段と、出力とを有するフィードバック差動相互
コンダクタンス段を設け、前記単一利得差動モードフィ
ードバック手段が前記入力に応答して、前記入力の差動
モード成分を表すフィードバック信号を前記出力におい
て発生する、全差動単一利得演算増幅器。 - 【請求項２】 複数の入力と、加算手段と、加算され
た出力とを有し、前記複数の入力の各々が入力電流を受
け取り、前記加算手段が前記複数の入力に応答して前記
入力電流の和を表す加算された出力を発生する、カスコ
ード段と、入力と、単一利得差動モードフィードバック
手段と、出力とを有するフィードバック差動相互コンダ
クタンス段であって、前記入力が前記カスコード段から
前記加算された出力を受け取り、前記単一利得差動モー
ドフィードバック手段が前記加算された出力に応答して
、前記加算された出力の差動モード成分を表すフィード
バック信号を前記出力において発生し、前記出力が前記
カスコード段への前記複数の入力の１つに結合されてい
るフィードバック差動相互コンダクタンス段とを備える
全差動単一利得演算増幅器。 - 【請求項３】 入力電圧を受け取るための入力と、前
記入力電圧を対応する電流に変換する変換手段と、前記
カスコード段への前記の複数の入力の１つに結合されて
いる出力とを有する入力差動相互コンダクタンス段と、
前記カスコード段から前記加算された出力を受け取る入
力と、前記入力に応答して出力電圧を発生するバッファ
手段とを有する出力バッファと、前記出力バッファから
前記出力電圧を受け取る入力と、前記入力に応答して前
記出力電圧のコモンモード成分を表すフィードバック信
号を発生する検出手段と、前記フィードバック信号を前
記カスコード段への前記複数の入力の１つに結合する出
力とを有する出力コモンモード検出段とをさらに備える
請求項１に記載の全差動単一利得演算増幅器。 - 【請求項４】 差動入力から単一利得を有する差動出
力を発生する方法において、加算手段において複数の入
力を受け取るステップと、コモンモード成分と差動モー
ド成分とを有する加算された出力を発生するため前記複
数の入力を加算するステップと、単一利得差動モードフ
ィードバック手段において前記加算された出力を受け取
るステップと、前記加算された出力の前記差動モード成
分を検出するステップと、前記の検出された差動モード
成分を前記加算するステップへフィードバックするステ
ップとを備える方法。 - 【請求項５】 請求項３に記載の単一利得を有する差
動出力を発生する方法において、コモンモード検出手段
において前記の加算された出力を受け取るステップと、
前記の加算された出力の前記コモンモード成分を検出す
るステップと前記の検出された共通モード成分を前記の
加算するステップにフィードバックするステップとを備
える方法。 - 【請求項６】 複数の入力信号をのせる複数の入力対
と、加算手段と、加算された出力対とを有するカスコー
ド回路であって、前記加算手段が前記複数の入力信号に
応答して前記複数の入力信号の和を表す加算された出力
を発生する、カスコード回路と、一対の入力と、単一利
得差動モードフィードバック手段と、一対の出力とを有
する差動フィードバック回路であって、前記一対の入力
が前記カスコード回路の前記加算された出力対に結合さ
れ、前記単一利得差動モードフィードバック手段が前記
加算された出力に応答して前記加算された出力の差動モ
ード成分を表すフィードバック信号を前記一対の出力に
おいて発生し、前記一対の出力が前記カスコード回路へ
の前記複数の入力対の１つに結合されている差動フィー
ドバック回路とを備える全差動単一利得演算増幅器。 - 【請求項７】 カスコード関係で相互に接続された第
１と第２のバイカッドを設け、前記第１と第２のバイカ
ッドのいずれかが全差動単一利得演算増幅器を含み、前
記全差動単一利得演算増幅器が、入力と、単一利得差動
モードフィードバック手段と、出力とを有するフィード
バック差動相互コンダクタンス段を含み、前記単一利得
差動モードフィードバック手段が、前記入力に応答して
前記入力の差動モード成分を表すフィードバック信号を
前記出力において発生する、電子ろ波器。 - 【請求項８】 第１の入力と、第２の入力と、第１の
出力と、第２の出力とを有し、前記第１の入力が第１の
コンデンサを介して接地に、かつ第１と第２の抵抗を介
して第１の入力電圧レベルに結合され、前記第２の入力
が第２のコンデンサを介して接地に、かつ第３と第４の
抵抗を介して第２の入力電圧レベルに結合されている全
差動単一利得演算増幅器を含み、前記全差動単一利得演
算増幅器がさらに、入力と、単一利得差動モードフィー
ドバック手段と、出力とを有するフィードバック差動相
互コンダクタンス段であって、前記単一利得差動モード
フィードバック手段が前記入力に応答して前記入力の差
動モード成分を表すフィードバック信号を前記出力にお
いて発生する、フィードバック差動相互コンダクタンス
段を含む、電子ろ波器。 - 【請求項９】 アナログサーボ信号を受け取り、かつ
ろ波する第１のろ波器と、アナログのアクチュエータ位
置信号を受け取り、かつ増幅する電圧利得増幅器と、該
増幅されたアナログのアクチュエータ位置信号を受け取
り、かつろ波する第２のろ波器と、前記第１のろ波器と
第２のろ波器とに結合され、前記第１と第２のろ波器の
それぞれの出力を受け取り、かつ加算する加算手段とを
設け、前記第１のろ波器と前記第２のろ波器のいずれか
が少なくとも１つの全差動単一利得演算増幅器を含み、
前記少なくとも１つの全差動単一利得増幅器が、入力と
、単一利得差動モードフィードバック手段と、出力とを
有するフィードバック差動相互コンダクタンス段を含み
、前記単一利得差動モードフィードバック手段は、前記
入力に応答して前記入力の差動モード成分を表すフィー
ドバック信号を前記出力において発生する、データ記録
装置で使用するデータチャンネル。 - 【請求項１０】 アナログのアクチュエータ位置信号
を受け取り、かつ増幅する電圧利得増幅器と、前記の増
幅されたアナログのアクチュエータ位置信号を受け取り
、かつろ波するろ波器と、前記ろ波器に結合され、前記
アナログのアクチュエータ位置信号を受け取り、かつそ
れからデジタルの位置誤差信号を決定する誤差決定手段
とを設け、前記ろ波器が、少なくとも１つの全差動単一
利得演算増幅器を含み、前記少なくとも１つの全差動単
一利得演算増幅器が、入力と、単一利得差動モードフィ
ードバック手段と、出力とを有するフィードバック差動
相互コンダクタンス段を含み、前記単一利得差動モード
フィードバック手段は、前記入力に応答して、前記入力
の差動モード成分を表すフィードバック信号を前記出力
において発生する、データ記録装置で使用するサーボチ
ャンネル。 - 【請求項１１】 第１の差動入力手段と第２の差動入
力手段とを有する第１の差動入力対と、第３の差動入力
手段と第４の差動入力手段とを有する第２の差動入力対
と、第１の差動出力手段と第２の差動出力手段とを有す
る差動出力対とを設け、前記第３の差動入力手段が、前
記第１の差動出力手段に結合された入力と、出力とを有
し、前記第４の差動入力手段が、前記第２の差動出力手
段に結合された入力と、出力とを有し、前記第１の差動
入力手段が、第１の入力電圧に結合された入力と、前記
第３の差動入力手段の出力および前記第１の差動出力手
段に結合された出力とを有し、前記第２の差動入力手段
が、第２の入力電圧に結合された入力と、前記第４の差
動入力手段の出力および前記第２の差動出力手段に結合
された出力とを有しており、さらに、前記第１と第２の
差動入力手段の出力に結合され、コモンモードの出力電
圧を提供するコモンモードフィードバック手段を備える
全差動単一利得演算増幅器。 - 【請求項１２】 ハウジングと、前記ハウジング内で
回転可能に装着された少なくとも１つのディスクと、前
記少なくとも１つのディスクを回転させるドライブ手段
と、前記少なくとも１つのディスクの上方で位置しうる
少なくとも１つのアクチュエータアームと、前記アクチ
ュエータアームに装着され、前記少なくとも１つのディ
スクから読み出し、かつ該ディスクへ書き込む少なくと
も１つのデータヘッドと、前記アクチュエータアームに
結合された第１の電子回路と、前記少なくとも１つのデ
ータヘッドに結合された第２の電子回路とを設け、前記
第１の電子回路と前記第２の電子回路のいずれかが、少
なくとも１つの全差動単一利得演算増幅器を含み、前記
少なくとも１つの全差動単一利得演算増幅器は、複数の
入力と、加算手段と、加算された出力とを有するカスコ
ード段であって、前記複数の入力の各々が入力電流を受
け取り、前記加算手段が前記複数の入力に応答して前記
入力電流の和を表す加算された出力を発生するカスコー
ド段と、入力と、単一利得差動モードフィードバック手
段と、出力とを有するフィードバック差動相互コンダク
タンス段であって、前記入力が前記カスコード段からの
前記加算された出力を受け取り、前記単一利得差動モー
ドフィードバック手段が前記加算された出力に応答して
前記加算された出力の差動モード成分を表すフィードバ
ック信号を前記出力において発生し、前記出力が前記カ
スコード段への前記複数の入力の１つに結合されている
フィードバック差動相互コンダクタンス段とを含むデー
タ記録装置。 - 【請求項１３】 入力電圧と、前記入力電圧を対応す
る電流に変換する変換手段と、前記電流を、前記カスコ
ード段に対する複数の入力の１つに結合する出力とを有
する入力差動相互コンダクタンス段と、前記カスコード
段からの前記の加算された出力を受け取る入力と、前記
入力に応答して出力電圧を発生するバッファ手段とを有
する出力バッファと、前記出力バッファから前記出力電
圧を受け取る入力と、前記入力に応答して前記出力電圧
のコモンモード成分を表すフィードバック信号を発生す
る検出手段と、前記フィードバック信号を前記カスコー
ド段への前記複数の入力の１つに結合する出力とを有す
る出力コモンモード検出段とをさらに含む請求項１１に
記載のデータ記録ディスクドライブ装置。
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|---|---|---|---|
| US07/676,904 US5117199A (en) | 1991-03-27 | 1991-03-27 | Fully differential follower using operational amplifier |
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| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621756A (ja) * | 1992-03-20 | 1994-01-28 | Sgs Thomson Microelettronica Spa | 相互コンダクタ段の相互コンダクタンスの温度および製造工程変数抑制回路 |
| JPH0766641A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | 差動増幅器の同相帰還回路 |
| JP2007097131A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 差動増幅装置 |
| JP2008182693A (ja) * | 2006-12-28 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 全差動増幅装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187448A (en) * | 1992-02-03 | 1993-02-16 | Motorola, Inc. | Differential amplifier with common-mode stability enhancement |
| JP2648554B2 (ja) * | 1992-08-13 | 1997-09-03 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｐｒｍｌディスク駆動システムの非同期ゲイン調整方法および装置 |
| US5446396A (en) * | 1992-10-22 | 1995-08-29 | Advanced Micro Devices, Inc. | Voltage comparator with hysteresis |
| DE69420649T2 (de) * | 1993-08-19 | 2000-05-04 | Advanced Micro Devices Inc | Voll differentieller Operationsverstärker mit niedriger Versorgungsspannung |
| US5418492A (en) * | 1993-10-01 | 1995-05-23 | Industrial Technology Research Institute | Fully differential non-op-amp-based positive feedback BJT biquad filter |
| US5442318A (en) * | 1993-10-15 | 1995-08-15 | Hewlett Packard Corporation | Gain enhancement technique for operational amplifiers |
| US5604464A (en) * | 1995-07-07 | 1997-02-18 | Advanced Micro Devices, Inc. | Cascode operational amplifier with multiple input stage |
| JP3576702B2 (ja) * | 1996-06-12 | 2004-10-13 | 富士通株式会社 | 可変ハイパスフィルタ |
| KR100284024B1 (ko) * | 1997-07-29 | 2001-03-02 | 윤종용 | 저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로 |
| TW468131B (en) * | 1997-08-28 | 2001-12-11 | Holtek Semiconductor Inc | Automatic detect device of computer mouse optical couple combination input signal |
| NL1013117C2 (nl) * | 1999-09-22 | 2001-03-27 | Onstream B V | ADR-systeem. |
| US6566949B1 (en) | 2000-08-31 | 2003-05-20 | International Business Machines Corporation | Highly linear high-speed transconductance amplifier for Gm-C filters |
| TW503618B (en) * | 2001-05-11 | 2002-09-21 | Via Tech Inc | Data comparator using positive/negative phase strobe signal as the dynamic reference voltage and the input buffer using the same |
| TW569534B (en) * | 2001-05-15 | 2004-01-01 | Via Tech Inc | Data transmission system using differential signals as edge alignment triggering signals and input/output buffers thereof |
| EP1289137A1 (en) * | 2001-08-06 | 2003-03-05 | Semiconductor Ideas to The Market (ItoM) BV | Integrated RC Filter |
| US7212068B2 (en) * | 2004-04-02 | 2007-05-01 | Integration Associates Inc. | Tunable Sallen-Key filter stage and filter assembly |
| US7075364B2 (en) * | 2004-08-17 | 2006-07-11 | Qualcomm Incorporated | Active-RC filter with compensation to reduce Q enhancement |
| JP4896819B2 (ja) * | 2007-05-25 | 2012-03-14 | ルネサスエレクトロニクス株式会社 | 高周波信号検波回路 |
| US10594278B2 (en) * | 2017-09-06 | 2020-03-17 | Samsung Electronics Co., Ltd. | Pole-splitting and feedforward capacitors in common mode feedback of fully differential amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133520U (ja) * | 1984-07-27 | 1986-02-28 | 横河電機株式会社 | 差動増幅回路 |
| JPS61109309A (ja) * | 1984-11-02 | 1986-05-27 | Nec Corp | 差動入出力演算増幅器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3919654A (en) * | 1974-08-14 | 1975-11-11 | Bell Telephone Labor Inc | Syllabic compandor |
| US4293820A (en) * | 1979-08-23 | 1981-10-06 | Centre De Recherche Industrielle Du Quebec | Positive feedback biquad filter |
| US4435734A (en) * | 1981-11-12 | 1984-03-06 | Vas Corporation | FM Video recording and reproducing system |
| US4573020A (en) * | 1984-12-18 | 1986-02-25 | Motorola, Inc. | Fully differential operational amplifier with D.C. common-mode feedback |
| US4568885A (en) * | 1985-04-29 | 1986-02-04 | Motorola, Inc. | Fully differential operational amplifier with D.C. common-mode feedback |
| IT1185638B (it) * | 1985-07-18 | 1987-11-12 | Sgs Microelettronica Spa | Amplificatore operazionale tutto differenziale per circuiti integrati in tecnologia mos |
| US4667165A (en) * | 1986-02-19 | 1987-05-19 | Advanced Micro Devices, Inc. | High-speed full differential amplifier with common mode rejection |
| IT1201839B (it) * | 1986-08-08 | 1989-02-02 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad uscita interamente differenziale |
| IT1230837B (it) * | 1989-05-19 | 1991-11-07 | Sgs Thomson Microelectronics | Amplificatore operazionale differenziale, integrabile monoliticamente. |
| GB2242326B (en) * | 1990-03-22 | 1994-09-28 | Silicon Systems Inc | Bipolar tunable transconductance element |
-
1991
- 1991-03-27 US US07/676,904 patent/US5117199A/en not_active Expired - Fee Related
-
1992
- 1992-01-27 JP JP4011754A patent/JP2801103B2/ja not_active Expired - Lifetime
- 1992-03-18 EP EP19920302299 patent/EP0510801A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6133520U (ja) * | 1984-07-27 | 1986-02-28 | 横河電機株式会社 | 差動増幅回路 |
| JPS61109309A (ja) * | 1984-11-02 | 1986-05-27 | Nec Corp | 差動入出力演算増幅器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621756A (ja) * | 1992-03-20 | 1994-01-28 | Sgs Thomson Microelettronica Spa | 相互コンダクタ段の相互コンダクタンスの温度および製造工程変数抑制回路 |
| JPH0766641A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | 差動増幅器の同相帰還回路 |
| JP2007097131A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 差動増幅装置 |
| US8081015B2 (en) | 2005-09-29 | 2011-12-20 | Hynix Semiconductor Inc. | Differential amplifier with a feedback unit |
| JP2008182693A (ja) * | 2006-12-28 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 全差動増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5117199A (en) | 1992-05-26 |
| EP0510801A3 (en) | 1993-01-13 |
| JP2801103B2 (ja) | 1998-09-21 |
| EP0510801A2 (en) | 1992-10-28 |
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